JPH07335935A - 光電変換装置の製造方法 - Google Patents
光電変換装置の製造方法Info
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- JPH07335935A JPH07335935A JP6125027A JP12502794A JPH07335935A JP H07335935 A JPH07335935 A JP H07335935A JP 6125027 A JP6125027 A JP 6125027A JP 12502794 A JP12502794 A JP 12502794A JP H07335935 A JPH07335935 A JP H07335935A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
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Abstract
(57)【要約】
【目的】 界面欠陥に起因する暗電流を低減し、高感度
化を図る。 【構成】 少なくとも非単結晶半導体からなる光吸収層
１５及びキャリア増倍層１４を有し、該キャリア増倍層
１４は、最小禁制帯幅Ｅｇ１から最大禁制帯幅Ｅｇ２ま
で禁制帯幅が連続的に変化する複数のグレーデット層で
構成され、該最大禁制帯幅Ｅｇ２の領域と隣接する該最
小禁制帯幅Ｅｇ１の領域との間に電界印加時にキャリア
をアバランシェ増倍させるに十分なエネルギー段差を有
する光電変換装置の製造方法において、前記最小禁制帯
幅Ｅｇ１の領域および前記最大禁制帯幅Ｅｇ２の領域の
うちのいずれか一方の領域を堆積後に、少なくとも酸素
または窒素を含むガスでプラズマ処理（界面１８）を行
い、さらに他方の領域を堆積する。
化を図る。 【構成】 少なくとも非単結晶半導体からなる光吸収層
１５及びキャリア増倍層１４を有し、該キャリア増倍層
１４は、最小禁制帯幅Ｅｇ１から最大禁制帯幅Ｅｇ２ま
で禁制帯幅が連続的に変化する複数のグレーデット層で
構成され、該最大禁制帯幅Ｅｇ２の領域と隣接する該最
小禁制帯幅Ｅｇ１の領域との間に電界印加時にキャリア
をアバランシェ増倍させるに十分なエネルギー段差を有
する光電変換装置の製造方法において、前記最小禁制帯
幅Ｅｇ１の領域および前記最大禁制帯幅Ｅｇ２の領域の
うちのいずれか一方の領域を堆積後に、少なくとも酸素
または窒素を含むガスでプラズマ処理（界面１８）を行
い、さらに他方の領域を堆積する。
Description
【０００１】
【産業上の利用分野】本発明は光電変換装置の製造方法
に関わり、特にファクシミリ等のＯＡ機器の画像読み取
りに用いられるラインセンサやエリアセンサ等の光電変
換装置、及び信号電荷蓄積部、信号読み出し回路、走査
回路、駆動回路などを形成した単結晶半導体回路基板上
に光導電膜を積層した光電変換装置の製造方法に用いて
好適な光電変換装置の製造方法に関わるものである。
に関わり、特にファクシミリ等のＯＡ機器の画像読み取
りに用いられるラインセンサやエリアセンサ等の光電変
換装置、及び信号電荷蓄積部、信号読み出し回路、走査
回路、駆動回路などを形成した単結晶半導体回路基板上
に光導電膜を積層した光電変換装置の製造方法に用いて
好適な光電変換装置の製造方法に関わるものである。
【０００２】
【従来の技術】非単結晶半導体を用いたＰＩＮ構造、ま
たはショットキ構造の光電変換素子は広く一般に知られ
ており、その中でも特にシリコンを主体とする非晶質半
導体や微結晶半導体は低温で作製可能であり、かつ大面
積化が容易であることから、１次元ラインセンサや積層
型固体撮像素子の光電変換部材として用いられている。
たはショットキ構造の光電変換素子は広く一般に知られ
ており、その中でも特にシリコンを主体とする非晶質半
導体や微結晶半導体は低温で作製可能であり、かつ大面
積化が容易であることから、１次元ラインセンサや積層
型固体撮像素子の光電変換部材として用いられている。
【０００３】また、固体撮像装置の分野においては、よ
り高性能で低価格の固体撮像装置が要求されており、従
来から用いられている固体撮像装置としては、例えばＣ
ＣＤやＭＯＳ型固体撮像装置等のように受光素子部、信
号電荷蓄積部、信号読み出し回路、走査回路、信号処理
回路等の周辺回路を同一半導体基板上に形成したものが
主流である。一方、開口率向上による高感度化を目的と
して、上記の半導体回路を形成した基板上に光導電膜を
受光素子として積層した積層型固体撮像装置（例えば特
開昭４９−９１１１６号公報、特開昭５１−９６７２０
号公報）が提案されている。
り高性能で低価格の固体撮像装置が要求されており、従
来から用いられている固体撮像装置としては、例えばＣ
ＣＤやＭＯＳ型固体撮像装置等のように受光素子部、信
号電荷蓄積部、信号読み出し回路、走査回路、信号処理
回路等の周辺回路を同一半導体基板上に形成したものが
主流である。一方、開口率向上による高感度化を目的と
して、上記の半導体回路を形成した基板上に光導電膜を
受光素子として積層した積層型固体撮像装置（例えば特
開昭４９−９１１１６号公報、特開昭５１−９６７２０
号公報）が提案されている。
【０００４】そして、さらなる高感度化を目的として、
非単結晶半導体のヘテロ接合のエネルギー段差による衝
突イオン化を利用した増幅型の光電変換装置、及び積層
型固体撮像装置が特開平３−２７８４８２号公報に提案
されている。図９（ａ）はこの光電変換装置の構造を示
す概略的断面構造図、図９（ｂ）はこの光電変換装置の
無バイアス時の模式的なエネルギー帯図、図９（ｃ）は
この光電変換装置の逆バイアス時の模式的なエネルギー
帯図である。図９（ｂ）において、最小禁制帯幅はＥｇ
１、最大禁制帯幅はＥｇ２で示す。
非単結晶半導体のヘテロ接合のエネルギー段差による衝
突イオン化を利用した増幅型の光電変換装置、及び積層
型固体撮像装置が特開平３−２７８４８２号公報に提案
されている。図９（ａ）はこの光電変換装置の構造を示
す概略的断面構造図、図９（ｂ）はこの光電変換装置の
無バイアス時の模式的なエネルギー帯図、図９（ｃ）は
この光電変換装置の逆バイアス時の模式的なエネルギー
帯図である。図９（ｂ）において、最小禁制帯幅はＥｇ
１、最大禁制帯幅はＥｇ２で示す。
【０００５】図９（ａ）に示すように、増倍層とは独立
した光吸収層８１０と増倍層となる複数のグレーデッド
層８０１〜８０９とが、電荷注入阻止層となるｐ型半導
体層８１１とｎ型半導体層８１５とで挟まれ、ｐ型半導
体層８１１と電極８１３、ｎ型半導体層８１５と電極８
１４が電気的に接続されており、ガラス基板８１６上に
形成されている。
した光吸収層８１０と増倍層となる複数のグレーデッド
層８０１〜８０９とが、電荷注入阻止層となるｐ型半導
体層８１１とｎ型半導体層８１５とで挟まれ、ｐ型半導
体層８１１と電極８１３、ｎ型半導体層８１５と電極８
１４が電気的に接続されており、ガラス基板８１６上に
形成されている。
【０００６】その動作はキャリアのドリフトが充分起こ
る電圧を図９（ｃ）のように印加し、光入射により光吸
収層８１０において発生したキャリアのうち電子を、禁
制帯幅が連続的に変化するグレーデッド層８０１にドリ
フトさせる。ドリフトされた電子はエネルギー段差のあ
る最大禁制帯と最小禁制帯のヘテロ接合部に達し、衝突
イオン化によるキャリア増倍を引き起こす。つまり、こ
の光電変換装置はヘテロ接合のエネルギー段差による光
キャリアの衝突イオン化を用いて光信号を低ノイズ増幅
するものであり、これまでの光電変換装置に比べて超高
感度なものとなっている。
る電圧を図９（ｃ）のように印加し、光入射により光吸
収層８１０において発生したキャリアのうち電子を、禁
制帯幅が連続的に変化するグレーデッド層８０１にドリ
フトさせる。ドリフトされた電子はエネルギー段差のあ
る最大禁制帯と最小禁制帯のヘテロ接合部に達し、衝突
イオン化によるキャリア増倍を引き起こす。つまり、こ
の光電変換装置はヘテロ接合のエネルギー段差による光
キャリアの衝突イオン化を用いて光信号を低ノイズ増幅
するものであり、これまでの光電変換装置に比べて超高
感度なものとなっている。
【０００７】
【発明が解決しようとする課題】上記の特開平３−２７
８４８２号公報に提案されている光電変換装置は、光キ
ャリア増倍に非晶質ＳｉＣ／非晶質ＳｉＧｅのヘテロ接
合で生じるエネルギー段差を利用しているが、このヘテ
ロ接合部に光キャリアを走行させるための電界を印加す
ると、ヘテロ界面の欠陥に起因する暗電流が増加するた
め改善が望まれる。従来技術においてはこのヘテロ界面
部分の製造方法に関しては特に開示されていないが、Ｓ
ｉＧｅ堆積後、一度プラズマを停止させて原料ガスの置
換を行った後に再びプラズマを励起させてＳｉＣの堆積
を始める方法、またプラズマを連続的に励起させた状況
下で原料ガスのみを瞬時に切り替える方法などが一般的
なプラズマＣＶＤ法における界面形成方法である。
８４８２号公報に提案されている光電変換装置は、光キ
ャリア増倍に非晶質ＳｉＣ／非晶質ＳｉＧｅのヘテロ接
合で生じるエネルギー段差を利用しているが、このヘテ
ロ接合部に光キャリアを走行させるための電界を印加す
ると、ヘテロ界面の欠陥に起因する暗電流が増加するた
め改善が望まれる。従来技術においてはこのヘテロ界面
部分の製造方法に関しては特に開示されていないが、Ｓ
ｉＧｅ堆積後、一度プラズマを停止させて原料ガスの置
換を行った後に再びプラズマを励起させてＳｉＣの堆積
を始める方法、またプラズマを連続的に励起させた状況
下で原料ガスのみを瞬時に切り替える方法などが一般的
なプラズマＣＶＤ法における界面形成方法である。
【０００８】しかしながら発明者らの検討によるといず
れの場合でも従来技術においては暗電流に関して大差が
見られないことから、従来技術においては、特にヘテロ
界面におけるＣとＧｅの混在が暗電流発生の主要因にな
っていると考えられる。
れの場合でも従来技術においては暗電流に関して大差が
見られないことから、従来技術においては、特にヘテロ
界面におけるＣとＧｅの混在が暗電流発生の主要因にな
っていると考えられる。
【０００９】図１０は非晶質ＳｉＧｅ堆積後、一度プラ
ズマを停止させて原料ガスの置換を行った後に再びプラ
ズマを励起させて非晶質ＳｉＣの堆積を始めるという方
法で作成した非晶質ＳｉＧｅ／非晶質ＳｉＣ界面におけ
るＧｅとＣの相互拡散をＳＩＭＳ（二次イオン質量分
析）で評価した結果である。この結果から、８４％から
１６％の界面幅から界面の急峻性を求めると約４０オン
グストローム程度となる。しかしながら、この分析手法
においては１次イオンのノックオンとして２０オングス
トローム程度の広がりがあるため、実際の相互拡散領域
は２０オングストローム程度と考えられ、この領域がＣ
とＧｅが混在することにより欠陥を生成するものと考え
られる。従って、暗電流を低減するためにはこの相互拡
散の領域を極力小さくすることが必要となるのである。 （発明の目的）本発明は上記事情に基づいてなされたも
ので、その目的とするところは上述の非単結晶半導体ヘ
テロ接合を有する増幅型光電変換装置においてヘテロ接
合の界面欠陥に起因する暗電流を低減する製造方法を提
供することにある。
ズマを停止させて原料ガスの置換を行った後に再びプラ
ズマを励起させて非晶質ＳｉＣの堆積を始めるという方
法で作成した非晶質ＳｉＧｅ／非晶質ＳｉＣ界面におけ
るＧｅとＣの相互拡散をＳＩＭＳ（二次イオン質量分
析）で評価した結果である。この結果から、８４％から
１６％の界面幅から界面の急峻性を求めると約４０オン
グストローム程度となる。しかしながら、この分析手法
においては１次イオンのノックオンとして２０オングス
トローム程度の広がりがあるため、実際の相互拡散領域
は２０オングストローム程度と考えられ、この領域がＣ
とＧｅが混在することにより欠陥を生成するものと考え
られる。従って、暗電流を低減するためにはこの相互拡
散の領域を極力小さくすることが必要となるのである。 （発明の目的）本発明は上記事情に基づいてなされたも
ので、その目的とするところは上述の非単結晶半導体ヘ
テロ接合を有する増幅型光電変換装置においてヘテロ接
合の界面欠陥に起因する暗電流を低減する製造方法を提
供することにある。
【００１０】
【課題を解決するための手段】上記の問題を解決するた
めに本発明は、少なくとも非単結晶半導体からなる光吸
収層及びキャリア増倍層を有し、該キャリア増倍層は、
最小禁制帯幅Ｅｇ１から最大禁制帯幅Ｅｇ２まで禁制帯
幅が連続的に変化する複数のグレーデット層で構成さ
れ、該最大禁制帯幅Ｅｇ２の領域と隣接する該最小禁制
帯幅Ｅｇ１の領域との間に電界印加時にキャリアをアバ
ランシェ増倍させるに十分なエネルギー段差を有する光
電変換装置の製造方法において、前記最小禁制帯幅Ｅｇ
１の領域および前記最大禁制帯幅Ｅｇ２の領域のうちの
いずれか一方の領域を堆積後に、少なくとも酸素または
窒素を含むガスでプラズマ処理を行い、さらに他方の領
域を堆積することを特徴とする。
めに本発明は、少なくとも非単結晶半導体からなる光吸
収層及びキャリア増倍層を有し、該キャリア増倍層は、
最小禁制帯幅Ｅｇ１から最大禁制帯幅Ｅｇ２まで禁制帯
幅が連続的に変化する複数のグレーデット層で構成さ
れ、該最大禁制帯幅Ｅｇ２の領域と隣接する該最小禁制
帯幅Ｅｇ１の領域との間に電界印加時にキャリアをアバ
ランシェ増倍させるに十分なエネルギー段差を有する光
電変換装置の製造方法において、前記最小禁制帯幅Ｅｇ
１の領域および前記最大禁制帯幅Ｅｇ２の領域のうちの
いずれか一方の領域を堆積後に、少なくとも酸素または
窒素を含むガスでプラズマ処理を行い、さらに他方の領
域を堆積することを特徴とする。
【００１１】
【作用】以下図７、図８を用いて本発明の光電変換装置
の製造方法及びその作用を説明する。
の製造方法及びその作用を説明する。
【００１２】図７は本発明の光電変換装置の逆バイアス
時の模式的なエネルギー帯図である。この光電変換装置
は以下のような作用をする。電荷注入阻止層８６側から
光を入射すると光吸収層８５で吸収された光は、光電変
換が行われ、形成された電子−正孔対のうちの電子は各
グレーデット層のヘテロ接合部のエネルギー段差によっ
てイオン化を引き起こし、新たな電子−正孔対を生成し
て増倍作用を生ずる。当然のことながら、グレーデット
層おのおのが同様の作用をするために、増倍はその層数
ｎに対して２n 生ずる。
時の模式的なエネルギー帯図である。この光電変換装置
は以下のような作用をする。電荷注入阻止層８６側から
光を入射すると光吸収層８５で吸収された光は、光電変
換が行われ、形成された電子−正孔対のうちの電子は各
グレーデット層のヘテロ接合部のエネルギー段差によっ
てイオン化を引き起こし、新たな電子−正孔対を生成し
て増倍作用を生ずる。当然のことながら、グレーデット
層おのおのが同様の作用をするために、増倍はその層数
ｎに対して２n 生ずる。
【００１３】上記光電変換装置を構成する光吸収層８
５、及び増倍層８４は、低温で形成でき半導体回路基板
上への積層に有利であることから非単結晶半導体材料を
用いることが好ましい。具体的には水素及び／またはハ
ロゲン元素により補償された非晶質Ｓｉ、非晶質ＳｉＧ
ｅ、非晶質ＳｉＣなどである。このように素子の構成材
料が非単結晶半導体材料であるため、プラズマＣＶＤ法
などで、低温（例えば２００〜３００℃）で作成するこ
とが可能で、かつ禁制帯幅の制御も組成変調等が容易に
できるため、ステップバック構造の増倍層も比較的容易
にできるだけでなく、熱などによる原子の拡散等が抑制
されて比較的確かなステップバック構造が実現でき、多
層に積層する上で有利である。さらに、増倍層は連続的
に禁制帯幅が変化する場合について述べたが、階段状に
変化させても構わない。また、光吸収層は禁制帯幅が一
定であっても、連続的に変化していてもよい。
５、及び増倍層８４は、低温で形成でき半導体回路基板
上への積層に有利であることから非単結晶半導体材料を
用いることが好ましい。具体的には水素及び／またはハ
ロゲン元素により補償された非晶質Ｓｉ、非晶質ＳｉＧ
ｅ、非晶質ＳｉＣなどである。このように素子の構成材
料が非単結晶半導体材料であるため、プラズマＣＶＤ法
などで、低温（例えば２００〜３００℃）で作成するこ
とが可能で、かつ禁制帯幅の制御も組成変調等が容易に
できるため、ステップバック構造の増倍層も比較的容易
にできるだけでなく、熱などによる原子の拡散等が抑制
されて比較的確かなステップバック構造が実現でき、多
層に積層する上で有利である。さらに、増倍層は連続的
に禁制帯幅が変化する場合について述べたが、階段状に
変化させても構わない。また、光吸収層は禁制帯幅が一
定であっても、連続的に変化していてもよい。
【００１４】ここで図８においてヘテロ界面部分のプラ
ズマ処理を図示しているが、このプラズマ処理が本発明
の特徴であり、このプラズマ処理について以下に述べ
る。
ズマ処理を図示しているが、このプラズマ処理が本発明
の特徴であり、このプラズマ処理について以下に述べ
る。
【００１５】図８は本発明の光電変換装置の断面構造の
概略図である。同図に示すように、ガラス基板８１上に
電極８２、電荷注入阻止層８３、増倍層８４、光吸収層
８５、電荷注入阻止層８６、透明電極８９が形成されて
いる。ここで増倍層８４は禁制帯幅が連続的に変化する
グレーデット層８７を５層積層した構成になっており、
おのおののグレーデット層界面にはプラズマ処理８８が
施されている。従って作成手順は以下のようになる。ま
ず最初にガラス基板８１上に電極８２、電荷注入阻止層
８３を形成し、最初のグレーデット層を堆積する。その
後、放電を停止させ原料ガスを排出し、少なくとも酸
素、及び窒素を含むガスを導入し再び放電を行ってグレ
ーデット層の最小禁制帯幅領域を酸化、または窒化させ
た後に放電を停止させ、ガスを排出する。そして再びグ
レーデット層の最大禁制帯幅領域を形成するための原料
ガスを導入し、次のグレーデット層の堆積を行う。この
処理を繰り返すことにより図８に示すような光電変換装
置を形成することができる。
概略図である。同図に示すように、ガラス基板８１上に
電極８２、電荷注入阻止層８３、増倍層８４、光吸収層
８５、電荷注入阻止層８６、透明電極８９が形成されて
いる。ここで増倍層８４は禁制帯幅が連続的に変化する
グレーデット層８７を５層積層した構成になっており、
おのおののグレーデット層界面にはプラズマ処理８８が
施されている。従って作成手順は以下のようになる。ま
ず最初にガラス基板８１上に電極８２、電荷注入阻止層
８３を形成し、最初のグレーデット層を堆積する。その
後、放電を停止させ原料ガスを排出し、少なくとも酸
素、及び窒素を含むガスを導入し再び放電を行ってグレ
ーデット層の最小禁制帯幅領域を酸化、または窒化させ
た後に放電を停止させ、ガスを排出する。そして再びグ
レーデット層の最大禁制帯幅領域を形成するための原料
ガスを導入し、次のグレーデット層の堆積を行う。この
処理を繰り返すことにより図８に示すような光電変換装
置を形成することができる。
【００１６】このときグレーデット層の最小禁制帯幅領
域の酸化、または窒化領域の深さは図１０の結果から考
えると２０オングストローム以上あればよい。なお、こ
こでは最小禁制帯幅領域表面を少なくとも酸素、及び窒
素を含むガスでプラズマ処理した後に最大禁制帯幅領域
を形成したが、図８に示した光電変換装置の各層を逆に
積層していく場合には、最大禁制帯幅領域表面を少なく
とも酸素、及び窒素を含むガスでプラズマ処理した後に
最小禁制帯幅領域を形成することができることは勿論で
ある。
域の酸化、または窒化領域の深さは図１０の結果から考
えると２０オングストローム以上あればよい。なお、こ
こでは最小禁制帯幅領域表面を少なくとも酸素、及び窒
素を含むガスでプラズマ処理した後に最大禁制帯幅領域
を形成したが、図８に示した光電変換装置の各層を逆に
積層していく場合には、最大禁制帯幅領域表面を少なく
とも酸素、及び窒素を含むガスでプラズマ処理した後に
最小禁制帯幅領域を形成することができることは勿論で
ある。
【００１７】ここで、プラズマ処理に好適なガスとして
は、例えばＯ2 、Ｎ2 、ＮＨ3 、Ｈ 2 Ｏ、ＮＯ2 、Ｎ2
Ｏ、ＮＯなどがあげられる。また、これらのガスに
Ｈ2 、Ｈｅ、Ａｒ等の希釈ガスを加えても構わない。こ
のようなガスでグレーデット層の最小禁制帯幅領域、例
えば非晶質ＳｉＧｅの表面をプラズマ処理を行うことに
より非晶質ＳｉＧｅの表面近傍は酸素、窒素などの原子
で被覆され、さらにその上にグレーデット層の最大禁制
帯幅領域、例えば非晶質ＳｉＣを堆積することにより、
堆積直後の炭素原子は酸素、または窒素原子と結合す
る。つまり、ヘテロ界面のプラズマ処理を行うことによ
り、グレーデット層の最小禁制帯幅領域とグレーデット
層の最大禁制帯幅領域は酸素、または窒素の原子を介し
たヘテロ接合を形成することになり、暗電流の発生原因
となるＣとＧｅの混合を防ぐと考えられる。さらに、シ
リコン、ゲルマニウム、炭素など４配位元素に比べ、酸
素、窒素は配位数が少ないため、ヘテロ接合近傍のＳｉ
Ｇｅ、ＳｉＣ領域は平均配位数の低下により構造が緩和
されて、直接ヘテロ接合を形成する場合よりもヘテロ界
面近傍の欠陥が低減される効果も考えられるが、いずれ
にせよ本発明の製造方法では従来技術に比較して暗電流
が低減できるのである。
は、例えばＯ2 、Ｎ2 、ＮＨ3 、Ｈ 2 Ｏ、ＮＯ2 、Ｎ2
Ｏ、ＮＯなどがあげられる。また、これらのガスに
Ｈ2 、Ｈｅ、Ａｒ等の希釈ガスを加えても構わない。こ
のようなガスでグレーデット層の最小禁制帯幅領域、例
えば非晶質ＳｉＧｅの表面をプラズマ処理を行うことに
より非晶質ＳｉＧｅの表面近傍は酸素、窒素などの原子
で被覆され、さらにその上にグレーデット層の最大禁制
帯幅領域、例えば非晶質ＳｉＣを堆積することにより、
堆積直後の炭素原子は酸素、または窒素原子と結合す
る。つまり、ヘテロ界面のプラズマ処理を行うことによ
り、グレーデット層の最小禁制帯幅領域とグレーデット
層の最大禁制帯幅領域は酸素、または窒素の原子を介し
たヘテロ接合を形成することになり、暗電流の発生原因
となるＣとＧｅの混合を防ぐと考えられる。さらに、シ
リコン、ゲルマニウム、炭素など４配位元素に比べ、酸
素、窒素は配位数が少ないため、ヘテロ接合近傍のＳｉ
Ｇｅ、ＳｉＣ領域は平均配位数の低下により構造が緩和
されて、直接ヘテロ接合を形成する場合よりもヘテロ界
面近傍の欠陥が低減される効果も考えられるが、いずれ
にせよ本発明の製造方法では従来技術に比較して暗電流
が低減できるのである。
【００１８】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 〔実施例１〕以下、図１（ａ）（ｂ）を用いて本発明の
光電変換装置の製造方法の一実施例を説明する。図１
（ａ）は本発明の製造方法により作成した光電変換装置
の断面図、図１（ｂ）は逆バイアス印加時の模式的なエ
ネルギー帯図である。ガラス基板１１上に電極としてＣ
ｒ電極１２を１０００オングストロームスパッタで形成
し、次に容量結合型プラズマＣＶＤ装置を用いて電荷注
入阻止層であるｎ+ 非晶質Ｓｉ１３を１０００オングス
トローム堆積した後、増倍層１４を１５００オングスト
ローム形成する。ここで増倍層１４はグレーデット層１
７を５段積層した構造を有し、おのおののヘテロ界面に
は酸素プラズマ処理１８を施している。グレーデット層
１７は非晶質ＳｉＣから非晶質ＳｉＧｅへと連続的な禁
制帯幅を有するように炭素とシリコン、またはゲルマニ
ウムとシリコンの組成比を連続的に変化させることによ
り実現できる。
詳細に説明する。 〔実施例１〕以下、図１（ａ）（ｂ）を用いて本発明の
光電変換装置の製造方法の一実施例を説明する。図１
（ａ）は本発明の製造方法により作成した光電変換装置
の断面図、図１（ｂ）は逆バイアス印加時の模式的なエ
ネルギー帯図である。ガラス基板１１上に電極としてＣ
ｒ電極１２を１０００オングストロームスパッタで形成
し、次に容量結合型プラズマＣＶＤ装置を用いて電荷注
入阻止層であるｎ+ 非晶質Ｓｉ１３を１０００オングス
トローム堆積した後、増倍層１４を１５００オングスト
ローム形成する。ここで増倍層１４はグレーデット層１
７を５段積層した構造を有し、おのおののヘテロ界面に
は酸素プラズマ処理１８を施している。グレーデット層
１７は非晶質ＳｉＣから非晶質ＳｉＧｅへと連続的な禁
制帯幅を有するように炭素とシリコン、またはゲルマニ
ウムとシリコンの組成比を連続的に変化させることによ
り実現できる。
【００１９】この増倍層１４は以下に示す方法で作製す
る。原料ガスにはＳｉＨ4 、ＧｅＨ 4 、ＣＨ4 、Ｈ2 、
Ｏ2 を用い、おのおの独立したマスフローコントローラ
ー（以下、ＭＦＣと略す）で流量制御をして成膜室に供
給する。さらに、このＭＦＣはコンピュータにより制御
され、所望の禁制帯幅のプロファイルを得ることができ
るようにガス流量を調節することが可能である。まず最
初の原料ガスとして、ＳｉＨ4 、ＣＨ4 、Ｈ2 を用いて
堆積を始め、堆積を始めると同時にＣＨ4 の流量を、一
定の割合で減少させる。ＣＨ4 の流量が０になったなら
ば、今度はＧｅＨ4 を一定の割合で増加させる。そし
て、グレーデット層１７が所望の膜厚に達したら放電を
停止させる。すなわち、所望の組成変化層の膜厚に対し
て所望の禁制帯幅のプロファイルが得られるようにＧｅ
Ｈ4 及びＣＨ4 の流量を制御するわけである。続いて原
料ガスを排気してＨ2 、Ｏ2 を導入し放電を行う。
る。原料ガスにはＳｉＨ4 、ＧｅＨ 4 、ＣＨ4 、Ｈ2 、
Ｏ2 を用い、おのおの独立したマスフローコントローラ
ー（以下、ＭＦＣと略す）で流量制御をして成膜室に供
給する。さらに、このＭＦＣはコンピュータにより制御
され、所望の禁制帯幅のプロファイルを得ることができ
るようにガス流量を調節することが可能である。まず最
初の原料ガスとして、ＳｉＨ4 、ＣＨ4 、Ｈ2 を用いて
堆積を始め、堆積を始めると同時にＣＨ4 の流量を、一
定の割合で減少させる。ＣＨ4 の流量が０になったなら
ば、今度はＧｅＨ4 を一定の割合で増加させる。そし
て、グレーデット層１７が所望の膜厚に達したら放電を
停止させる。すなわち、所望の組成変化層の膜厚に対し
て所望の禁制帯幅のプロファイルが得られるようにＧｅ
Ｈ4 及びＣＨ4 の流量を制御するわけである。続いて原
料ガスを排気してＨ2 、Ｏ2 を導入し放電を行う。
【００２０】このプラズマ処理条件を以下に示す。
【００２１】Ｈ2 ：２０ＳＣＣＭ Ｏ2 ：１０ＳＣＣＭ 圧力 ：０．２Ｔｏｒｒ 高周波電力 ：２Ｗ プラズマ処理時間：１分間 プラズマ処理が終了したらＨ2 、Ｏ2 を排気して再び原
料ガスとして、ＳｉＨ 4 、ＣＨ4 、Ｈ2 を導入し、次の
グレーデット層の堆積を行う。
料ガスとして、ＳｉＨ 4 、ＣＨ4 、Ｈ2 を導入し、次の
グレーデット層の堆積を行う。
【００２２】以上の手順を繰り返すことにより増倍層１
４を形成する。
４を形成する。
【００２３】続いて光吸収層である非晶質Ｓｉ１５を６
０００オングストローム、電荷注入阻止層であるｐ+ 非
晶質Ｓｉ１６を５００オングストローム形成する。
０００オングストローム、電荷注入阻止層であるｐ+ 非
晶質Ｓｉ１６を５００オングストローム形成する。
【００２４】上述のように増倍層、光吸収層、電荷注入
阻止層をプラズマＣＶＤ法で連続的に作製した後、透明
電極としてＩＴＯ２０をスパッタリング法により形成
し、最後にフォトリソグラフィー法で画素分離を行い本
発明の構成を得ることができる。
阻止層をプラズマＣＶＤ法で連続的に作製した後、透明
電極としてＩＴＯ２０をスパッタリング法により形成
し、最後にフォトリソグラフィー法で画素分離を行い本
発明の構成を得ることができる。
【００２５】尚、本実施例においてはグレーデット層１
７の１層当りの厚さは約３００オングストローム、最小
禁制帯幅Ｅｇ１は１．４ｅＶ、最大禁制帯幅Ｅｇ２は
２．９ｅＶである。
７の１層当りの厚さは約３００オングストローム、最小
禁制帯幅Ｅｇ１は１．４ｅＶ、最大禁制帯幅Ｅｇ２は
２．９ｅＶである。
【００２６】本発明の製造方法による光電変換装置と、
ヘテロ界面にプラズマ処理を行わない従来の光電変換装
置を比較したところ、光電流の増倍率が２０倍になるバ
イアス印加時の暗電流は本発明の光電変換装置が従来の
光電変換装置に対して約１／２となり、本発明の低暗電
流化の有効性が確認された。また、光応答特性について
は両者とも同程度であった。
ヘテロ界面にプラズマ処理を行わない従来の光電変換装
置を比較したところ、光電流の増倍率が２０倍になるバ
イアス印加時の暗電流は本発明の光電変換装置が従来の
光電変換装置に対して約１／２となり、本発明の低暗電
流化の有効性が確認された。また、光応答特性について
は両者とも同程度であった。
【００２７】尚、上記実施例においてはプラズマ処理時
のガスとしてＨ2 とＯ2 を用いたが、本発明はこのガス
種に限定されるものではない。 〔実施例２〕以下、図２を用いて本発明の他の実施例を
説明する。
のガスとしてＨ2 とＯ2 を用いたが、本発明はこのガス
種に限定されるものではない。 〔実施例２〕以下、図２を用いて本発明の他の実施例を
説明する。
【００２８】本実施例においては本発明の製造方法によ
り作成された光電変換装置を光導電膜としてＣＣＤ上に
積層した積層型固体撮像装置を示している。
り作成された光電変換装置を光導電膜としてＣＣＤ上に
積層した積層型固体撮像装置を示している。
【００２９】最初にｐ型単結晶シリコン基板１０１にチ
ャネルストッパとなるｐ+ 領域３０１、及び蓄積ダイオ
ード３０２、垂直ＣＣＤ３０３となるｎ領域を形成す
る。続いて通常のＣＣＤ作成プロセスを用いてゲート酸
化膜、及びポリシリコン電極を形成する。続いて層間絶
縁膜となる酸化膜を形成して蓄積ダイオード上にコンタ
クト孔を開け、第１画素電極３１１を形成し、さらに層
間絶縁膜を堆積してエッチバック法法により平坦化し、
第２画素電極３１２を形成する。ここでエッチバック法
というのはＲＩＥを用いてレジストとシリコン酸化膜と
のエッチングレートが等しくなるような条件でエッチン
グを行いシリコン酸化膜の平坦化を行う手法のことであ
る。次に容量結合型プラズマＣＶＤ装置を用いて増倍層
３０７、光吸収層３０８、及び電荷注入阻止層３０９を
形成する。ここで増倍層３０７は、非晶質ＳｉＣから非
晶質ＳｉＧｅへと連続的な禁制帯幅を有するように炭素
とシリコン、またはゲルマニウムとシリコンの組成比を
連続的に変化させたグレーデット層３１７を３層積層
し、おのおののヘテロ界面にはＮ2 プラズマ処理を行っ
ている。
ャネルストッパとなるｐ+ 領域３０１、及び蓄積ダイオ
ード３０２、垂直ＣＣＤ３０３となるｎ領域を形成す
る。続いて通常のＣＣＤ作成プロセスを用いてゲート酸
化膜、及びポリシリコン電極を形成する。続いて層間絶
縁膜となる酸化膜を形成して蓄積ダイオード上にコンタ
クト孔を開け、第１画素電極３１１を形成し、さらに層
間絶縁膜を堆積してエッチバック法法により平坦化し、
第２画素電極３１２を形成する。ここでエッチバック法
というのはＲＩＥを用いてレジストとシリコン酸化膜と
のエッチングレートが等しくなるような条件でエッチン
グを行いシリコン酸化膜の平坦化を行う手法のことであ
る。次に容量結合型プラズマＣＶＤ装置を用いて増倍層
３０７、光吸収層３０８、及び電荷注入阻止層３０９を
形成する。ここで増倍層３０７は、非晶質ＳｉＣから非
晶質ＳｉＧｅへと連続的な禁制帯幅を有するように炭素
とシリコン、またはゲルマニウムとシリコンの組成比を
連続的に変化させたグレーデット層３１７を３層積層
し、おのおののヘテロ界面にはＮ2 プラズマ処理を行っ
ている。
【００３０】このプラズマ処理条件を以下に示す。
【００３１】Ｎ2 ：５０ＳＣＣＭ 圧力 ：０．２５Ｔｏｒｒ 高周波電力 ：１０Ｗ プラズマ処理時間：３０秒間 続いて原料ガスからＳｉＨ4 及びＨ2 を選んで光吸収層
である非晶質シリコン３０８を１μｍ作製し、その後、
原料ガスにＢ2 Ｈ6 を加えて電荷注入阻止層であるｐ型
微結晶Ｓｉ３０９を５００オングストローム作製する。
上述のように増倍層、光吸収層、電荷注入阻止層を連続
的に作製したのち、最後に透明電極としてＩＴＯ３１０
をスパッタリング法により形成し、本発明の構成を得る
ことができる。
である非晶質シリコン３０８を１μｍ作製し、その後、
原料ガスにＢ2 Ｈ6 を加えて電荷注入阻止層であるｐ型
微結晶Ｓｉ３０９を５００オングストローム作製する。
上述のように増倍層、光吸収層、電荷注入阻止層を連続
的に作製したのち、最後に透明電極としてＩＴＯ３１０
をスパッタリング法により形成し、本発明の構成を得る
ことができる。
【００３２】本実施例においては増倍層３０７を構成す
るグレーデット層の１層当りの厚さが約２００オングス
トローム、最小禁制帯幅Ｅｇ１が１．４ｅＶ、最大禁制
帯幅Ｅｇ２が３．０ｅＶである。 〔実施例３〕本実施例においてはＭＯＳトランジスタを
形成した半導体回路基板上に本発明の製造方法により作
成した光導電膜を積層した積層型固体撮像装置を示して
いる。
るグレーデット層の１層当りの厚さが約２００オングス
トローム、最小禁制帯幅Ｅｇ１が１．４ｅＶ、最大禁制
帯幅Ｅｇ２が３．０ｅＶである。 〔実施例３〕本実施例においてはＭＯＳトランジスタを
形成した半導体回路基板上に本発明の製造方法により作
成した光導電膜を積層した積層型固体撮像装置を示して
いる。
【００３３】本実施例では信号読み出し回路がＭＯＳト
ランジスタであること、プラズマ処理のガスとしてＮＯ
2 を用いていること以外は実施例２とほぼ同様である。
ｐ型単結晶シリコン基板１０１にチャネルストッパとな
るｐ+ 領域（不図示）、及びソースとなるｎ領域２０
２、ドレインとなるｎ領域２０３を形成する。尚、２０
２のｎ領域は蓄積容量も兼ねている。続いてゲート酸化
膜、ゲート電極となるポリシリコンを形成し、層間絶縁
膜堆積後、ドレイン領域２０３にコンタクト孔を開けて
読み出し電極３１３を形成、さらに層間絶縁膜を堆積し
ソース領域にコンタクト孔を開けて第１画素電極３１１
を形成し、続いて層間絶縁膜を堆積して平坦化を行い、
第１画素電極３１１に接続する第２画素電極３１２を形
成する。その後、増倍層３０７、光吸収層３０８、及び
電荷注入阻止層２０９を形成する。ここで増倍層３０７
については、非晶質ＳｉＣから非晶質ＳｉＧｅへと連続
的な禁制帯幅を有するように炭素とシリコン、またはゲ
ルマニウムとシリコンの組成比を連続的に変化させたグ
レーデット層３１７を３層積層した構造であり、おのお
ののヘテロ界面はＮＯ2 ガスのプラズマ処理２１２を施
している。また、光吸収層３０８は非晶質シリコン、電
荷注入阻止層２０９はｐ型微結晶Ｓｉである。増倍層、
光吸収層、電荷注入阻止層を連続的に作製したのち、最
後に透明電極３１０としてＩＴＯをスパッタリング法に
より形成し、本発明の製造方法による積層型固体撮像装
置を得ることができる。
ランジスタであること、プラズマ処理のガスとしてＮＯ
2 を用いていること以外は実施例２とほぼ同様である。
ｐ型単結晶シリコン基板１０１にチャネルストッパとな
るｐ+ 領域（不図示）、及びソースとなるｎ領域２０
２、ドレインとなるｎ領域２０３を形成する。尚、２０
２のｎ領域は蓄積容量も兼ねている。続いてゲート酸化
膜、ゲート電極となるポリシリコンを形成し、層間絶縁
膜堆積後、ドレイン領域２０３にコンタクト孔を開けて
読み出し電極３１３を形成、さらに層間絶縁膜を堆積し
ソース領域にコンタクト孔を開けて第１画素電極３１１
を形成し、続いて層間絶縁膜を堆積して平坦化を行い、
第１画素電極３１１に接続する第２画素電極３１２を形
成する。その後、増倍層３０７、光吸収層３０８、及び
電荷注入阻止層２０９を形成する。ここで増倍層３０７
については、非晶質ＳｉＣから非晶質ＳｉＧｅへと連続
的な禁制帯幅を有するように炭素とシリコン、またはゲ
ルマニウムとシリコンの組成比を連続的に変化させたグ
レーデット層３１７を３層積層した構造であり、おのお
ののヘテロ界面はＮＯ2 ガスのプラズマ処理２１２を施
している。また、光吸収層３０８は非晶質シリコン、電
荷注入阻止層２０９はｐ型微結晶Ｓｉである。増倍層、
光吸収層、電荷注入阻止層を連続的に作製したのち、最
後に透明電極３１０としてＩＴＯをスパッタリング法に
より形成し、本発明の製造方法による積層型固体撮像装
置を得ることができる。
【００３４】ここで、ヘテロ界面のプラズマ処理条件を
以下に示す。
以下に示す。
【００３５】Ｈ2 ：１０ＳＣＣＭ ＮＯ2 ：５０ＳＣＣＭ 圧力 ：０．１Ｔｏｒｒ 高周波電力 ：２Ｗ プラズマ処理時間：１分間 〔実施例４〕本実施例は半導体回路基板としてバイポー
ラ型固体撮像装置を用い、その上に本発明の製造方法で
作成した光電変換装置を積層した例である。
ラ型固体撮像装置を用い、その上に本発明の製造方法で
作成した光電変換装置を積層した例である。
【００３６】図４は本発明の実施例の受光部付近の概略
的断面図、図５は１画素の等価回路図、図６は装置全体
の等価回路及びブロック等価回路図である。図４におい
て、ｎ型シリコン基板５０１上にエピタキシャル成長に
よりコレクタ領域となるｎ-層５０２が形成され、その
中にｐベース領域５０３、更にｎ+ エミッタ領域５０４
が形成されバイポーラトランジスタを構成している。こ
のｐベース領域５０３は隣接画素と分離されており、ま
た水平方向に隣接するｐベース領域との間には酸化膜５
０５を挟んでゲート電極５０６が形成されている。従っ
て隣接するｐベース領域５０３を各々ソース・ドレイン
領域としてｐチャンネルＭＯＳトランジスタが構成され
ている。ゲート電極５０６はｐベース領域５０３の電位
を制御するためのキャパシタとしても働いている。ま
た、コレクタ電極５１６は基板５０１の裏面にオーミッ
ク接続されている。
的断面図、図５は１画素の等価回路図、図６は装置全体
の等価回路及びブロック等価回路図である。図４におい
て、ｎ型シリコン基板５０１上にエピタキシャル成長に
よりコレクタ領域となるｎ-層５０２が形成され、その
中にｐベース領域５０３、更にｎ+ エミッタ領域５０４
が形成されバイポーラトランジスタを構成している。こ
のｐベース領域５０３は隣接画素と分離されており、ま
た水平方向に隣接するｐベース領域との間には酸化膜５
０５を挟んでゲート電極５０６が形成されている。従っ
て隣接するｐベース領域５０３を各々ソース・ドレイン
領域としてｐチャンネルＭＯＳトランジスタが構成され
ている。ゲート電極５０６はｐベース領域５０３の電位
を制御するためのキャパシタとしても働いている。ま
た、コレクタ電極５１６は基板５０１の裏面にオーミッ
ク接続されている。
【００３７】ここで、絶縁層５０７を形成した後、エミ
ッタ電極５０８を形成する。その後、絶縁層５０９を形
成して平坦化を行う。続いて絶縁層５０７、５０９、及
び酸化膜５０５をエッチングしてｐベース領域５０３に
接続する画素電極を形成する。
ッタ電極５０８を形成する。その後、絶縁層５０９を形
成して平坦化を行う。続いて絶縁層５０７、５０９、及
び酸化膜５０５をエッチングしてｐベース領域５０３に
接続する画素電極を形成する。
【００３８】次に、高周波プラズマＣＶＤ法により、増
倍層３０７としてグレーデット層５１１を３層、光吸収
層として非晶質Ｓｉ３０８を、電荷注入阻止層としてｎ
型微結晶Ｓｉ５１４を連続成膜し、透明電極３１０のＩ
ＴＯを形成する。ここで、グレーデット層は非晶質Ｓｉ
Ｇｅ〜非晶質ＳｉＮとし、この場合は正孔を増倍するよ
うなポテンシャルプロファイルとなっており、おのおの
の界面にはＯ2 ガスによるプラズマ処理５１０を施して
いる。
倍層３０７としてグレーデット層５１１を３層、光吸収
層として非晶質Ｓｉ３０８を、電荷注入阻止層としてｎ
型微結晶Ｓｉ５１４を連続成膜し、透明電極３１０のＩ
ＴＯを形成する。ここで、グレーデット層は非晶質Ｓｉ
Ｇｅ〜非晶質ＳｉＮとし、この場合は正孔を増倍するよ
うなポテンシャルプロファイルとなっており、おのおの
の界面にはＯ2 ガスによるプラズマ処理５１０を施して
いる。
【００３９】このプラズマ処理条件を以下に示す。
【００４０】Ｏ2 ：５０ＳＣＣＭ 圧力 ：０．２Ｔｏｒｒ 高周波電力 ：２Ｗ プラズマ処理時間：３０秒間 本実施例において、１画素の等価回路は図５のように結
晶シリコンで構成されるバイポーラトランジスタ７３１
のベースにｐチャンネルＭＯＳトランジスタ７３２とキ
ャパシタ７３３、及び光電変換装置７３４が接続され、
ベースに電位を与えるための端子７３５とｐチャンネル
ＭＯＳトランジスタ７３２、及びキャパシタ７３３を駆
動するための端子７３６とセンサ電極７３７とエミッタ
電極７３８、コレクタ電極７３９とで表される。
晶シリコンで構成されるバイポーラトランジスタ７３１
のベースにｐチャンネルＭＯＳトランジスタ７３２とキ
ャパシタ７３３、及び光電変換装置７３４が接続され、
ベースに電位を与えるための端子７３５とｐチャンネル
ＭＯＳトランジスタ７３２、及びキャパシタ７３３を駆
動するための端子７３６とセンサ電極７３７とエミッタ
電極７３８、コレクタ電極７３９とで表される。
【００４１】図６は図４、図５に示した１画素セル７４
０を３×３の２次元マトリックス配置した回路構成図で
ある。同図において１画素セル７４０のコレクタ電極７
４１は全画素にそれぞれ設けられ、センサ電極７４２も
全画素にそれぞれ設けられている。また、ＰＭＯＳトラ
ンジスタのゲート電極、及びキャパシタ電極は行ごとに
駆動配線７４３、７４３′、７４３″と接続され、垂直
シフトレジスタ（Ｖ．Ｓ．Ｒ）７４４と接続されてい
る。また、エミッタ電極は列ごとに信号読み出しのため
の垂直配線７４６、７４６′、７４６″と接続されてい
る。垂直配線７４６、７４６′、７４６″はそれぞれ垂
直配線の電荷をリセットするためのスイッチ７４７、７
４７′、７４７″と読み出しスイッチ７５０、７５
０′、７５０″に接続されている。リセットスイッチ７
４７、７４７′、７４７″のゲート電極は垂直リセット
パルスを印加するための端子７４８に共通接続され、ま
た、ソース電極は垂直ラインリセット電圧を印加するた
めの端子７４９に接続されている。読み出しスイッチ７
５０、７５０′、７５０″のゲート電極はそれぞれ配線
７５１、７５１′、７５１″を介して水平シフトレジス
タ（Ｈ．Ｓ．Ｒ）７５２に接続されており、またドレイ
ン電極は水平読み出し配線７５３を介して出力アンプ７
５７に接続されている。水平読み出し配線７５３は水平
読み出し配線の電荷をリセットするためのスイッチ７５
４に接続されている。
０を３×３の２次元マトリックス配置した回路構成図で
ある。同図において１画素セル７４０のコレクタ電極７
４１は全画素にそれぞれ設けられ、センサ電極７４２も
全画素にそれぞれ設けられている。また、ＰＭＯＳトラ
ンジスタのゲート電極、及びキャパシタ電極は行ごとに
駆動配線７４３、７４３′、７４３″と接続され、垂直
シフトレジスタ（Ｖ．Ｓ．Ｒ）７４４と接続されてい
る。また、エミッタ電極は列ごとに信号読み出しのため
の垂直配線７４６、７４６′、７４６″と接続されてい
る。垂直配線７４６、７４６′、７４６″はそれぞれ垂
直配線の電荷をリセットするためのスイッチ７４７、７
４７′、７４７″と読み出しスイッチ７５０、７５
０′、７５０″に接続されている。リセットスイッチ７
４７、７４７′、７４７″のゲート電極は垂直リセット
パルスを印加するための端子７４８に共通接続され、ま
た、ソース電極は垂直ラインリセット電圧を印加するた
めの端子７４９に接続されている。読み出しスイッチ７
５０、７５０′、７５０″のゲート電極はそれぞれ配線
７５１、７５１′、７５１″を介して水平シフトレジス
タ（Ｈ．Ｓ．Ｒ）７５２に接続されており、またドレイ
ン電極は水平読み出し配線７５３を介して出力アンプ７
５７に接続されている。水平読み出し配線７５３は水平
読み出し配線の電荷をリセットするためのスイッチ７５
４に接続されている。
【００４２】リセットスイッチ７５４は水平配線リセッ
トパルスを印加するための端子７５５と水平配線リセッ
ト電圧を印加するための端子７５６に接続される。そし
て出力アンプ７５７の出力は端子７５８から取り出され
る。
トパルスを印加するための端子７５５と水平配線リセッ
ト電圧を印加するための端子７５６に接続される。そし
て出力アンプ７５７の出力は端子７５８から取り出され
る。
【００４３】以下図４、図６を用いて動作を簡単に説明
する。
する。
【００４４】図４の光吸収層３０８で入射された光が吸
収され、発生したキャリアが増倍層３０７で増倍されベ
ース領域５０３内に蓄積される。図６の垂直シフトレジ
スタ７４４から出力される駆動パルスが駆動配線７４３
に現れるとキャパシタを介してベース電位が上昇し１行
目の画素から光量に応じた信号電荷が垂直配線７４６、
７４６′、７４６″にそれぞれ取り出される。
収され、発生したキャリアが増倍層３０７で増倍されベ
ース領域５０３内に蓄積される。図６の垂直シフトレジ
スタ７４４から出力される駆動パルスが駆動配線７４３
に現れるとキャパシタを介してベース電位が上昇し１行
目の画素から光量に応じた信号電荷が垂直配線７４６、
７４６′、７４６″にそれぞれ取り出される。
【００４５】次に水平シフトレジスタ７５２から走査パ
ルスが７５１、７５１′、７５１″に順次出力される
と、スイッチ７５０、７５０′、７５０″が順にＯＮ、
ＯＦＦ制御され、信号がアンプ７５７を通して出力端子
７５８に取り出される。この際リセットスイッチ７５４
はスイッチ７５０、７５０′、７５０″が順番にＯＮ動
作する間にＯＮ状態となり、水平配線７５３の残留電荷
を除去している。
ルスが７５１、７５１′、７５１″に順次出力される
と、スイッチ７５０、７５０′、７５０″が順にＯＮ、
ＯＦＦ制御され、信号がアンプ７５７を通して出力端子
７５８に取り出される。この際リセットスイッチ７５４
はスイッチ７５０、７５０′、７５０″が順番にＯＮ動
作する間にＯＮ状態となり、水平配線７５３の残留電荷
を除去している。
【００４６】次に垂直ラインリセットスイッチ７４７、
７４７′、７４７″がＯＮ状態となり垂直配線７４６、
７４６′、７４６″の残留電荷が除去される。そして垂
直シフトレジスタ７４４から駆動配線７４３に負方向の
パルスが印加されると１行目の各画素のｐＭＯＳトラン
ジスタがＯＮ状態となり、各画素のベース残留電荷が除
去され初期化される。
７４７′、７４７″がＯＮ状態となり垂直配線７４６、
７４６′、７４６″の残留電荷が除去される。そして垂
直シフトレジスタ７４４から駆動配線７４３に負方向の
パルスが印加されると１行目の各画素のｐＭＯＳトラン
ジスタがＯＮ状態となり、各画素のベース残留電荷が除
去され初期化される。
【００４７】次に垂直シフトレジスタ７４４から出力さ
れる駆動パルスが駆動配線７４３′に現れ、２行目の画
素信号が同様に取り出される。次に３行目の画素の信号
電荷の取り出しも同様に行われる。
れる駆動パルスが駆動配線７４３′に現れ、２行目の画
素信号が同様に取り出される。次に３行目の画素の信号
電荷の取り出しも同様に行われる。
【００４８】以上の動作を繰り返すことにより本装置は
動作する。
動作する。
【００４９】
【発明の効果】以上に述べたように本発明により低暗電
流、高感度の光電変換装置、及び積層型固体撮像装置の
製造が可能となる。
流、高感度の光電変換装置、及び積層型固体撮像装置の
製造が可能となる。
【図１】（ａ）は本発明の光電変換装置の製造方法の第
１実施例による光電変換装置の断面構造の概略図、
（ｂ）は逆バイアス時の模式的なエネルギー帯図であ
る。
１実施例による光電変換装置の断面構造の概略図、
（ｂ）は逆バイアス時の模式的なエネルギー帯図であ
る。
【図２】本発明の光電変換装置の製造方法の第２実施例
による積層型固体撮像装置の断面構造の概略図である。
による積層型固体撮像装置の断面構造の概略図である。
【図３】本発明の光電変換装置の製造方法の第３実施例
による積層型固体撮像装置の断面構造の概略図である。
による積層型固体撮像装置の断面構造の概略図である。
【図４】本発明の光電変換装置の製造方法の第４実施例
による積層型固体撮像装置の断面構造の概略図である。
による積層型固体撮像装置の断面構造の概略図である。
【図５】図４の積層型固体撮像装置の一画素の等価回路
図である。
図である。
【図６】図４の積層型固体撮像装置の装置全体の等価回
路図及びブロック図である。
路図及びブロック図である。
【図７】本発明の製造方法で作成した光電変換装置の逆
バイアス時の模式的なエネルギー帯図である。
バイアス時の模式的なエネルギー帯図である。
【図８】本発明の製造方法で作成した光電変換装置の概
略的断面図である。
略的断面図である。
【図９】（ａ）は従来の光電変換装置の構造を示す概略
的断面構造図、（ｂ）は無バイアス時の模式的なエネル
ギー帯図、（ｃ）は逆バイアス時の模式的なエネルギー
帯図である。
的断面構造図、（ｂ）は無バイアス時の模式的なエネル
ギー帯図、（ｃ）は逆バイアス時の模式的なエネルギー
帯図である。
【図１０】非晶質ＳｉＧｅ／非晶質ＳｉＣヘテロ界面の
ＳＩＭＳ分析によるＣ、Ｇｅの相互拡散を示す図であ
る。
ＳＩＭＳ分析によるＣ、Ｇｅの相互拡散を示す図であ
る。
１１ ガラス基板 １２ Ｃｒ電極 １３ ｎ+ 非晶質Ｓｉ １４ 増倍層 １５ ｉ型非晶質Ｓｉ １６ ｐ+ 非晶質Ｓｉ １７ グレーデット層（非晶質ＳｉＣ〜非晶質ＳｉＧ
ｅ） １８ Ｈ2 ＋Ｏ2 プラズマ処理 ２０ ＩＴＯ ８１ ガラス基板 ８２ 電極 ８３ 電荷注入阻止層 ８４ 増倍層 ８５ 光吸収層 ８６ 電荷注入阻止層 ８７ グレーデット層 ８８ プラズマ処理 ８９ ＩＴＯ １０１ ｐ型単結晶シリコン基板 ２０２ ソース（蓄積ダイオード） ２０３ ドレイン ２０９ ｐ型微結晶Ｓｉ ２１２ Ｈ2 ＋ＮＯ2 プラズマ処理 ３０１ ｐ+ 領域 ３０２ 蓄積ダイオード ３０３ 垂直ＣＣＤ ３０７ 増倍層 ３０８ ｉ型非晶質シリコン ３０９ ｐ型微結晶Ｓｉ ３１０ 透明電極（ＩＴＯ） ３１１ 第１画素電極 ３１２ 第２画素電極 ３１３ 読み出し電極 ３１７ グレーデット層（非晶質ＳｉＣ〜非晶質ＳｉＧ
ｅ） ３１８ Ｎ2 プラズマ処理 ５０１ ｎ型シリコン基板 ５０２ ｎ- 層 ５０３ ｐベース領域 ５０４ ｎ+ エミッタ領域 ５０５ 酸化膜 ５０６ ゲート電極 ５０７ 絶縁層 ５０８ エミッタ電極 ５０９ 絶縁層 ５１０ Ｏ2 プラズマ処理 ５１１ グレーデット層（非晶質ＳｉＮ〜非晶質ＳｉＧ
ｅ） ５１４ ｎ型微結晶Ｓｉ ５１６ コレクタ電極 ７３１ バイポーラトランジスタ ７３２ ＰチャンネルＭＯＳトランジスタ ７３３ キャパシタ ７３４ 光電変換装置 ７３５ 端子 ７３６ 端子 ７３７ センサ電極 ７３８ エミッタ電極 ７３９ コレクタ電極 ７４０ １画素セル ７４１ コレクタ電極 ７４２ センサ電極 ７４３、７４３′、７４３″ 駆動配線 ７４４ 垂直シフトレジスタ（Ｖ．Ｓ．Ｒ） ７４６、７４６′、７４６″ 垂直配線 ７４７、７４７′、７４７″ リセットスイッチ ７５０、７５０′、７５０″ 読み出しスイッチ ７４８ 端子 ７４９ 端子 ７５１、７５１′、７５１″ 配線 ７５２ 水平シフトレジスタ（Ｈ．Ｓ．Ｒ） ７５３ 水平読み出し配線 ７５４ リセットスイッチ ７５５ 端子 ７５６ 端子 ７５７ アンプ ７５８ 端子
ｅ） １８ Ｈ2 ＋Ｏ2 プラズマ処理 ２０ ＩＴＯ ８１ ガラス基板 ８２ 電極 ８３ 電荷注入阻止層 ８４ 増倍層 ８５ 光吸収層 ８６ 電荷注入阻止層 ８７ グレーデット層 ８８ プラズマ処理 ８９ ＩＴＯ １０１ ｐ型単結晶シリコン基板 ２０２ ソース（蓄積ダイオード） ２０３ ドレイン ２０９ ｐ型微結晶Ｓｉ ２１２ Ｈ2 ＋ＮＯ2 プラズマ処理 ３０１ ｐ+ 領域 ３０２ 蓄積ダイオード ３０３ 垂直ＣＣＤ ３０７ 増倍層 ３０８ ｉ型非晶質シリコン ３０９ ｐ型微結晶Ｓｉ ３１０ 透明電極（ＩＴＯ） ３１１ 第１画素電極 ３１２ 第２画素電極 ３１３ 読み出し電極 ３１７ グレーデット層（非晶質ＳｉＣ〜非晶質ＳｉＧ
ｅ） ３１８ Ｎ2 プラズマ処理 ５０１ ｎ型シリコン基板 ５０２ ｎ- 層 ５０３ ｐベース領域 ５０４ ｎ+ エミッタ領域 ５０５ 酸化膜 ５０６ ゲート電極 ５０７ 絶縁層 ５０８ エミッタ電極 ５０９ 絶縁層 ５１０ Ｏ2 プラズマ処理 ５１１ グレーデット層（非晶質ＳｉＮ〜非晶質ＳｉＧ
ｅ） ５１４ ｎ型微結晶Ｓｉ ５１６ コレクタ電極 ７３１ バイポーラトランジスタ ７３２ ＰチャンネルＭＯＳトランジスタ ７３３ キャパシタ ７３４ 光電変換装置 ７３５ 端子 ７３６ 端子 ７３７ センサ電極 ７３８ エミッタ電極 ７３９ コレクタ電極 ７４０ １画素セル ７４１ コレクタ電極 ７４２ センサ電極 ７４３、７４３′、７４３″ 駆動配線 ７４４ 垂直シフトレジスタ（Ｖ．Ｓ．Ｒ） ７４６、７４６′、７４６″ 垂直配線 ７４７、７４７′、７４７″ リセットスイッチ ７５０、７５０′、７５０″ 読み出しスイッチ ７４８ 端子 ７４９ 端子 ７５１、７５１′、７５１″ 配線 ７５２ 水平シフトレジスタ（Ｈ．Ｓ．Ｒ） ７５３ 水平読み出し配線 ７５４ リセットスイッチ ７５５ 端子 ７５６ 端子 ７５７ アンプ ７５８ 端子
Claims (3)
- 【請求項１】 少なくとも非単結晶半導体からなる光吸
収層及びキャリア増倍層を有し、該キャリア増倍層は、
最小禁制帯幅Ｅｇ１から最大禁制帯幅Ｅｇ２まで禁制帯
幅が連続的に変化する複数のグレーデット層で構成さ
れ、該最大禁制帯幅Ｅｇ２の領域と隣接する該最小禁制
帯幅Ｅｇ１の領域との間に電界印加時にキャリアをアバ
ランシェ増倍させるに十分なエネルギー段差を有する光
電変換装置の製造方法において、 前記最小禁制帯幅Ｅｇ１の領域および前記最大禁制帯幅
Ｅｇ２の領域のうちのいずれか一方の領域を堆積後に、
少なくとも酸素または窒素を含むガスでプラズマ処理を
行い、さらに他方の領域を堆積することを特徴とする光
電変換装置の製造方法。 - 【請求項２】 前記最小禁制帯幅Ｅｇ１の領域は主とし
てシリコン、ゲルマニウム、水素からなり、前記最大禁
制帯幅Ｅｇ２の領域は主としてシリコン、炭素、水素か
らなることを特徴とする請求項１に記載の光電変換装置
の製造方法。 - 【請求項３】 電気的信号を蓄積する蓄積手段と電気的
信号を読み出すための読み出し手段とを有する半導体回
路基板上に請求項１または請求項２に記載の光電変換装
置を積層したことを特徴とする光電変換装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6125027A JPH07335935A (ja) | 1994-06-07 | 1994-06-07 | 光電変換装置の製造方法 |
| US08/466,744 US5600152A (en) | 1994-06-07 | 1995-06-06 | Photoelectric conversion device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6125027A JPH07335935A (ja) | 1994-06-07 | 1994-06-07 | 光電変換装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335935A true JPH07335935A (ja) | 1995-12-22 |
Family
ID=14900043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6125027A Pending JPH07335935A (ja) | 1994-06-07 | 1994-06-07 | 光電変換装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5600152A (ja) |
| JP (1) | JPH07335935A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653165B2 (en) | 2001-01-31 | 2003-11-25 | Canon Kabushiki Kaisha | Methods of forming semiconductor element, and semiconductor elements |
| JP2008292310A (ja) * | 2007-05-24 | 2008-12-04 | Panasonic Electric Works Co Ltd | センサ装置およびその製造方法 |
| JP2008292311A (ja) * | 2007-05-24 | 2008-12-04 | Panasonic Electric Works Co Ltd | センサ装置およびその製造方法 |
| CN121476209A (zh) * | 2026-01-09 | 2026-02-06 | 中国科学技术大学 | 一种电子点缺陷的探测方法 |
Families Citing this family (4)
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|---|---|---|---|---|
| US5838176A (en) * | 1996-07-11 | 1998-11-17 | Foveonics, Inc. | Correlated double sampling circuit |
| KR100344777B1 (ko) * | 2000-02-28 | 2002-07-20 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터를 포함하는 소자 제조방법 |
| GB2383644A (en) * | 2001-12-27 | 2003-07-02 | Bookham Technology Plc | Integrated optical device with non-crystalline light absorbent regions |
| CN105637657B (zh) * | 2013-08-28 | 2017-12-15 | 华为技术有限公司 | 雪崩光电二极管 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4991116A (ja) * | 1972-12-29 | 1974-08-30 | ||
| JPS5926154B2 (ja) * | 1974-07-05 | 1984-06-25 | 株式会社日立製作所 | 固体撮像装置 |
| JPS61222277A (ja) * | 1985-03-28 | 1986-10-02 | Sanyo Electric Co Ltd | 光起電力装置及びその製造方法 |
| JPH05504235A (ja) * | 1990-02-07 | 1993-07-01 | シーメンス アクチエンゲゼルシヤフト | アモルフアス・ゲルマニウムをベースとする光劣化安定性半導体材料とその製造方法 |
| JPH0752725B2 (ja) * | 1990-03-23 | 1995-06-05 | 川崎製鉄株式会社 | 半導体装置の製造方法 |
| JPH06151801A (ja) * | 1992-11-13 | 1994-05-31 | Canon Inc | 光電変換装置及び光電変換装置の製造方法 |
-
1994
- 1994-06-07 JP JP6125027A patent/JPH07335935A/ja active Pending
-
1995
- 1995-06-06 US US08/466,744 patent/US5600152A/en not_active Expired - Fee Related
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| US6653165B2 (en) | 2001-01-31 | 2003-11-25 | Canon Kabushiki Kaisha | Methods of forming semiconductor element, and semiconductor elements |
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| CN121476209A (zh) * | 2026-01-09 | 2026-02-06 | 中国科学技术大学 | 一种电子点缺陷的探测方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5600152A (en) | 1997-02-04 |
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