JPH0734153B2

JPH0734153B2 - テレビジョン画像表示方法及び表示装置

Info

Publication number: JPH0734153B2
Application number: JP3138642A
Authority: JP
Inventors: レオン・ルメルスキ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-06-20
Filing date: 1991-05-15
Publication date: 1995-04-12
Anticipated expiration: 2010-04-12
Also published as: DE69123883D1; ATE147217T1; JPH04233592A; EP0462396B1; EP0462396A2; CN1063592A; CN1026941C; BR9102556A; DE69123883T2; EP0462396A3; CA2043177C; CA2043177A1; US5291275A; KR950007927B1; KR920001931A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全般的にはノンインタ
レース(non-interlaced)式表示端末を用いたテレビジョ
ン画像の表示に関するものであり、具体的には、デジタ
ル・フィルタリング、モーション検出および修正を行う
ためにデジタル化されたカラー・テレビジョン画像への
アクセスを提供し、同期化を達成するための、フレーム
・バッファとその制御装置を含む表示システムに関する
ものである。

【０００２】

【従来の技術】マルチ・メディア・ワークステーション
など、一部のグラフィックス・システムの望ましい特徴
として、ノンインタレース式図形表示スクリーンでカラ
ー・テレビジョン画像などのインタレース式画像を表示
することがある。しかし、この能力を満足な形で提供す
るためには、いくつかの問題を克服しなければならな
い。

【０００３】第１の問題は、テレビジョン画像の品質の
改善に関するものである。画像品質の改善を実現するた
めの既知の方法の１つは、図２４に示すデジタル・フィ
ルタリング法またはデコード法を用いるものである。し
かし、この技法では、１ビデオ・フィールドの連続する
３本のテレビジョン走査線（２、３、４）上に位置する
近傍（Ａ）内の画素（Ｂ）に、入力ビデオ信号に対して
相対的にリアルタイムでアクセスする必要がある。

【０００４】第２の問題は、モーション適応式(motion-
adaptive)インタレース解除(deinterlacing)の達成に関
するものである。図２５に示すように、この技法では、
３本のテレビジョン走査線（１、２、３）上に位置する
画素（Ｂ）にアクセスする必要がある。この３本の走査
線のうちの２本（１、３）は、現ビデオ・フィールドに
属するが、破線で示した第３の走査線（２）は、前のビ
デオ・フィールドに関連するものである。さらに、この
３本の走査線の全てが、図形表示の画像線と同期してい
なければならない。

【０００５】第３の問題は、インタレース解除したテレ
ビジョン画像の、グラフィックス画像に対する完全な同
期化の達成に関するものである。このような同期化に
は、グラフィックス・スクリーン上でのテレビジョン画
像の視覚映像化のために、それぞれが２フィールドから
なるテレビジョン・ビデオのフレームをそっくり記憶
し、これを使用しなければならない。

【０００６】第２の問題の諸態様を図２６に、第３の問
題の諸態様を図２７にさらに示す。図２６は、垂直線で
表される物体が水平方向に移動する時の、連続する２つ
のテレビジョン・フィールド内でのその物体の位置を示
す図である。第１フィールドは図２６（ａ）に示され、
それに連続する第２フィールドは図２６（ｂ）に示され
ている。この物体の画像が２つのフィールドの間で水平
方向にずれているので、図２６（ｃ）に示すように、両
方のテレビジョン・フィールドの全ての走査線を同時に
グラフィックス・スクリーンに表示する場合、この物体
の画像がぼける（blur:ブラー）。

【０００７】図２７は、図２６（ｃ）に示した同一の移
動する垂直の物体に関して、グラフィックス・スクリー
ンが入力テレビジョン・ビデオ信号と同期していない場
合を示す図である。その結果、（ａ）に示すような前の
フィールドを保持するフレーム・バッファ（ｂ）に示す
ような新しいフィールドが部分的に書き込まれた場合、
（ｃ）の如く移動物体の画像が分割（スプリット）され
る。すなわち図２７（ｃ）は、インタレース解除と画像
分割の合成結果を示す図である。図からわかるように、
この合成の結果、ノンインタレース式図形表示スクリー
ン上に表示されるテレビジョン画像がぼける。

【０００８】米国特許第４６９４３２５号（日本特開昭
６１−１３０９９８号）明細書は、テレビジョン受像機
と同期していないグラフィックス・クロック信号を有す
るホーム・コンピュータに、カラー・テレビジョン受像
機をインタフェースするためのインタフェース回路を開
示している。この回路には、カスケード式遅延段を有す
るデジタル遅延線が含まれる。しかし、この特許は、デ
コード済みの赤、緑および青の信号にのみ関係するので
あって、複合信号の受信とその後の表示には関係がな
い。

【０００９】米国特許第４３４４０７５号（日本特開昭
５７−７５０８３号）明細書は、ＮＴＳＣカラー・キャ
リア信号によってノンインタレース式表示装置上に表示
されるぎざぎざの縦エッジを除去するためのシステムを
開示している。この特許は、所与のノンインタレース式
テレビジョン・ラスタ走査線パターンの連続する各フィ
ールドの非表示部分のうちの選択された単一の走査線の
間だけ動作するタイミング制御回路を開示している（第
２欄、第４５〜６１行目）。

【００１０】米国特許第４６９８６７４号明細書は、テ
レビジョン・カメラまたはその他のデータ供給源から
の、順次デジタル化されたインタレース式データを、コ
ンピュータ・メモリに記憶すべくノンインタレース式デ
ータに変換するための、データ・コンバータを開示して
いる。この手法は、画像の２フィールドを１メモリに記
憶するというものである。明らかにこの特許は、テレビ
ジョン画像のフィールド群が、グラフィックス・スクリ
ーンのフレームと同期されている(gen-locked)ことを前
提としている。しかし、事実上全ての適用分野におい
て、これは当てはまらない。そうではなくて、通常、ノ
ンインタレース式グラフィックス・コントローラのタイ
ミングは、テレビジョン・ビデオ信号供給源から完全に
独立している。

【００１１】一般的に重要な参照文献としては、この他
に下記のものが含まれる。米国特許第３９７０７７６号
明細書は、２つの隣接するインタレース式フィールドか
らフレームが形成される、インタレース式フィールドを
有するテレビジョン信号の走査線数を変換するシステム
を開示している。米国特許第４４８４１８８号明細書
は、連続する走査線の間に追加のビデオ走査線を形成す
ることによってビデオ信号の解像度を向上させる、ビデ
オ信号発生回路を開示している。このシステムは、隣接
する走査線群のビデオ属性を組み合わせることによって
追加のビデオ走査線を形成する。米国特許第４４８０２
６７号明細書は、テレビジョン信号の連続する２つのフ
ィールドのそれぞれから、実質的に等しい振幅の情報を
得るための、フィールド補間法を開示している。この特
許は、走査線が３１３本のテレビジョン画面から６２５
本のテレビジョン画面への変換に関するものである。米
国特許第４６９４３４８号明細書は、テレビジョン受像
機の液晶表示パネル用の走査インタレース・コンバータ
を開示している。米国特許第４６６００７０号明細書
は、ビデオ画像データをビデオ・メモリに書き込むため
のビデオ表示プロセッサを開示している。このビデオ表
示プロセッサは、水平同期信号と垂直同期信号に従っ
て、メモリ・アドレス・データを発生する。米国特許第
４５１８９８４号明細書は、テキストとグラフィックス
を混合した（ビデオテキスト）表示を生成する際に、フ
リッカのない画像を得るためのビデオ・フレーム記憶装
置２２１を含む回路を開示している。

【００１２】しかし、前述の米国特許はいずれも、単独
でも組み合わせても、テレビジョン信号などのインタレ
ース式画像をノンインタレース式図形表示システムを用
いて表示する際に、画像品質の改善、モーション適応式
のインタレース解除、および同期化に関する前述の問題
の全てを満足な形で克服する方法または装置を教示して
いない。

【００１３】

【発明が解決しようとする課題】本発明の目的は、イン
タレース式画像信号をノンインタレース式図形表示スク
リーン上に表示するための方法と装置を提供することで
ある。

【００１４】本発明のもう１つの目的は、前記した画像
品質、モーション適応式のインタレース解除および同期
化の問題を満足な形で克服し、ノンインタレース式図形
表示スクリーン上に、２つのインタレース式フィールド
からなるテレビジョン・カラー画像フレームを表示する
ための方法と装置を提供することである。

【００１５】

【課題を解決するための手段】本発明は、インタレース
式画像を表す画像信号をノンインタレース式表示システ
ムで表示するための方法と装置を提供するものである。
このインタレース式画像は、別々に供給される複数の画
像フィールドを提供する複合カラー・テレビジョン信号
によって提供できる。本発明は、３つのフィールド・バ
ッファ、すなわち、完了したフレームの２つのフィール
ドを記憶するための２つのフィールド・バッファと、現
在のテレビジョン・フィールドを記憶するための第３の
フィールド・バッファを提供する。本発明の方法によれ
ば、（ａ）第１メモリに第１画像フィールドを記憶する
ステップと、（ｂ）第２メモリに第２画像フィールドを
記憶するステップと、（ｃ）第１メモリと第２メモリを
読み取るステップと、（ｄ）表示スクリーン上に第１画
像フィールドと第２画像フィールドを単一の画像フレー
ムとして同時に表示するステップと、（ｅ）前記読取り
ステップの実行中に、第３メモリに第３画像フィールド
を記憶するステップが開示される。１、２、３、４、
５．．．ｎ．．の番号を付けた画像フィールド群に対し
て、本発明のシステムは、１と２、２と３、３と４、４
と５、．．．（ｎ−１）とｎ、ｎと（ｎ＋１）で与えら
れる所定の順序に従って、１回に２つの画像フィールド
を読み取る。

【００１６】画像フレームが画像フィールドよりも長い
持続時間を有するように選択されている場合、本発明
は、画像フレームと画像フィールドの間の関係を検出
し、（ｎ−２）と（ｎ−１）、（ｎ−１）とｎ、（ｎ＋
１）と（ｎ＋２）で与えられる順序で画像フィールドが
表示されるように所定の表示順序を変更する。このよう
にして前記、同期化の問題が解消される。

【００１７】画像フレームが画像フィールドよりも短い
持続時間を有するように選択されている場合には、本発
明は、（ｎ−２）と（ｎ−１）、（ｎ−２）と（ｎ−
１）、（ｎ＋１）と（ｎ＋２）で与えられる順序で画像
フィールドが表示されるように所定の表示順序を変更す
る。

【００１８】本発明のフレーム・バッファは、３×３、
４×３または８×３構成のメモリ・ブロックを有し、各
メモリ・ブロックがテレビジョン・フィールドの一部分
を記憶する。このフレーム・バッファを読み取ると、た
とえば３×３の隣接画素群が、表示のため、または補間
などその後の表示前の処理のために、並列に供給され
る。このようにして、前記画像品質の改善及びモーショ
ン適応式インタレース解除の問題が解消される。

【００１９】

【実施例】図１、図２および図３は、本発明の３つの好
ましい実施例を示すブロック図である。図１の実施例に
は、奥行１６ビットのフレーム・バッファ１２に成分デ
ジタル・ビデオ信号を記憶するシステム１０が示されて
いる。システム１０はまた、補間回路を含み、前述の問
題のうちの２つ、すなわちモーション・アーティファク
ト（ブラー）の除去と、テレビジョン画像とグラフィッ
クス画像の完全な同期化の問題を解決する。図１の実施
例は、テレビジョン画像を記憶するのに本発明の他の実
施例よりも多くのメモリが必要ではあるが、量産ＨＤＴ
Ｖ標準（ＳＭＰＴＥ２４０Ｍ標準）などの成分ビデオ
表現を使用するシステムやＮＴＳＣよりも高品位である
Ｓ−ＶＨＳシステム向けの完全な解決策を提供する。色
／輝度アナログ成分入力を用いるＨＤＴＶまたはＳ−Ｖ
ＨＳなどのシステムには、テレビジョン・デコーダが不
要であることに留意されたい。この場合、テレビジョン
・デコーダは不要であるが、色成分と輝度成分をデジタ
ル化するのに追加のアナログ／デジタル・コンバータ
（ＡＤＣ）が必要である。

【００２０】次に図１の実施例について詳細に論ずる。
テレビジョン信号源からの入力アナログ複合ビデオ信号
が、ＡＤＣ１４に印加される。ＡＤＣ１４は、デジタル
複合ビデオ信号を供給する。ＡＤＣ１４の出力は、８ビ
ットの解像度であれば、十分な映像品質を提供すること
が判っている。デジタル複合ビデオ信号は、通常のテレ
ビジョン・デコーダ（ＴＶデコーダ）１６に印加され、
ＴＶデコーダ１６は、デジタル輝度（Ｙ）出力、デジタ
ル色（Ｃ）出力、テレビジョン垂直同期（ＴＶＶＳ）信
号、テレビジョン水平同期（ＴＶＨＳ）信号およびテレ
ビジョン・フィールド指示信号ＥＶＥＮＦＩＥＬＤを供
給する。

【００２１】ＥＶＥＮＦＩＥＬＤの発生を除き、ＡＤＣ
１４とＴＶデコーダ１６の機能を提供するのに適当な装
置は、Philips Corporationから装置部品番号TDA8708お
よびSAA9051として市販されている。これらの装置は、
「デジタル・ビデオ信号処理」（“Digital Video Sign
al Processing”Philips Components Manual No. 9398
063 30011）に説明がある。１２ビットと１６ビットの
両方の装置が入手可能であり、これらの他にも、「推奨
される標準及び製品のハンドブック」（“Handbook of
Recommended Standards and Procedures, Internationa
l Teleproduction Society”（１９８７年）、ｐ．６２
に記載のCCIR 601-1 recommendation for digital tele
vision encoding and transmissionに対応する装置が入
手可能であることに留意されたい。ＥＶＥＮＦＩＥＬＤ
信号の発生については、後で説明する。

【００２２】色信号と輝度信号は、それぞれ８ビットの
解像度で表され、フレーム・バッファ１２に供給されて
記憶される。信号ＴＶＶＳ、ＴＶＨＳおよびＥＶＥＮＦ
ＩＥＬＤは、フレーム・バッファ・コントローラ１８に
供給され、そこで以下に論ずるように使用される。

【００２３】フレーム・バッファ・コントローラ１８
は、行アドレス・ストローブ（ＲＡＳ）信号、列アドレ
ス・ストローブ（ＣＡＳ）信号、転送／出力イネーブル
（ＴＲ／ＱＥ）信号、フレーム・バッファ・アドレス
（ＦＢＡＤ）信号およびフレーム・バッファ書き込みイ
ネーブル（ＦＢＷＥ）信号を含めて、複数のビデオＲＡ
Ｍ（ＶＲＡＭ）制御信号を発生する。フレーム・バッフ
ァ・コントローラ１８のハードウェア・セットアップ・
データは、ホスト・コンピュータ・データ・バス（Ｄ
Ｂ）からロードされる。フレーム・バッファ制御信号
は、選択したＶＲＡＭの仕様書に記載されたようにして
発生され使用される。たとえば、適当な形式の装置の１
つが、東芝からTC24256１ＭビットＶＲＡＭとして市販
されている。フレーム・バッファ１２は、ＶＲＡＭ装置
からなることが好ましいが、ＶＲＡＭの使用は必須では
ない。通常のダイナミックＲＡＭ（ＤＲＡＭ）装置を使
用して同じ結果を得ることもできるが、その場合は、フ
レーム・バッファ１２の出力に必要なメモリ帯域幅を実
現するために、より多くのメモリ・チップが必要であ
る。

【００２４】コントローラ２０は、高解像度グラフィッ
クス画像（ＨＲＶＩＤＥＯ）信号を発生する。コント
ローラ２０はまた、高解像度垂直同期（ＨＲＶＳ）信号
や高解像度水平同期（ＨＲＨＳ）信号など、高解像度カ
ラー・モニタ２２用のタイミング機能を提供する。信号
ＨＲＶＳおよびＨＲＨＳは、フレーム・バッファ・コン
トローラ１８への入力としても使用される。コントロー
ラ２０は、ＶＲＡＭ群のシリアル・ポートからのデータ
をシフトするためのシリアル・クロックＳＣＬＫと、シ
リアライザ２４からのデータをシフトするための高解像
度ビデオ・クロックＨＲＶＣＬＫを発生する。ＨＲＶＣ
ＬＫは、高解像度カラー・モニタ２２の水平行上の画素
の総数に対応する。ＳＣＬＫは、ＨＲＶＣＬＫを３分す
ることによって得られる。高解像度カラー・モニタ２２
は、たとえば表示可能画素１０２４×１０２４個などの
画素解像度を有する。

【００２５】ＳＣＬＫが与えられるごとに、フレーム・
バッファ１２の出力が、シリアライザ２４に１６ビット
画素を９個、合計１４４ビットを提供する。この９つの
画素は、図２４に示したように、１４４ビットからなる
３×３個の近傍画素Ｂを表す。言い換えると、フレーム
・バッファ１２は、１回のシリアル・クロック時間に、
テレビジョン走査線３本×画素３個をサンプリングして
シリアライザ２４に供給する。ただし、高解像度カラー
・モニタ２２に最終的に表示されるのは１本だけであ
る。したがって、シリアライザ２４は、フレーム・バッ
ファ１２の並列出力を、順次画素データ・ストリームに
変換し、それが最終的に表示スクリーン上に画素ごとに
表示される。

【００２６】従来の方式では、シリアライザは、フレー
ム・バッファから並列に読み取ったデータのうち走査線
１本分だけをシリアルにシフトするのに用いられる。と
ころが、本発明によれば、３本分が並列にフレーム・バ
ッファ１２から読み取られる。したがって、各ＨＲＶＣ
ＬＫ期間中に、シリアライザ２４の出力は、図２５のＢ
の如く垂直に隣接する３個の画素（４８ビット）をシフ
トアウトして、走査制御装置２６に渡す。

【００２７】下記で詳しく述べる「３×３」ブロック・
メモリ構成の結果として、シリアライザ２４の出力にお
ける３本の走査線は、連続するビデオ・走査線である必
要はない。さらに、この走査線の順序は可変であり、そ
の走査線の位置するフレーム・バッファの特定のアドレ
スに依存している。走査制御装置２６は、以下で詳細に
説明するように、シリアライザ２４の出力を再配置し
て、補間回路２６ａの入力に必要な走査線順序の配列を
提供する。

【００２８】モーション修正処理を用いない場合は、走
査制御装置２６の出力を、補間することなく、カラー・
マトリクス２８に直接結合することができる。さらに、
この最も簡単な場合では、３本のテレビジョン走査線に
並列にアクセスする必要がない。ただし、３×３のフレ
ーム・バッファ構成は、入力テレビジョン画像と表示さ
れるグラフィックス画像の間で適正な同期化を達成する
ために使用される。

【００２９】図１に示したように、モーション検出及び
モーション修正の処理を使用する場合には、補間回路２
６ａを、図のように走査制御装置２６とカラー・マトリ
クス２８の間に設置する。適当な補間回路のアーキテク
チャ及び動作の説明は、レオナルド・フェルドマン（Le
onard Feldman）著の“Improved Definition Televisio
n”，Radioelectronics Magazine，１９８９年１月，
ｐ．４３などの文献に出ている。

【００３０】フェルドマンの記述したシステムは、２つ
の独立なビデオ・ソースを同一のスクリーン上に表示す
る必要がある時は使用できないことに留意されたい。こ
の補間回路では、２本が現テレビジョン・フィールドに
属し、１本が前のフィールドに属する、３本のテレビジ
ョン走査線に同時にアクセスすることが必要である。前
記のソースは、テレビジョン走査線速度が出力上で単純
に２倍される、すなわちビデオ出力がビデオ入力の直接
の関数であることを前提としている。この場合、現フィ
ールドは必ずシステムの入力上に存在し、前フィールド
は記憶されている。もう１本分の遅延を用いると、必要
な３本の走査線が、補間回路の入力で入手可能になる。
しかしながら、前述したように高解像度画像は通常、第
２の画像ソースからは絶対的に独立しており、現ビデオ
・フィールドはフレーム・バッファ出力と同期していな
い。本発明は、必要なデータを補間回路２６ａの入力に
常に供給することによって、この問題を克服する。

【００３１】前述したように、補間回路２６ａは、カラ
ー・マトリクス２８に入力信号を供給する。カラー・マ
トリクス２８は、CCIR 601などの適当な標準に従って、
８ビットの色信号と８ビットの輝度信号を、８ビットの
赤信号、８ビットの青信号および８ビットの緑信号に変
換する。これらの原色信号は、マルチプレクサ３０への
入力として働く。マルチプレクサ３０への第２の入力
は、コントローラ２０からの２４ビットの原色からなる
ＨＲＶＩＤＥＯ信号である。

【００３２】高解像度カラー・モニタ２２のスクリーン
上に、高解像度テレビジョン画像とＨＲＶＩＤＥＯ信
号のどちらを表示するかの選択は、コントローラ２０の
ＫＥＹ信号出力によって制御される。ＫＥＹ信号は、グ
ラフィック画素データの値のうちの１つをデコードする
か、またはグラフィックス・ウィンドウを介してテレビ
ジョン画像を表示するつもりの位置を識別する、いわゆ
る「ウィンドウ識別番号」をデコードすることによっ
て、画素ごとに供給される。後者の場合、グラフィック
ス画像の画素データが、「ウィンドウＩＤ」と称する特
別なフィールドを有する。前者の場合は、三原色の１つ
がスクリーン上に表示されない。その代わりに、ビデオ
画像のサンプルが、スクリーン上のその画素位置まで通
過する。たとえば、マルチプレクサ３０の使用により、
テレビジョン画像を、ＨＲＶＩＤＥＯ信号として供給
されるテキスト情報またはグラフィック情報と共に表示
することができる。

【００３３】マルチプレクサ３０の２４ビット出力は、
ＲＧＢデジタル／アナログ・コンバータ（ＤＡＣ）３２
に供給され、ＤＡＣ３２は、従来通り、高解像度カラー
・モニタ２２を駆動するためのＲ、Ｇ、Ｂアナログ信号
を供給する。

【００３４】図２の実施例には、図１のシステム１０に
類似したシステム１０ａが示されている。ただし、シス
テム１０ａは、デジタル複合信号を記憶し、その結果、
奥行８ビットのフレーム・バッファ１２を含む。さら
に、システム１０ａは、補間回路２６ａを含まない。そ
の結果、この実施例は、前述の同期化の問題だけを解決
する。システム１０ａは、図１のシステムとは異なっ
て、データ経路のフレーム・バッファ１２の後にＴＶデ
コーダ１６を備えていることに留意されたい。その結
果、図１のシステム１０では、サンプリング・クロック
速度（CCIR 601に従えば１３．５ＭＨｚ）で動作するＴ
Ｖデコーダ１６が必要であるのに対して、図２のシステ
ムでは、サンプリング・クロック速度よりもはるかに高
い高解像度ビデオ・クロック速度で動作するＴＶデコー
ダ１６が必要である。たとえば、高解像度ビデオ・クロ
ック速度は、解像度６４０×４８０の場合には２５ＭＨ
ｚであり、解像度１２８０×１０２４の場合には１１０
ＭＨｚである。適当な高周波ＴＶデコーダは、ＡＳＩＣ
（エイシック）技術を用いることによって作成できる。

【００３５】図３のシステム１０ｂは、前述の問題の全
てに対する完全な解決策を提供する。システム１０ｂに
は、デジタル複合信号を奥行８ビットのフレーム・バッ
ファ１２に記憶する図２に示したアーキテクチャに加え
て、複数のライン・メモリ３４と１つの補間回路２６ａ
が組み込まれている。図３の実施例は、デジタル複合Ｎ
ＴＳＣに基づくテレビジョン・スタジオ環境に特に有用
である。このような環境では、広く使用されているいわ
ゆるＤ２タイプのデジタル・テープ・レコーダから直接
出力されるデジタル複合ビデオ信号を処理する。前記の
レコーダは、カラー・バースト周波数より４倍高い周波
数すなわち１４．３２ＭＨｚでサンプリングされた、複
合アナログ・ビデオ信号の８ビット複合デジタル表現と
して、ビデオ信号を記憶する。デジタル複合ビデオ信号
が、後の編集またはリモート・ワークステーション間で
の画像交換のために、フレーム・バッファ１２に直接記
憶される場合、図３に示したＡＤＣ１４は不要である。

【００３６】図２および図３に示したように、テレビジ
ョン画像が、８ビット複合信号として記憶され、フレー
ム・バッファ１２の後でデコードされる場合には、ＴＶ
デコーダ１６は、走査制御装置２６とカラー・マトリク
ス２８の間に置かれ、テレビジョン同期信号ＴＶＶＳお
よびＴＶＨＳは、従来式の同期選択回路または同期セレ
クタ１８ａによって、アナログ複合信号から導出され
る。適当な装置が、複数のテレビジョン部品製造業者か
ら市販されている。

【００３７】図２のシステム１０ａで使用されるデコー
ド・プロセスでは、現フィールドのデータのうち走査線
２本分または３本分に並列にアクセスすることが必要で
ある。本発明は、どちらのデコード方式の使用も可能で
ある。たとえば、Ｓ．スズキ（Suzuki）他の論文“High
picture quality digital TV for NTSC and PAL syste
ms”，IEEE Transactions on Consumer Electronics，V
ol. CE-30，No. 3，１９８４年８月，ｐｐ．２１３〜２
１９に記載されているような、走査線３本のデコード方
式を使用する場合などである。この技法を使用すれば、
フレーム・バッファ１２に記憶されたテレビジョン・フ
ィールドから走査線が読み取られ、シリアライザ２４に
供給される。これらの走査線は、走査制御装置２６によ
って対応する順序に並べられ、ＴＶデコーダ１６の入力
に送られる。シリアライザ２４は、７２ビットの入力と
２４ビットの出力、すなわち図１の実施例に必要な信号
線の半分の信号線を有することに留意されたい。

【００３８】図３に示したより複雑な場合、すなわちモ
ーション修正方式とテレビジョン信号デコード方式の両
方を使用する場合には、現フィールドの走査線３本と前
フィールドの１本への同時アクセスを実現する必要があ
る。しかし、フレーム・バッファ１２は３×３のメモリ
構成であるため、走査線４本のビデオ情報に対する即時
アクセスを提供しない。このようなアクセスは、ＶＲＡ
Ｍの１次ポートの書込みサイクルと読取りサイクルをイ
ンタリーブし、書込みサイクルを使用してサンプリング
されたデータを記憶し、読取りサイクルを使用して連続
する３本の走査線中の９画素へのアクセスを提供し、そ
の後、将来の処理のために、結果をシリアライザに直接
供給することによって実現できる。しかしながら、この
手法には、複雑な読取りおよび書込みの制御を行うフレ
ーム・バッファ・コントローラ１８が必要であり、ＶＲ
ＡＭの２次ポートを使用することの利点を生かしていな
い。

【００３９】図３の好ましい実施例は、その代わりに、
下記のようにしてライン・メモリ３４を提供することに
よって、３本のビデオ走査線にアクセスするためのより
簡単な技法を使用する。

【００４０】次に、図２、図３および図４の３つの好ま
しい実施例の様々な様態について詳細に説明する。

【００４１】図４からわかるように、フレーム・バッフ
ァ１２は、９つのメモリ・ブロックまたはメモリ・モジ
ュールＭＭ００〜ＭＭ２２の３×３のマトリクスとして
構成されている。メモリ・モジュールＭＭ００、ＭＭ０
１、ＭＭ０２は、信号ＲＡＳ０によって制御され、ＭＭ
１０、ＭＭ１１、ＭＭ１２は、ＲＡＳ１によって制御さ
れ、ＭＭ２０、ＭＭ２１、ＭＭ２２は、ＲＡＳ２によっ
て制御される。ＭＭ００、ＭＭ０１、ＭＭ０２の１次ポ
ート・データ端子が接続されて、１６ビット幅（図１）
または８ビット幅（図２および図３）のデータ・バスＤ
Ｑ０を形成する。同様にして、ＭＭ１０、ＭＭ１１、Ｍ
Ｍ１２の１次データ端子が接続されて、データ・バスＤ
Ｑ１を形成し、ＭＭ２０、ＭＭ２１、ＭＭ２２の１次デ
ータ端子が接続されて、データ・バスＤＱ２を形成す
る。

【００４２】フレーム・バッファのメモリ・アドレス信
号ＦＢＡＤ、ＦＢＷＥおよびその他のメモリ制御信号
は、すべてのメモリ・モジュールに共通に接続されてい
るが、図を簡単にするために、図４には示されていな
い。

【００４３】メモリ・モジュールＭＭ００、ＭＭ０１、
ＭＭ０２のシリアル出力は、結合されて、シリアル出力
バスＳＯ０となっている。シリアル出力バスＳＯ１は、
ＭＭ１０、ＭＭ１１、ＭＭ１２のシリアル出力を表し、
シリアル出力バスＳＯ２は、ＭＭ２０、ＭＭ２１、ＭＭ
２２のシリアル出力を表す。

【００４４】個々のメモリ・モジュールの記憶容量は、
デジタル複合信号とデジタル成分信号のどちらを記憶す
るのかに応じて、また使用するテレビジョン標準に応じ
て、実施様態ごとに変わる。たとえば、図５を参照する
と、比較的低解像度であるデジタル複合ＮＴＳＣ信号を
記憶するには、メモリ・モジュールは、それぞれが６４
Ｋワード×４ビット、すなわち２５６×２５６ワード×
４ビットとして構成される、２５６Ｋビットのメモリ装
置を２個含めばよい。その結果、１メモリ・モジュール
は、８個の１次ポート・データ端子（ＤＱ）と８本のシ
リアル出力ピン（ＳＯ）と共通の制御信号とを有する、
２５６×２５６×８ビットのメモリ装置と見なされる。

【００４５】デジタル成分ＮＴＳＣ信号を記憶するのに
適したメモリ・ブロックを、図６に示す。６４Ｋ×４ビ
ットのメモリ装置が４個組み合わされて、１６ビット・
サンプル記憶装置を形成する。したがって、再び図４を
参照すると、データ・バスＤＱ０、ＤＱ１、ＤＱ２は、
８ビットのデジタル複合信号を使用する時は８ビットを
有し、成分１６ビット信号を使用する時には１６ビット
を有する。したがって、シリアル・データ・バス（ＳＯ
０〜ＳＯ２）は、メモリ装置のすべてのシリアル・デー
タ出力を並列に収容するために、２４本または７２本の
配線を有する。

【００４６】サンプリングされた入力テレビジョン走査
線は、図７に示した構成に従ってフレーム・バッファ１
２に記憶される。３個のテレビジョン・フィールドを記
憶するのに必要なフレーム・バッファ１２のメモリ空間
の総量が、図７にはメモリ・フィールドＡ、Ｂ、Ｃとし
て示されている。各メモリ・フィールドは、全メモリ装
置内に記憶され、各メモリ行（たとえば、ＭＭ００、Ｍ
Ｍ０１、ＭＭ０２）のメモリ空間の１／３を消費する。
フレーム・バッファ１２は、特定の順序でテレビジョン
走査線を記憶し、各メモリ・ブロックが３個のビデオ・
フィールドの記憶に関与することがわかる。したがっ
て、偶フィールドを最初に受け取ると仮定すると、最初
の入力フィールドの走査線０、２、４が、上、中、下の
メモリ・ブロックのメモリ行アドレス記憶位置０にロー
ドされる。続いて、最初の入力フィールドの走査線６、
８、１０が、同じ順序で、ただしメモリ行アドレス１を
使用して記憶される。入力走査線群は、最初の入力フィ
ールド全体が記憶されるまで、このようにして記憶され
る。ＮＴＳＣの１フィールドには約２４０本の活動走査
線があることを考慮すると、メモリ装置全体では２５６
行が使用可能であるが、１フィールドをそっくり各メモ
リ装置に記憶するにはメモリ８０行しか必要でない。最
初の入力フィールド（Ａ）を記憶するのに必要なフレー
ム・バッファ１２のメモリ空間の総量は、フィールドＡ
として示されるメモリ空間を消費する。この例では、フ
ィールドＡには、３つのメモリ・ブロックにまたがって
均等に分割された、２４０行の記憶域が必要である。

【００４７】第２の入力ビデオ・フィールドは、図７に
フィールドＢとして示すメモリ空間を消費する。この第
２フィールドは、８５に等しいアドレス・シフトまたは
オフセットでフレーム・バッファ１２内に記憶される
が、その順序は多少異なっており、メモリ装置の第３行
から始まる。

【００４８】第３の入力フィールドは、図７にフィール
ドＣとして示すメモリ空間を消費する。これは１７０に
等しいアドレス・オフセットで記憶されるが、この記憶
は、メモリ装置の第１行から始まる。

【００４９】本発明によれば、最初の２つの入力フィー
ルド（ＡとＢ）を完全に記憶した後に、これらを並列に
読み出して、最初の高解像度フレーム画像として表示す
る。入力テレビジョン走査線の分配の詳細とフレーム・
バッファの行アドレスを、図８に示す。メモリ・フィー
ルドＡは、３つのメモリ装置行の全てに記憶されてい
る。メモリ装置の第１行は、メモリ・フィールドＡの部
分Ａ１を記憶し、第２行はＡ２を記憶し、第３行はＡ３
を記憶する。メモリ・フィールドＢおよびＣも、同様に
分配される。図９のタイミング図からわかるように、６
つのテレビジョン・フィールドのサンプリングと記憶を
行った後に、このアドレッシング・シーケンスが繰り返
される。

【００５０】ＮＴＳＣは１フレームあたり約４８０本の
活動走査線または１フィールド当り約２４０本の活動走
査線を有することから、ＮＴＳＣの場合には２４０行の
記憶位置が必要であることに留意されたい。したがっ
て、２５６×２５６のメモリ構成の場合、各装置のメモ
リ８０行だけが使用され、次の２フィールドのために十
分な未使用の記憶空間が残されている。いわゆるフレー
ムの「オーバスキャン」のため、テレビジョン・フレー
ムのうち約１５％が、通常はＴＶ受像機に表示されない
ことにも留意されたい。したがって、テレビジョン・カ
メラは、テレビジョン・モニタに通常表示されるよりも
幅が広く、縦に長い画像を提供する。その結果、サンプ
リングする走査線の数を減らすことができる。さらに、
１フィールド当りサンプリングされる走査線の総数は、
高解像度カラー・モニタ２２上に表示される走査線数
の、すなわちグラフィックス・スクリーンへのテレビジ
ョン画像の所望のマッピングの関数である。

【００５１】主にヨーロッパで使用されている、１フレ
ーム当り５１２本以上の活動走査線を有するＰＡＬテレ
ビジョン標準の場合、全記憶域を利用することができ
る。これは、２５５本の走査線をサンプリングする場
合、活動走査線のうちの約１５％がスキップされること
を意味する。しかし、ＮＴＳＣの場合と同様に、通常は
画像の１５％が表示には不要であるので、このことは重
要でない。もちろん、ＰＡＬ画像の全走査線をサンプリ
ングして記憶する必要がある場合には、たとえば５１２
×５１２の構成など、より大きなメモリ装置を使用する
ことができる。

【００５２】現在、ＨＤＴＶフォーマットを定義するた
めの提案がいくつか出されている。最も簡単な手法は、
走査線数を２倍にするというものである。したがって、
この提案によれば、ＮＴＳＣの場合には、１フレーム当
り５２５本ではなく１０５０本の走査線があり、ＰＡＬ
の場合には、１フレーム当り１２５０本の走査線がある
ことになる。中間的な手法として、１フレーム当り１１
２５本の走査線があり、１０３５本の活動走査線がある
ものがある。これらすべての標準案で、５１２×５１２
構成を備えたメモリ装置を使用すれば、必要な走査線数
をサンプリングするのに十分である。１５３６画素まで
の水平解像度を有する表示装置は、完全なＨＤＴＶ解像
度を表示できないので、５１２×５１２として構成され
たメモリ装置を用いて、上述の３×３メモリ構成の手法
が応用できる。水平方向に２０４８画素を有する表示装
置などの超高解像度表示装置の場合に限って、フレーム
・バッファ１２内でＨＤＴＶ走査線を全てサンプリング
することが有利になると思われる。この場合、フレーム
・バッファ１２の１メモリ行は、４個のメモリ・モジュ
ールを含み、必要なメモリ装置の量が２５％増加する
が、これによって前述の３×３実施様態の代わりに４×
３のフレーム・バッファ１２の実施例が提供される。こ
の手法の場合にも、本発明の教示は完全に適用可能であ
り、これを修正して、シリアライザ２４から入手可能な
４画素のうち水平方向に隣接する３画素が同時に使用さ
れるようにする。この場合、１２画素が集められ、その
後４サイクルで処理されるが、この間に次の１２画素が
フレーム・バッファ１２から３サイクルで読み取られ
る。

【００５３】さらに別の実施例は、８×３のフレーム・
バッファ構成を使用するものである。これは、２０４８
×１５３６画素、６０Ｈｚノンインタレース式走査で、
対応する２６０ＭＨｚのビデオ画素クロックと十分なビ
デオ・リフレッシュ帯域幅を有するものなど、超高解像
度表示装置を実現するのに必要となるかもしれない。現
在のＶＲＡＭ技術には、シリアル・クロックが３５また
は４０ＭＨｚという制限があり、したがってフレーム・
バッファ１２のメモリ行に８個のメモリ装置が必要であ
る。この８×３のアーキテクチャも、本発明の教示と完
全に両立する。

【００５４】本発明の教示が、ＰＡＬ標準およびその他
の標準にも適用可能であることを了解した上で、議論を
簡単にするために、これ以降はＮＴＳＣの場合のみを扱
う。

【００５５】高解像度グラフィックス・フレームとテレ
ビジョン・フィールドは、通常は同じ持続時間または期
間を有していないので問題があることが理解されよう。
さらに、フレームの持続時間を指定する際の精度には、
有限の限界がある。さらに、高解像度フレームの持続時
間と精度は、高解像度表示装置の製造業者が指定し、シ
ステムの要件に従って変更することができるが、テレビ
ジョンの同期パラメータは、その装置を使用する地域で
有効なテレビジョン標準によって規定される。したがっ
て、図形表示装置と入力テレビジョン・ビデオ・フィー
ルドのタイミングの不一致が、高解像度グラフィックス
・スクリーン上に表示されるテレビジョン画像の品質に
悪影響を及ぼす。

【００５６】本発明は、高解像度ビデオ・フレームの期
間を、当該のテレビジョン標準で指定される最長のテレ
ビジョン・フィールド期間よりもわずかに長くなるか、
さもなければ最短のテレビジョン・フィールド期間より
もわずかに短くなるように選択することによって、タイ
ミングの不一致に関連する上記の問題を克服する。たと
えば、テレビジョン標準の要件が、フィールド周波数６
０Ｈｚ±１％である場合には、６０．６Ｈｚ超または５
９．４Ｈｚ未満になるように図形表示フレームの周波数
を選択する。

【００５７】本発明のこの様態を図９のタイミング図に
示す。これは、グラフィックス・フレームがテレビジョ
ン・フィールドよりも長い持続時間を有する場合であ
る。前述したように、高解像度グラフィックス・ビデオ
のリフレッシュ・プロセスには、記憶された２つのテレ
ビジョン・フィールドが必要であり、現在表示されてい
るフィールドのうちの１つは前のグラフィックス・フレ
ーム中に表示されたものである。

【００５８】図９の第１行は、サンプリング・プロセス
の始めから順に番号を付けた、テレビジョン・フィール
ドのタイム・シーケンスを示す。Ａ（ＷＲ）行は、メモ
リ・フィールドＡがサンプリングしたデータを記憶する
時点を示し、入力フィールド１、４、７等に対応する。
Ａ（ＲＤ）行は、フィールドＡが表示装置の出力にデー
タを供給する時点を示す。その次の４行は、フレーム・
バッファ１２のメモリ・フィールドＢおよびＣの入出力
シーケンスを示す。「高解像度フレーム」の行は、メモ
リ・フィールドＡ、Ｂ、Ｃから読み取られ、組み合わさ
れて高解像度カラー・モニタ２２によって表示される高
解像度フレームを形成する、テレビジョン・フィールド
対のシーケンスを示す。たとえば、最初の２つのテレビ
ジョン・フィールド１および２は、メモリ・フィールド
ＡおよびＢから読み取られ、高解像度カラー・モニタ２
２上に表示される最初の高解像度フレーム画像を提供す
る。次の２つのテレビジョン・フィールド２および３
は、メモリ・フィールドＢおよびＣから読み取られ、ス
クリーン上で組み合わされて第２の高解像度フレームに
なり、以下同様である。高解像度垂直同期パルスＨＲＶ
Ｓとテレビジョン垂直同期パルスＴＶＶＳも示されてい
る。テレビジョン垂直フィールド期間が、高解像度フレ
ーム期間よりもΔ（デルタ）だけ短いことがわかる。さ
らに、サンプリング期間Ａ（ＷＲ）およびＢ（ＷＲ）
が、それぞれ２つのＴＶＶＳパルスの間に位置し、読取
り期間Ａ（ＲＤ）およびＢ（ＲＤ）が、それぞれ２つの
ＨＲＶＳパルスの間に位置することがわかる。

【００５９】本発明の１様態によれば、フレーム・バッ
ファ１２のメモリ・フィールドを読み取るシーケンス
は、ＨＲＶＳとＴＶＶＳの間の位相差（デルタ）の関数
である。話を簡単にするために、このサンプリング・プ
ロセスは、信号ＨＲＶＳとＴＶＶＳの間の位相差デルタ
が実質的に０の時に始まるものとする。デルタは徐々に
増加し、その後再び実質的に０の値まで低下する。

【００６０】したがって、図９によれば、テレビジョン
・フィールド読取りシーケンスは、（１，２）、（２，
３）（３，４）、（４，５）であり、この間は次に表示
されるフィールドを現表示フィールドとして再使用し、
その後に（６、７）の対が続いている。読取りシーケン
スを変更する時点は、デルタ、すなわちＴＶＶＳとＨＲ
ＶＳの間の時間差の測定値に基づいて決定される。後で
示すように、デルタの値がテレビジョン・フィールド期
間に大体等しくなった時、メモリ・フィールド読取りシ
ーケンスが変更される。

【００６１】図９からわかるように、メモリ・フィール
ドのサンプリング・プロセスは、通常は以前にサンプリ
ングして記憶したフィールドのうちの１つを、そのフィ
ールドが完全にスクリーンに読み取られないうちに、新
しいフィールドで上書きする。Δ（デルタ）の値が大体
テレビジョン・フィールド期間に達した時（Δ５）、両
方の新しいフィールドが、フレーム・バッファ１２から
読み取られる。これは、時間上の「ジャンプ」をもたら
し、テレビジョン・フィールドがメモリ・フィールドに
記憶され終わるまでに、以前に記憶されたテレビジョン
・フィールド・データが完全に読み出されることを保証
する。デルタを測定する回路は、デルタの値が臨界にな
った時、ＩＮＣ信号を供給する。このＩＮＣ信号は、フ
レーム・バッファ読取り（またはビデオ・リフレッシ
ュ）アドレスの順序に割り込んで、フレーム・バッファ
１２のビデオ・リフレッシュ・アドレス・カウンタを増
分させる。図９からわかるように、デルタは、ＩＮＣ信
号を発生するまで（Δ４）、徐々に増加する。その後、
１つの新しいフィールドと１つの「古い」フィールド
（５と６）の代わりに、２つの新しいフィールド（６と
７）が、フレーム・バッファ１２から表示出力に読み出
される。デルタの値は増加し続けるが（Δ５）、最終的
には大体０まで低下し（Δ６）、その後再び増加を始め
る（Δ７、Δ８...）。デルタが再び臨界値に達した
時、次のＩＮＣ信号が発生し、フィールド対（１１、１
２）の代わりに（１２、１３）を表示させる。

【００６２】関連するフレーム・バッファ１２のフィー
ルドＡ、ＢまたはＣが、次の入力テレビジョン・フィー
ルドを記憶するのに必要なので、テレビジョン・フィー
ルドのうちの１つが完全に読み取ることができないと決
定される時点まで、上述の表示プロセスが繰り返され
る。したがって、図９の例によれば、テレビジョン・フ
ィールド４および５を読み取って表示した後に、両方と
も新しいフィールド６および７を読み取って表示し、そ
の後フィールド７と８、８と９、９と１０、１０と１１
を読み取って表示し、最後にやはり両方とも新しいフィ
ールド１２および１３を読み取って表示する。

【００６３】フレーム・バッファ・コントローラ１８
は、高解像度グラフィックス垂直同期パルスＨＲＶＳと
テレビジョン垂直同期パルスＴＶＶＳの間のデルタ
（Δ）を決定することによって、フィールド記憶域読取
りプロセスのフィールド順序の変更を実施する。このデ
ルタ（Δ）は、テレビジョン・フレームとグラフィック
ス・フレームの最小のオーバラップ時間以下になった
時、次のことを示す。すなわち、テレビジョン・フィー
ルド読取りシーケンスが、２つの新しいフィールドを得
るように変更されていない場合、現表示フィールドが、
次の高解像度グラフィックス・フレーム表示期間中に再
び表示されるならば、そのグラフィックス・フレーム表
示期間の終了する前に新しい入力テレビジョン・フィー
ルドを記憶するために、現表示フィールドが必要であ
る。関連するフィールドがこの期間中に再使用されるな
らば、望ましくないフリッカその他の表示異常が発生す
るはずである。

【００６４】グラフィックス・フレーム期間がテレビジ
ョン・フィールド期間よりも短い場合は、同じ基本手順
を使用するが、２つの新フィールドを表示する代わり
に、２つの前に表示されたフィールドが表示される。た
とえば、テレビジョン表示シーケンスは、フィールド１
と２、２と３、３と４、３と４、６と７である。その結
果、テレビジョン・フィールドの１つ（５）がスキップ
される。この手法は、フリッカのアーティファクトを引
き起こす恐れがある。しかし、テレビジョン・フィール
ド期間とグラフィックス・フレーム期間の間の差が十分
に小さく、たとえば１％である場合には、１００フレー
ム中の約１フレームがスキップされるに過ぎない。その
結果、フリッカの視覚的な影響は微小になる。

【００６５】前述の説明に戻ると、番号１、２、３、
４、５．．．ｎ．．の画像フィールドに関して、本発明
のシステムは、１と２、２と３、３と４、４と
５、．．．（ｎ−１）とｎ、ｎと（ｎ＋１）で与えられ
る所定のシーケンスに従って、１回に２つづつ画像フィ
ールドを読み取る。画像フレームが、画像フィールドよ
りも長い持続時間を有するように選択された場合には、
本発明は、画像フレームの持続時間と画像フィールドの
持続時間の関係を検出し、画像フィールドが（ｎ−２）
と（ｎ−１）、（ｎ−１）とｎ、（ｎ＋１）と（ｎ＋
２）で与えられるシーケンスで表示されるように所定の
表示シーケンスを変更する。画像フレームが、画像フィ
ールドよりも短い持続時間を有するように選択された場
合には、本発明は、画像フィールドが（ｎ−２）と（ｎ
−１）、（ｎ−２）と（ｎ−１）、（ｎ＋１）と（ｎ＋
２）で与えられるシーケンスで表示されるように、所定
のシーケンスを変更する。

【００６６】一方が偶、他方が奇の２つのフィールド
が、フレーム・バッファ１２の出力で利用可能であるこ
とに留意されたい。すなわち、利用可能なフィールドが
常に２つあって、「スプリット」アーティファクトなし
にインタレース式テレビジョン・フレームが高解像度の
ノンインタレース式モニタ上に表示できるようになる。

【００６７】デルタ（Δ）の計算を、図１０のタイミン
グ図でさらに詳しく示す。時間間隔ＲＤ１、ＲＤ２等
は、フレーム・バッファ１２からの読取りの期間に対応
し、時間間隔ＷＲ１、ＷＲ２等は、フレーム・バッファ
１２への書込みの期間に対応する。時間間隔ＲＤ１の間
に読取りプロセスが完了し、その後に、フレーム・バッ
ファ１２の対応する記憶位置が、時間間隔ＷＲ１の間に
新しいテレビジョン・フィールドによって更新される。
時間間隔ＲＤ２は、同一のメモリ・フィールドの読取り
と書込みを「安全」に行える最後の時間間隔である。と
いうのは、この読取りが、書込みの終了と同時に完了す
るからである。これに対応して、ＨＲＶＳパルス２の後
にＩＮＣ信号を発行して、ＨＲＶＳパルス３と４の間の
高解像度期間用のビデオ・リフレッシュ・アドレスが増
分されるようにする必要がある。デルタ（Δ）の値、す
なわちＴＶＶＳの発生とＨＲＶＳの発生の間の時間は、
デルタ＋ＴＨＲ ≧ ２ＴＴＶである時、警告信号
を供給する。ただし、ＴＨＲは高解像度フレーム期間で
あり、ＴＴＶはテレビジョン・フィールド期間である。

【００６８】安全マージンを提供するために、最も遅い
テレビジョン・フィールド周波数が６１Ｈｚであり、高
解像度フレーム周波数が５９Ｈｚであると仮定する。こ
のとき、ＴＴＶ＝１／６１＝１６３９３ナノ秒であり、ＴＨＲ＝１／５９＝１６９４９ナノ秒であるので、デルタ＝２ＴＴＶ − ＴＨＲ＝１５３８７ナノ秒である。

【００６９】デルタを測定するには、ＴＶＨＳ期間を利
用するのが便利である。ＮＴＳＣのＴＶＨＳ期間は、ＴＴＶ／２６２．５＝１６３９３／２６２．５＝６２．５ナノ秒に等しい。ただし、２６２．５は、１フィールド内のテ
レビジョン走査線の数である。したがって、ＴＶＶＳと
ＨＲＶＳの間のＴＶＨＳパルスの数が、（デルタ／６
２．５）＝２４６よりも大きくなった場合、ＩＮＣ
信号を発生する必要があることを示す。

【００７０】ＩＮＣ信号を発生した後にも、デルタは増
加を続けるが、デルタが２４６より小さくならないうち
は、ＩＮＣ信号は発生されない。

【００７１】次にフレーム・バッファ１２へのアクセス
を提供し、前述の問題を解決するための適当なデータ・
フローを提供するための制御回路について詳細に説明す
る。

【００７２】シリアライザ２４とフレーム・バッファ１
２の接続を、図１１に詳細に示す。シリアライザ２４
は、基本的に並列ロード能力を有するシフト・レジスタ
である、同一の３つの構成要素ＳＥＲ０、ＳＥＲ１およ
びＳＥＲ２を含む。これらのシフト・レジスタは、ビデ
オ・クロックＶＣＬＫをシフト・クロックとして使用す
る。このシフト・レジスタは、カウンタＣＮＴ２４ａの
出力が活動状態である間に、フレーム・バッファ１２か
らロードされる。カウンタＣＮＴ２４ａは、ＶＣＬＫを
３分し、シリアライザＳＥＲ０〜ＳＥＲ２の内部のレジ
スタをロードするための１ＶＣＬＫ期間と、そのデータ
をレジスタからシフトアウトするための２ＶＣＬＫ期間
をもたらす。レジスタ間にあるマルチプレクサが、対応
するレジスタの入力を、ロード中はフレーム・バッファ
のシリアル・データ出力ＳＯに切り替え、シフト中は前
のレジスタの出力に切り替える。カウンタＣＮＴ２４ａ
の出力は、フレーム・バッファ１２の２次ポートからデ
ータをシフトアウトするためのシリアル・クロックＳＣ
ＬＫとしても使用される。

【００７３】フレーム・バッファ・コントローラ１８を
図１２に示す。フレーム・バッファ・コントローラ１８
は、テレビジョン（ＴＶ）アドレス発生回路５０、ビデ
オ・リフレッシュ・アドレス発生回路５１、デルタ発生
回路５２、状態マシン５３、フレーム・バッファ・アド
レス・マルチプレクサ５４、および行アドレス・ストロ
ーブ・マルチプレクサ５５、５６、５７を含む。

【００７４】ＴＶアドレス発生回路５０は、フレーム・
バッファ書込みアドレスＷＲＡをフレーム・バッファ・
アドレス・マルチプレクサ５４に供給し、テレビジョン
・データのフレーム・バッファ１２へのサンプリング
（記憶）中にフレーム・バッファ書込み制御用の行アド
レス・ストローブＷＲＡＳ０、ＷＲＡＳ１、ＷＲＡＳ２
を発生する。図７および図８に関連して前述したよう
に、書込みアドレスのシーケンスは、偶フィールドと奇
フィールドのどちらをサンプリングするかによって変わ
り、６フィールドを書き込んだ後にこのシーケンスが繰
り返される。さらに、各テレビジョン走査線は、ＲＡＳ
ストローブの制御下でメモリ装置の１つの行に記憶され
る。ＴＶアドレス発生回路５０は、ＴＶデコーダ１６ま
たはＳＹＮＣセレクタ１８ａからＴＶＶＳ信号とＴＶＨ
Ｓ信号を受け入れ、フレーム・バッファ１２のメモリ装
置のどの行にサンプリングされたＴＶデータを記憶しな
ければならないかに応じて、状態マシン５３の発生する
信号ＲＡＳを、３つの出力ＷＲＡＳ０、ＷＲＡＳ１、Ｗ
ＲＡＳ２のうちの１つに切り替える。

【００７５】デルタ発生回路５２は、ＴＶＶＳとＨＲＶ
Ｓの間の時間をテレビジョン水平同期信号ＴＶＨＳの１
期間分の精度で測定することによって、ＩＮＣ信号を発
生する。デルタ発生回路５２はまた、タイミングを制御
するのにＨＲＨＳを使用する。デルタ発生回路５２のＩ
ＮＣ出力はまた、デルタの値がサンプリング・プロセス
を開始するのに十分なだけ小さいかどうかの指示とし
て、状態マシン５３にも入力される。

【００７６】状態マシンは、ホスト・プロセッサからサ
ンプリング・イネーブル・コマンドＳＡＭＰＬＥＥＮを
受け取る。ＳＡＭＰＬＥＥＮ信号が活動状態である時、
状態マシン５３は、読取りサイクルまたは書込みサイク
ルに必要なＲＡＳタイミングを発生する。このＲＡＳ信
号は、ＴＶアドレス発生回路５０内およびビデオ・リフ
レッシュ・アドレス発生回路５１内のカウンタを正しく
セットするために、各ＳＡＭＰＬＥＥＮ信号の後に発行
される。ＴＶＶＳは、状態マシン５３をイネーブルし
て、テレビジョン・フレームの先頭からサンプリングが
開始できるようにする。信号Ｒ／Ｗの極性は、読取りサ
イクルと書込みサイクルのどちらが実行中であるかを示
す。書込みサイクルは、各ＴＶＨＳ信号の後に始まり、
活動テレビジョン走査線の間継続する。読取りサイクル
は、ＨＲＨＳ信号に対応する。サンプリングされたテレ
ビジョン・データをフレーム・バッファ１２の１次ポー
トに書き込むプロセスは、サンプリングされた１本のテ
レビジョン走査線をフレーム・バッファ２次ポートに転
送させるために、少しの時間ＨＲＨＳに割込む。前記の
走査線は、ＳＣＬＫによって、フレーム・バッファから
シリアライザ２４にシフトアウトされる。

【００７７】ビデオ・リフレッシュ・アドレス発生回路
５１は、状態マシン５３によってリセットされた後、フ
レーム・バッファ１２の読取りアドレスＲＲＡ０、ＲＲ
Ａ１、ＲＲＡ２のシーケンスをフレーム・バッファ・ア
ドレス・マルチプレクサ５４に供給する。ビデオ・リフ
レッシュ・アドレス発生回路５１はまた、フレーム・バ
ッファ１２のビデオ・リフレッシュ期間の間活動状態で
ある３つの行アドレス・ストローブＲＲＡＳ０、ＲＲＡ
Ｓ１およびＲＲＡＳ２をも発生する。状態マシン５３か
らのＲＡＳ信号は、ビデオ・リフレッシュ・アドレス発
生回路５１が、ストローブＲＲＡ０〜ＲＲＡ２を発生す
るのを助ける。さらに、ビデオ・リフレッシュ・アドレ
ス発生回路５１は、走査制御装置２６にＳＣＡＮＣＮＴ
Ｒ信号を発行し、補間回路２６ａに補間動作制御信号Ｉ
ＯＰを発行する。この最後の２つの信号の機能について
は、後で説明する。

【００７８】行アドレス・ストローブ・マルチプレクサ
５５、５６、５７は、読取りサイクル中にはＴＶアドレ
ス発生回路５０からの行アドレス・ストローブをフレー
ム・バッファ１２に到達させ、書込みサイクル中にはビ
デオ・リフレッシュ・アドレス発生回路５１からの行ア
ドレス・ストローブをフレーム・バッファ１２に到達さ
せる。これらのマルチプレクサは、状態マシン５３から
のＲ／Ｗ信号によって制御される。

【００７９】フレーム・バッファ・アドレス・マルチプ
レクサ５４は、フレーム・バッファ１２のアドレス・バ
スＦＢＡＤを、書込みサイクル中にはＴＶアドレス発生
回路５０からのバスＷＲＡに接続し、読取りサイクル中
にはビデオ・リフレッシュ・アドレス発生回路５１から
のバスＲＲＡ０〜ＲＲＡ２に接続する。フレーム・バッ
ファ・アドレス・マルチプレクサ５４は、状態マシン５
３からのＲ／Ｗ信号によって制御される。この信号は、
たとえば、読取りサイクル中はローであり、それ以外は
ハイである。読取りサイクルの間、信号ＲＲＡＳ０、Ｒ
ＲＡＳ１、ＲＲＡＳ２が、それぞれ読取りアドレスＲＲ
Ａ０、ＲＲＡ１、ＲＲＡ２を、フレーム・バッファ・ア
ドレス・マルチプレクサ５４の出力に切り替えることに
留意されたい。したがって、書込みサイクルの間には、
フレーム・バッファ１２の全メモリ装置が、アドレスＷ
ＲＡによって共通にアドレスされるが、ＲＡＳ０、ＲＡ
Ｓ１、ＲＡＳ２の制御下で書込みのためイネーブルされ
るメモリ行は、ただ１つである。読取りサイクルの間に
は、３つの異なるアドレスＲＲＡ０、ＲＲＡ１、ＲＲＡ
２が、フレーム・バッファのアドレス・バスに印加さ
れ、これらのアドレスは、ＲＲＡＳ０〜ＲＲＡＳ２によ
って時間多重化される。したがって、メモリ装置の各行
が、それ自体の関連するアドレスを受け入れ、その後、
３本の異なる走査線がメモリ装置の２次ポートにロード
される。これらの走査線は、その後、並列にＳＣＬＫと
同期して読み取られる。

【００８０】議論を簡単にするために、メモリ装置の列
アドレス制御には触れないことに留意されたい。メモリ
装置の動作のこの様態は、従来通りであり、特定のＶＲ
ＡＭ装置の仕様に従って行われる。

【００８１】デルタ発生回路５２は、図１３のブロック
図と図１４のタイミング図に示されている。カウンタＣ
ＮＴは、ＴＶＶＳによってリセットされ、ＴＶＨＳをク
ロックとして使用する。ＨＲＶＳパルスで、カウンタＣ
ＮＴの出力がレジスタＲ１にロードされる。したがっ
て、レジスタＲ１に記憶された値は、テレビジョン走査
線期間内に示されるデルタの値を表す。この数は２５５
未満であるから、ＣＮＴとＲ１のためには８ビットの解
像度で十分である。

【００８２】ホスト・コンピュータが、システム・セッ
トアップの間に、デルタの臨界値をレジスタＲ２に記憶
する。前述したように、ＮＴＳＣの場合、このデルタの
臨界値は２４６に等しい。比較器ＣＭＰが、Ｒ１とＲ２
の出力を比較して、ゲートＡＮＤ１およびＡＮＤ２の制
御を行う。さらに、ゲートＡＮＤ１およびＡＮＤ２の他
の入力は、ＸＯＲの出力に接続されており、このＸＯＲ
は、図１４のタイミング図に従って、各ＨＲＶＳの間に
長さＨＲＨＳのパルスを供給する。

【００８３】Ｒ１＜Ｒ２の場合、ＸＯＲの出力は、ＡＮ
Ｄ２を通過して、フリップフロップＦＦ４をリセットす
る。Ｒ１＞Ｒ２の場合は、ＡＮＤ１の出力がＦＦ３を
“１”にセットして、ＩＮＣパルスを開始する。次に、
入力ＨＲＨＳがフリップフロップＦＦ４をセットし、フ
リップフロップＦＦ４がＡＮＤ２をオフに切り替える。
次のＨＲＨＳは、ＦＦ３をリセットし、したがってＩＮ
Ｃを終了させる。その間、ＦＦ４のＱ出力がＯＲゲート
を介してＤ入力にフィードバックされるので、ＦＦ４は
セットされたままである。その結果、デルタの値がレジ
スタＲ２に記憶された値よりも大きくなった時に、ＩＮ
Ｃを一回発生し、デルタ発生回路５２は、Ｒ１に記憶さ
れたデータがＲ２に記憶されたデータよりも小さくなっ
た後にのみ、再びＩＮＣを発生できる状態になる。

【００８４】ＴＶアドレス発生回路５０は、２つの主要
ブロックからなっている。図１５に示す第１ブロック
は、ストローブＷＲＡＳ０〜ＷＲＡＳ２を発生する。図
１６に示す第２ブロックは、アドレスＷＲＡを発生す
る。

【００８５】図１５のフリップフロップ（Ｆ／Ｆ）６
６、６７、６８は、ＴＶＶＳパルスによって、偶フィー
ルドの始めにはそれぞれ１、０、０の状態にセットさ
れ、奇フィールドの始めにはそれぞれ０、０、１の状態
にセットされる。ＴＶＨＳパルスは、新しいテレビジョ
ン走査線ごとに、フリップフロップ６６、６７、６８内
のデータをシフトする。状態マシン５３は、サンプリン
グがイネーブルされた後に、ＲＡＳストローブ信号をゲ
ート６９に印加する。

【００８６】偶フィールドの間、最初にサンプリングさ
れたテレビジョン走査線は、ＲＡＳ信号から形成された
ＷＲＡＳ０信号を伴う。その後、ＳＡＭＰＬＥＥＮが活
動状態になった後の最初のＴＶＨＳパルスで、フリップ
フロップ６６、６７、６８内のデータが状態０１０にシ
フトされ、ＲＡＳストローブからＷＲＡＳ１が形成され
る。次のＴＶＨＳパルスで、フリップフロップ・データ
が状態００１にシフトされ、これによってＲＡＳからＷ
ＲＡＳ２が発生される。フリップフロップ６８の出力が
フリップフロップ６６の入力に接続されているので、第
４の走査線がサンプリングされている間に、データ・パ
ターン１００がもう一度繰り返される。その結果、偶フ
ィールドの間に、最初にサンプリングされた走査線がメ
モリ装置の第１行に記憶され、次の走査線は第２行に記
憶され、以下、図８および図９の記載に従う。

【００８７】奇フィールドの間は、最初にサンプリング
されたテレビジョン走査線はＷＲＡＳ２信号を伴い、第
２の走査線はＷＲＡＳ０、第３の走査線はＷＲＡＳ１を
伴う。したがって、最初の走査線はメモリ装置の第３行
に記憶され、第２の走査線は第１行に、第３の走査線は
第２行に記憶される。

【００８８】偶フィールド・セレクタ６０は、ＴＶＶＳ
パルスとＴＨＶＳパルスの間の位相差を調べる。偶フィ
ールドの場合、位相差は０であり、偶フィールド・セレ
クタ６０の出力はハイである。奇フィールドの開始時に
は、位相差がテレビジョン走査線期間の半分に等しく、
偶フィールド・セレクタ６０の出力が０に切り替わる。
したがって、偶フィールドの間は、状態マシン５３から
のＲＥＳ信号がフリップフロップ６３をリセットし、フ
リップフロップ６３の出力は、ＴＶＶＳがゲート６５の
出力に現れてフリップフロップ６６をセットし、フリッ
プフロップ６８をリセットすることを許す。フリップフ
ロップ６７は、ＴＶＶＳが来れば必ずリセットされる。
奇フィールドの間は、フリップフロップ６３がセットさ
れ、ゲート６４の出力が、フリップフロップ６８をセッ
トし、フリップフロップ６６を０にリセットする。

【００８９】図１６の書込みアドレス発生回路は、デー
タ・バスＤＢに入力が接続された３個のデータ・レジス
タ７０、７１、７２を含む。ホスト・コンピュータは、
システム・セットアップの間に、これら３つのレジスタ
に、値０、８５、１７０を書き込む。カウンタ７６の状
態に応じて、マルチプレクサ７３は、レジスタ７０、７
１、７２のうちの１つをカウンタ７４の入力に接続す
る。カウンタ７４には、ＴＶＶＳパルスによってマルチ
プレクサ７３の出力がロードされ、奇フィールドの間は
信号ＷＲＡＳ１により、偶フィールドの間は信号ＷＲＡ
Ｓ２によって増分される。カウンタ７４のカウント制御
は、論理回路７５によって図示の方式で行われる。カウ
ンタ７６は、ＴＶＶＳ信号によってクロックされ、テレ
ビジョン垂直同期周波数を３分する。ゲート群７７は、
ＲＥＳパルスがカウンタ７６をセットするかリセットす
るかを制御する。カウンタ７６は、サンプリング・プロ
セスが偶フィールドから始まる場合にはリセットされ、
奇フィールドから始まる場合にはセットされる。その結
果、サンプリング・プロセスは、最初にサンプリングす
るフィールドが偶フィールドである場合にはアドレス０
から始まり、最初にサンプリングするフィールドが奇フ
ィールドである場合には８５に等しいアドレスから始ま
る。

【００９０】ゲート７８の出力は、フリップフロップ７
９をもセットし、これによってゲート７８をディスエー
ブルして、このサンプリングの間にカウンタ７６のセッ
トとリセットが１回だけ行われることを保証する。フリ
ップフロップ７９は、ＳＡＭＰＬＥＥＮ信号が非活動状
態の間にリセットされる。

【００９１】図１６の回路によれば、最初にサンプリン
グされるＴＶフィールドが偶フィールドである場合に
は、サンプリング・プロセスの始めに、カウンタ７６
が、カウンタ７４にアドレス０をロードさせる。図１５
の部分からＷＲＡＳ０、ＷＲＡＳ１、ＷＲＡＳ２が発生
された後に、カウンタ７４が増分されて、フレーム・バ
ッファ１２に、次の３本のテレビジョン走査線用のアド
レス１を供給する。次のフィールド（この例では奇フィ
ールド）の最初の走査線のサンプリングの間に、カウン
タ７６が増分されて、レジスタ７１に記憶された値８５
が、カウンタ７４にロードできるようになる。そこで、
ＷＲＡＳ２が、サンプリングされたデータをフレーム・
バッファ１２のメモリ装置の第３行の行アドレス８５に
ロードする。次の２本の走査線も、ＷＲＡＳ０信号によ
って第１メモリ行ＭＭ００〜ＭＭ０２の、またＷＲＡＳ
２信号によって第２メモリ行ＭＭ１０〜ＭＭ１２の、行
アドレス８５にサンプリングされる。ＷＲＡＳ１信号
は、カウンタ７４をアドレス８６に増分し、この奇フィ
ールドが完全にサンプリングされるまで、この処理が、
同様にして繰り返される。次のフィールド（偶フィール
ド）がサンプリングされる時、カウンタ７６が再び増分
されて、レジスタ７２に記憶された数１７０をカウンタ
にロードさせる。その結果、書込みアドレスのシーケン
スは、図８に示したシーケンスに対応する。

【００９２】ビデオ・リフレッシュ・アドレス発生回路
５１を図１７に示す。読取りサイクルの間、状態マシン
５３がＲＡＳ信号を供給する。このＲＡＳ信号は、フリ
ップフロップ８１および８２によって遅延されて、図１
８のタイミング図に示す３つの行アドレス・ストローブ
ＲＲＡＳ０、ＲＲＡＳ１、ＲＲＡＳ２を供給する。図１
２に示すように、フレーム・バッファ１２の読取り（ビ
デオ・リフレッシュ）動作の間、各ストローブは、それ
ぞれ関連する行アドレス・ストローブ・マルチプレクサ
５５、５６または５７を介して、フレーム・バッファ１
２のメモリ装置に接続され、各ＲＲＡＳ信号の立下り
で、対応するアドレスＲＲＡ０、ＲＲＡ１またはＲＲＡ
２がイネーブルされて、フレーム・バッファ・アドレス
・マルチプレクサ５４を介してフレーム・バッファ１２
に送られる。その結果、個々のメモリ行が、それぞれビ
デオ・リフレッシュ・アドレスを受け取る。

【００９３】ビデオ・リフレッシュ・アドレスは、３つ
のＲＡＭメモリ装置ＲＡＭ０８３、ＲＡＭ１８４、
ＲＡＭ２８５によって発生される。ＲＡＭ０８３
は、メモリ・チップの上側の行のアドレス・シーケンス
を供給し、ＲＡＭ１８４は中央の行、ＲＡＭ２８５
は下側の行のアドレスを供給する。ＲＡＭ８３〜８５
は、その上位ビットがカウンタＣＮＴ１８８から供給
される、共通アドレス・バスを有する。ＣＮＴ１８８
は、サンプリングの始めにＲＥＳ信号によって０にリセ
ットされた後にカウントを開始し、その後、６を法とす
るカウントを行う。ＲＡＭ８３〜８５のアドレスの下位
ビットは、カウンタＣＮＴ２８７から供給される高解
像度表示走査線番号に対応する。ＣＮＴ２８７は、Ｈ
ＲＶＳ信号によってリセットされ、その後、ＨＲＨＳ信
号をクロックとして用いて、高解像度走査線の数をカウ
ントする。

【００９４】図１の場合、すなわちフレーム・バッファ
１２の出力側にＴＶデコーダがない場合に、ＲＡＭ８３
〜８５に記憶されるアドレスのシーケンスを図２１に示
す。図２１は、書込みアドレスの分配を示す図８と関連
させると最もよく理解できる。図８に従って、フィール
ド０と１がサンプリング済みであり、フィールド２が現
在サンプリング中であると仮定する。フィールド０と１
は、フレーム・バッファ１２から読み取られると、この
２フィールドの組合せであるノンインタレース式フレー
ムを形成する。奇フィールドが最後にサンプリングされ
たフィールドであり、したがって、これが補間方式にお
いて現フィールドと見なされることに留意されたい。す
なわち、奇走査線がスクリーン上に表示される時は、こ
の走査線は、フレームバッファ１２から補間回路２６ａ
の入力に直接与えられ、偶走査線が表示される時は、こ
の走査線は、その上下の２本の奇走査線と共にフレーム
・バッファ１２から読み取られる。その結果、この３本
の走査線が全て、補間回路２６ａの入力に提示される。
補間回路２６ａは、そのうちの２個が「現」奇走査線に
属し、１個が「前の」偶走査線に属する（図２５の１、
３と２に相当）、３個の隣接して垂直に位置する画素
（図２５のＢに相当）を比較する。この比較の結果に基
づいて、補間回路２６ａは、前画素と３つの画素全部の
平均値のどちらをスクリーンに送るかを決定する。別の
実施例では、画素値の他の任意の組合せが使用できるこ
とに留意されたい。すなわち、平均値の代わりに、２つ
の現画素の補間値をスクリーンに送ることができる。い
ずれの場合も、補間には３本の走査線が必要である。補
間回路２６ａに、その走査線を出力に渡すよう、あるい
はそれを補間するよう指令するために、ＳＣＡＮＲＡＭ
８６を使用する。ＳＣＡＮＲＡＭ８６は、「補間動作」
ビットＩＯＰを供給する。ＩＯＰが０に等しい場合は補
間を行わず、ＩＯＰが１に等しい場合は補間を行う。

【００９５】図２１の第１欄は、表示する走査線の番号
を示している。走査線１を表示する場合は、フィールド
・バッファＢ３のアドレス８５からこの走査線を読み取
る。走査線２を表示する場合は、フレーム・バッファ１
２の、メモリ・フィールドＢ３の記憶位置８５、メモリ
・フィールドＡ２の記憶位置０およびメモリ・フィール
ドＢ１の記憶位置８５から、３本の走査線を読み取る。
ＩＯＰフィールドは、画素値を補間するか、それともこ
れらを直接表示スクリーンに送るかを補間回路２６ａに
指示する。このアドレスのシーケンスは、図７の情報か
ら容易に計算される。次に、フィールド１と２が、フレ
ーム・バッファ１２から読み取られる。このアドレス・
シーケンスは、図７のフィールド１と２の書込みアドレ
スから導き出すことができる。同様にして、フィールド
対として可能な全ての組合せに対する他のアドレス・シ
ーケンスを導き出す。フレーム・バッファ１２からフィ
ールド対（０、１）、（１、２）、（２、３）、（３、
４）、（４、５）および（５、６）を読み取るための、
６つの異なるシーケンスがある。フィールド（６、７）
は、フィールド（０、１）と同じ方式で読み取られ、フ
ィールド（７、８）は、フィールド（１、２）と同様に
して読み取られ、以下同様である。図１７のＣＮＴ１
８８は、次に読み取るフィールド対を選択するための値
を供給する。

【００９６】フィールド対１と２を読み取った後にＩＮ
Ｃ信号が発生される場合、ビデオ・リフレッシュ・アド
レス発生回路５１は、フィールド対２と３の読取りをス
キップして、その代わりにフィールド対３と４を読み取
るように動作する。したがって、ＩＮＣ信号は、ＣＮＴ
１８８を増分させて、次のアドレス・シーケンスで、
フィールド対（２、３）の代わりに（３、４）を読み取
らせる。

【００９７】補間回路２６ａの入力に与えられる走査線
の順序が首尾一貫していなければならないことが理解で
きよう。たとえば、連続する３本の走査線１、２、３
は、「上」、「中」、「下」の走査線であると見なせ
る。したがって、すべての「上」走査線は、補間回路２
６ａの同じ入力に印加されなければならない。すなわ
ち、補間回路２６ａが３本の入力バスを有する場合に
は、あるバスが必ず「上」走査線を受け取り、別のバス
が必ず「中」走査線を受け取り、もう１本の入力バスが
必ず「下」走査線を受け取らなければならない。しか
し、補間回路２６ａの入力バスが、シリアライザ２４の
シリアル出力に直接接続され、このシリアライザ２４
が、フレーム・バッファ１２のメモリ装置の上、中、下
の行のシリアル出力に接続されている場合には、シリア
ライザ２４の入力に現れる走査線の順序は、図２１の
「走査線の順序」の欄に示した形に変わる。

【００９８】本発明の１様態によれば、走査線の順序
が、図１９に示す走査制御装置２６によって補正され
る。シリアライザ２４（図１１）からのシリアル・ビデ
オ・データ・バスＳＤ０、ＳＤ１、ＳＤ２は、図１７の
ＳＣＡＮＲＡＭ８６の出力からの６ビットの入力ＳＣＡ
ＮＣＮＴＲによって制御される、３個のマルチプレクサ
ＭＵＸ０９０、ＭＵＸ１９１、ＭＵＸ２９２に結
合されている。ＳＣＡＮＲＡＭ８６が出力するＳＣＡＮ
ＣＮＴＲコードも図２１に示されている。ＳＣＡＮＣＮ
ＴＲのコードを使用して、ＭＵＸ０９０の上走査線
（ＴＬ）出力が補間回路２６ａに上走査線を供給し、Ｍ
ＵＸ１９１の中走査線（ＭＬ）出力が常に中走査線を
供給し、ＭＵＸ２９２の下走査線（ＢＬ）出力が常に
下走査線を供給する。

【００９９】図２の場合、すなわちＴＶデコーダ１６が
走査制御装置２６の後にある場合は、別の走査線シーケ
ンス・コードが、図１７のＲＡＭ８３〜８５にロードさ
れる。ＴＶデコーダ１６は、輝度信号と色信号（Ｙ、
Ｃ）を復元するために、同一のフィールドから３本の走
査線を受け取ることが好ましい。図２２に示す表は、こ
のプロセスを示すものである。この表は、いくつかの点
で図２１の表に類似しており、走査線２を表示するため
に、走査線０、２、４がフレーム・バッファから読み取
られることを示している。フィールド・バッファ、行ア
ドレスおよび走査線順序の必要なシーケンスも、図２２
に示されている。

【０１００】図３の場合、すなわち補間回路２６ａとＴ
Ｖデコーダ１６の両方を備える場合には、補間回路２６
ａはやはり２つのフィールドから３本の走査線を受け取
るが、ＴＶデコーダ１６がやはり同じフィールドから３
本つの走査線を受け取り、合計４本の走査線が受け取ら
れる。フレーム・バッファ１２からは３本しか走査線が
読み取られないのに、３本より多い走査線を並列に供給
するために、ＴＶデコーダ１６が走査線群をデコードし
た後に、ライン・メモリ３４を使用して、必要な走査線
を補間回路２６ａに供給する。

【０１０１】図２０は、ライン・メモリ３４を詳細に示
す図である。ライン・メモリ３４は、それぞれ１本のＴ
Ｖ走査線を記憶する、３個のライン・メモリ（ＬＭ１
３４ａ、ＬＭ２３４ｂ、ＬＭ３３４ｃ）からなって
いる。ＴＶデコーダ１６からのデータは、３個のライン
・メモリを介して順次シフトされる。ライン・メモリの
出力は、図２３の表に示すように、必要なテレビジョン
走査線のシーケンスを補間回路２６ａに供給する。走査
線１、３、５が、フレーム・バッファ１２からＴＶデコ
ーダ１６に読み取られ、ＴＶデコーダ１６は、走査線３
を抽出して、ライン・メモリＬＭ３３４ｃに送る。次
に、走査線２、４、６がフレーム・バッファ１２から読
み取られ、走査線４がＴＶデコーダ１６によってデコー
ドされ、ＬＭ３３４ｃに記憶され、その間に走査線３
がＬＭ２３４ｂにシフトされる。次のサイクルで、走
査線３、５、７がフレーム・バッファ１２から読み取ら
れ、走査線５がＴＶデコーダ１６によってデコードさ
れ、ＬＭ３３４ｃに記憶され、その間に走査線４がＬ
Ｍ２３４ｂにシフトされ、走査線３がＬＭ１３４ａ
にシフトされる。したがって、ＬＭ３、ＬＭ２、ＬＭ１
の出力は、補間回路２６ａに正しい走査線シーケンスを
供給する。

【０１０２】

【発明の効果】本発明によって、画像品質の改善、モー
ション適応式インタレース解除及び同期化の問題を克服
し、インタレース式画像信号をノンインタレース式表示
スクリーン上に表示できる方法と装置が提供された。

【図面の簡単な説明】

【図１】フレーム・バッファの前で直列な位置にあるテ
レビジョン・デコーダと、フレーム・バッファの後の位
置にある補間回路を有する、本発明の１実施例を示すブ
ロック図である。

【図２】フレーム・バッファの後で直列な位置にあるテ
レビジョン・デコーダを有する、本発明のもう１つの実
施例を示すブロック図である。

【図３】フレーム・バッファの後で直列な位置にあるテ
レビジョン・デコーダと補間回路を有する、本発明のも
う１つの実施例を示すブロック図である。

【図４】好ましい３×３メモリ・ブロック構成のフレー
ム・バッファを示す図である。

【図５】フレーム・バッファのメモリ・ブロックの１実
施例をより詳細に示す図である。

【図６】フレーム・バッファのメモリ・ブロックのもう
１つの実施例をより詳細に示す図である。

【図７】フレーム・バッファのビデオ走査線記憶の好ま
しい順序を示す図である。

【図８】図７の記憶順序をより詳細に示す図である。

【図９】連続して表示される複数の高解像度フレームに
対する本発明の表示システムの動作を示す、タイミング
図である。

【図１０】増分（ＩＮＣ）信号と、高解像度垂直同期信
号及びテレビジョン垂直同期信号の関係を詳細に示す、
タイミング図である。

【図１１】図１、図２および図３のシリアライザ・ブロ
ックを詳細に示すブロック図である。

【図１２】図１、図２および図３のフレーム・バッファ
制御ブロックを詳細に示すブロック図である。

【図１３】図１２のデルタ・タイミング発生ブロックを
詳細に示すブロック図である。

【図１４】図１３のデルタ・タイミング発生ブロックの
動作を示すタイミング図である。

【図１５】図１２のテレビジョン・アドレス発生ブロッ
クの１部分を詳細に示すブロック図である。

【図１６】図１２のテレビジョン・アドレス発生ブロッ
クのもう１つの部分を詳細に示すブロック図である。

【図１７】図１２のビデオ・リフレッシュ・アドレス発
生ブロックを詳細に示すブロック図である。

【図１８】図１７のビデオ・リフレッシュ・アドレス発
生ブロックの動作を示すタイミング図である。

【図１９】図１、図２および図３の走査制御ブロックを
詳細に示すブロック図である。

【図２０】図３のライン・メモリの構成を詳細に示すブ
ロック図である。

【図２１】本発明の第１の実施例の場合の、表示のため
のフレーム・バッファからの走査線シーケンス読取り動
作の様々な態様を示す表である。

【図２２】本発明の第２の実施例の場合の、表示のため
のフレーム・バッファからの走査線シーケンス読取り動
作の様々な態様を示す表である。

【図２３】本発明の第３の実施例の場合の、表示のため
のフレーム・バッファからの走査線シーケンス読取り動
作の様々な態様を示す表である。

【図２４】連続する３本の走査線から選択された、隣接
する画像画素群に作用する、従来方式のデジタル・フィ
ルタリング方式またはデコード方式を示す図である。

【図２５】モーション適応式インタレース解除技法を示
す図である。

【図２６】従来技術のシステムで水平方向に移動してい
る垂直の直線状の物体を表示する際の、インタレース解
除の影響を示す図である。

【図２７】従来技術のシステムで水平方向に移動してい
る垂直の直線状の物体を表示する際の、分割画面を伴う
インタレース解除の影響を示す図である。

【符号の説明】

１２フレーム・バッファ１４アナログ／デジタル・コンバータ（ＡＤＣ）１６テレビジョン（ＴＶ）デコーダ１８フレーム・バッファ・コントローラ１８ａＳＹＮＣセレクタ（同期選択回路）２０コントローラ２２高解像度カラー・モニタ２４シリアライザ２４ａカウンタＣＮＴ２６走査制御装置２６ａ補間回路２８カラー・マトリクス３２デジタル／アナログ・コンバータ（ＤＡＣ）３４ライン・メモリ５０テレビジョン（ＴＶ）・アドレス発生回路５１ビデオ・リフレッシュ・アドレス発生回路５２デルタ発生回路５３状態マシン５４フレーム・バッファ・アドレス・マルチプレク
サ５５行アドレス・ストローブ・マルチプレクサ５６行アドレス・ストローブ・マルチプレクサ５７行アドレス・ストローブ・マルチプレクサ６０偶フィールド・セレクタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｎ 5/262

Claims

【特許請求の範囲】

【請求項１】順次供給される複数の画像フィールドから
なるインタレース式画像を表す信号をノンインタレース
式画像表示手段に結合して、表示フレームの持続時間中
に表示するための装置であって、デジタル形式で前記画
像フィールドを供給する手段と、入力が前記供給手段に
結合され、出力が前記画像表示手段に結合された、少な
くとも３つの前記画像フィールドを記憶するのに十分な
数の記憶位置を備えたバッファ・メモリ手段と、前記画
像表示手段で表示するため、前記バッファ・メモリ手段
から以前に記憶された２つの前記画像フィールドを読み
出すとともに、前記画像フィールド供給手段から現在供
給中の１つの画像フィールドを前記バッファ・メモリ手
段に書き込む手段とを備える画像表示装置。
【請求項２】前記バッファ・メモリ手段が、それぞれが
３つの画像フィールドのうちの１つの一部分を記憶す
る、複数のメモリ・ブロックとして構成されることを特
徴とする、請求項１に記載の画像表示装置。
【請求項３】前記バッファ・メモリ手段が、それぞれが
３つの画像フィールドのうちの１つの一部分を記憶す
る、３×３構成の９個のメモリ・ブロックとして構成さ
れ、各画像フィールドが複数の画像走査線からなり、記
憶された画像フィールドのうちの１つがインタレース式
画像の偶数番号の走査線からなり、記憶された画像フィ
ールドのうちの１つがインタレース式画像の奇数番号の
走査線からなることを特徴とする、請求項１に記載の画
像表示装置。
【請求項４】１、２、３、４、５．．．ｎ．．の番号を
付けた連続して供給される画像フィールドに関して、前
記読出し手段が、１と２、２と３、３と４、４と
５、．．．（ｎ−１）とｎ、ｎと（ｎ＋１）で与えられ
る所定の順序に従って、１回に２つの画像フィールドを
読み出すことを特徴とする、請求項１に記載の画像表示
装置。
【請求項５】前記の各画像フィールドがそれに関連する
第１の持続時間を有し、前記表示フレームがそれに関連
する第２の持続時間を有し、前記読出し手段が、前記第
１持続時間と前記第２持続時間の差に応答して周期的に
所定の順序を変更することを特徴とする、請求項４に記
載の画像表示装置。
【請求項６】前記第１持続時間が、前記第２持続時間と
異なり、これと同期していないことを特徴とする、請求
項５に記載の画像表示装置。
【請求項７】前記表示フレームが画像フィールドの最長
持続時間よりも長い持続時間を有し、前記所定の順序
が、前記画像フィールドが（ｎ−２）と（ｎ−１）、
（ｎ−１）とｎ、（ｎ＋１）と（ｎ＋２）で与えられる
順序で表示されるように変更されることを特徴とする、
請求項６に記載の画像表示装置。
【請求項８】前記表示フレームが画像フィールドの最短
持続時間よりも短い持続時間を有し、前記所定の順序
が、前記画像フィールドが（ｎ−２）と（ｎ−１）、
（ｎ−２）と（ｎ−１）、（ｎ＋１）と（ｎ＋２）で与
えられる順序で表示されるように変更されることを特徴
とする、請求項６に記載の画像表示装置。
【請求項９】前記画像を表す信号が複合カラー・テレビ
ジョン信号を含み、前記装置がさらに、前記画像フィー
ルド供給手段と前記バッファ・メモリ手段の間に直列に
結合された、前記デジタル信号を輝度を表すデジタル信
号と色成分を表すデジタル信号と、テレビジョン垂直同
期信号を表す信号とにデコードするデコード手段を含む
ことを特徴とする、請求項１に記載の画像表示装置。
【請求項１０】前記画像を表す信号が複合カラー・テレ
ビジョン信号を含み、前記装置がさらに、前記バッファ
・メモリ手段と前記ノンインタレース式表示手段の間に
直列に結合された、前記デジタル信号を輝度を表すデジ
タル信号と色成分を表すデジタル信号とテレビジョン垂
直同期信号を表す信号とにデコードするデコード手段を
含むことを特徴とする、請求項１に記載の画像表示装
置。
【請求項１１】前記画像を表す信号が複合カラー・テレ
ビジョン信号を含み、前記装置がさらに、前記デジタル
信号供給手段と前記ノンインタレース式表示手段の間に
直列に結合された、前記デジタル信号をデコードすると
ともに少なくとも第１垂直同期信号を抽出する手段を含
み、前記読出し手段が、前記第１垂直同期信号と前記ノ
ンインタレース式表示手段に関連する第２垂直同期信号
との間の時間差を検出するように、前記第１垂直同期信
号と前記第２垂直同期信号に結合されていることを特徴
とする、請求項６に記載の画像表示装置。
【請求項１２】次の画像フィールドを記憶するために関
連するバッファ・メモリ手段の記憶位置が必要になる前
に、ある画像フィールドを読み出すには時間が不足して
いることを示す所定の時間差が、前記第１垂直同期信号
の発生と前記第２垂直同期信号の発生との間に検出され
た時に、前記読出し手段が前記所定の順序を変更するこ
とを特徴とする、請求項１１に記載の画像表示装置。
【請求項１３】別々に供給される複数の画像フィールド
からなるインタレース式画像を表す画像信号をノンイン
タレース式表示手段で表示する方法であって、第１バッ
ファ手段に第１画像フィールドを記憶するステップと、
第２バッファ手段に第２画像フィールドを記憶するステ
ップと、前記第１バッファ手段と前記第２バッファ手段
を読み取るステップと、前記第１画像フィールドと前記
第２画像フィールドを、単一の画像フレームとして表示
手段で表示するステップと、前記読取りステップの実行
中に、第３バッファ手段に第３画像フィールドを記憶す
るステップとを含む画像表示方法。
【請求項１４】１、２、３、４、５．．．ｎ．．の番号
を付けた画像フィールドに関して、前記読取りステップ
が、１と２、２と３、３と４、４と５、．．．（ｎ−
１）とｎ、ｎと（ｎ＋１）で与えられる所定の順序に従
って、１回に２つの画像フィールドを読み取ることを特
徴とする、請求項１３に記載の画像表示方法。
【請求項１５】前記の各画像フィールドがそれに関連す
る第１持続時間を有し、前記画像フレームがそれに関連
する第２持続時間を有し、前記読取りステップが、前記
第１持続時間と前記第２持続時間の間の時間的関係を決
定するステップと、所定の時間的関係との比較に応答し
て、前記所定の順序を変更するステップとを含むことを
特徴とする、請求項１４に記載の画像表示方法。
【請求項１６】前記第１持続時間が、前記第２持続時間
と異なり、それと同期していないことを特徴とする、請
求項１５に記載の画像表示方法。
【請求項１７】前記画像フレームが画像フィールドの最
長持続時間よりも長い持続時間を有し、前記変更ステッ
プが、前記所定の順序を、前記画像フィールドが（ｎ−
２）と（ｎ−１）、（ｎ−１）とｎ、（ｎ＋１）と（ｎ
＋２）で与えられる順序で表示されるように変更するこ
とを特徴とする、請求項１６に記載の画像表示方法。
【請求項１８】前記画像フレームが画像フィールドの最
短持続時間よりも短い持続時間を有し、前記変更ステッ
プが、前記所定の順序を、前記画像フィールドが（ｎ−
２）と（ｎ−１）、（ｎ−２）と（ｎ−１）、（ｎ＋
１）と（ｎ＋２）で与えられる順序で表示されるように
変更することを特徴とする、請求項１６に記載の画像表
示方法。
【請求項１９】前記画像を表す信号が複合テレビジョン
信号からなり、前記記憶ステップが、前記複合テレビジ
ョン信号を輝度を表すデジタル信号と色成分を表すデジ
タル信号とテレビジョン垂直同期信号を表す信号とにデ
コードする初期ステップを含むことを特徴とする、請求
項１３に記載の画像表示方法。
【請求項２０】前記画像を表す信号が複合テレビジョン
信号からなり、前記表示のステップが、前記複合テレビ
ジョン信号を輝度を表すデジタル信号と色成分を表すデ
ジタル信号とテレビジョン垂直同期信号を表す信号とに
デコードする初期ステップを含むことを特徴とする、請
求項１３に記載の画像表示方法。
【請求項２１】前記時間的関係決定ステップが、前記イ
ンタレース式画像信号に関連する第１垂直同期信号の発
生と、前記表示手段に関連する第２垂直同期信号の発生
との間の時間差を検出するステップを含むことを特徴と
する、請求項１６に記載の画像表示方法。
【請求項２２】前記第１垂直同期信号の発生と前記第２
垂直同期信号の発生との間に所定の時間差が検出された
場合に、前記変更ステップが前記所定の順序を変更する
ことを特徴とする、請求項２１に記載の画像表示方法。
【請求項２３】前記表示ステップを実行する前に、記憶
された画像フィールドを処理するステップを含む、請求
項１３に記載の画像表示方法。
【請求項２４】前記処理ステップが、画像の１奇フィー
ルドと１偶フィールドとに関連する、垂直に配置された
３個の画素を処理することを特徴とする、請求項２３に
記載の画像表示方法。
【請求項２５】前記処理ステップが、単一の表示画素の
値を導出するために、少なくとも２個の垂直に配置され
た画素を補間することを特徴とする、請求項２４に記載
の画像表示方法。
【請求項２６】前記処理ステップが、単一の表示画素の
値を導出するために、少なくとも３個の垂直に配置され
た画素の平均値を決定することを特徴とする、請求項２
４に記載の画像表示方法。
【請求項２７】偶数番号のフィールド走査線からなる第
１画像フィールドと奇数番号のフィールド走査線からな
る第２画像フィールドとからなるインタレース式テレビ
ジョン・ビデオ画像を表す画像信号を、ノンインタレー
ス式高解像度画像表示手段に結合して、高解像度表示フ
レーム期間中に表示するための装置であって、前記第１
画像フィールドと前記第２画像フィールドをデジタル形
式で供給する手段と、前記供給手段に入力が結合され、
前記高解像度画像表示手段に出力が結合された、少なく
とも３つの画像フィールドを記憶するのに十分な数の記
憶位置を備え、それぞれが前記３つの画像フィールドの
うちの１つの一部分を記憶する、ｎ×ｍ構成のメモリ・
ブロックとして構成されている、フレーム・バッファ・
メモリ手段と、前記画像表示手段で表示するため前記フ
レーム・バッファ・メモリ手段から前に記憶された前記
２つの画像フィールドを読み出すとともに、前記画像フ
ィールド供給手段から現在供給中の１つの画像フィール
ドを前記バッファ・メモリ手段に書き込む手段とを備え
るテレビジョン画像表示装置。
【請求項２８】１、２、３、４、５．．．ｎ．．の番号
を付けた連続して供給される画像フィールドに関して、
前記読出し手段が、１と２、２と３、３と４、４と
５、．．．（ｎ−１）とｎ、ｎと（ｎ＋１）で与えられ
る所定の順序に従って、１回に２つの画像フィールドを
読み出すことを特徴とする、請求項２７に記載のテレビ
ジョン画像表示装置。
【請求項２９】さらに、前記読出し手段に前記所定の順
序を周期的に変更させるように前記読出手段に出力が結
合された、高解像度フレーム期間とテレビジョン・フィ
ールド期間との間の位相差を決定する手段を備えること
を特徴とする、請求項２８に記載のテレビジョン画像表
示装置。
【請求項３０】前記高解像度表示フレーム期間がテレビ
ジョン・フィールド期間の最長持続時間よりも長い持続
時間を有し、前記所定の順序が、前記画像フィールドが
（ｎ−２）と（ｎ−１）、（ｎ−１）とｎ、（ｎ＋１）
と（ｎ＋２）で与えられる順序で表示されるように変更
されることを特徴とする、請求項２９に記載のテレビジ
ョン画像表示装置。
【請求項３１】前記高解像度表示フレーム期間がテレビ
ジョン・フィールド期間の最短持続時間よりも短い持続
時間を有し、前記所定の順序が、前記画像フィールドが
（ｎ−２）と（ｎ−１）、（ｎ−２）と（ｎ−１）、
（ｎ＋１）と（ｎ＋２）で与えられる順序で表示される
ように変更されることを特徴とする、請求項２９に記載
のテレビジョン画像表示装置。
【請求項３２】前記テレビジョン・ビデオ信号が複合カ
ラー・テレビジョン信号であり、前記装置がさらに、前
記デジタル信号供給手段と前記フレーム・バッファ・メ
モリ手段の間に直列に結合された、前記デジタル信号を
輝度を表すデジタル信号と色成分を表すデジタル信号と
テレビジョン垂直同期信号を表す信号とにデコードする
デコード手段を含むことを特徴とする、請求項２７に記
載のテレビジョン画像表示装置。
【請求項３３】前記テレビジョン・ビデオ信号が複合カ
ラー・テレビジョン信号を含み、前記装置がさらに、前
記フレーム・バッファ・メモリ手段と前記ノンインタレ
ース式表示手段の間に直列に結合された、前記デジタル
信号を輝度を表すデジタル信号と色成分を表すデジタル
信号とテレビジョン垂直同期信号を表す信号とにデコー
ドするデコード手段を含むことを特徴とする、請求項２
７に記載のテレビジョン画像表示装置。
【請求項３４】さらに、前記フレーム・バッファ・メモ
リ手段と前記高解像度表示手段の間に直列に結合され
た、垂直に配置された複数のテレビジョン画像画素を受
け取り、そこから１つの高解像度画像画素を発生するた
めの手段を含む、請求項２７に記載のテレビジョン画像
表示装置。
【請求項３５】さらに、前記受取り・発生手段の入力に
直列に結合された、複数のテレビジョン走査線バッファ
手段を備える、装置請求項３４に記載のテレビジョン画
像表示装置。
【請求項３６】さらに、前記装置をホスト・データ処理
システムに結合する手段を備える、請求項２７に記載の
テレビジョン画像表示装置。
【請求項３７】高解像度表示フレーム期間をＴＨＲ、テ
レビジョン・フィールド期間をＴＴＶとして、前記所定
の位相差が、式（位相差）＋ＴＨＲ ≧ ２ＴＴＶに関係することを特徴とする、請求項２９に記載のテレ
ビジョン画像表示装置。
【請求項３８】ｍが３に等しいことを特徴とする、請求
項２７に記載のテレビジョン画像表示装置。
【請求項３９】さらに、前記複数のテレビジョン走査線
バッファ手段に結合された、前記走査線バッファ手段の
内容を前記受取り・発生手段に提示する順序を変更する
ための手段を備える、請求項３５に記載のテレビジョン
画像表示装置。