JPH0734478B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0734478B2 JPH0734478B2 JP61170023A JP17002386A JPH0734478B2 JP H0734478 B2 JPH0734478 B2 JP H0734478B2 JP 61170023 A JP61170023 A JP 61170023A JP 17002386 A JP17002386 A JP 17002386A JP H0734478 B2 JPH0734478 B2 JP H0734478B2
- Authority
- JP
- Japan
- Prior art keywords
- ion
- layer
- substrate
- semiconductor device
- implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
- H10P36/03—Gettering within semiconductor bodies within silicon bodies
- H10P36/07—Gettering within semiconductor bodies within silicon bodies of silicon-on-insulator structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/061—Manufacture or treatment using SOI processes together with lateral isolation, e.g. combinations of SOI and shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
- H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/208—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically inactive species
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
- H10P90/1908—Preparing SOI wafers using silicon implanted buried insulating layers, e.g. oxide layers [SIMOX]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はイオン注入による半導体装置の製造方法に関す
るものであり、特にシリコン層と組成比の正しい絶縁物
層が急峻な界面で接するSOI(Silicon On Insulator)
基板からなる半導体装置の製造方法に関する。
るものであり、特にシリコン層と組成比の正しい絶縁物
層が急峻な界面で接するSOI(Silicon On Insulator)
基板からなる半導体装置の製造方法に関する。
従来の技術 (A)例えば酸素イオンを注入してSOI構造を作り、こ
の構造に半導体素子を作り込むSIMOX技術(Separation
by IMplanted OXygen)の場合について第3図,第4図
を用いて説明する。シリコン単結晶2の(100)面2Aに
16O+ビーム4を80KeVの加速エネルギーで1×1018ions/
cm2注入し、窒素雰囲気中1150℃で熱処理して絶縁物層
6を形成する。2Bは単結晶2の上層に残された部分であ
る。しかるのち、第3図bの様に1μm程度のエピタキ
シャル層28を積み、この層28に第3図cの様に所定の半
導体素子16を形成している〔Y.Omucra et al.VLSI Symp
osium(ブイ エル エス アイ シンポジウム)Kobe
(1985)24−25〕。18は領域2B,28の一部が酸化された
周辺絶縁物領域26はゲート電極、20,22はソース,ドレ
イン電極、24はゲート絶縁物である。この様な方法で形
成されたSOI基板は、実際第3図bにおいて、表面エピ
タキシャル層28を除くと第3図の様に表面側からシリコ
ン単結晶層8、照射損傷を受け酸素を不純物として多量
に含む層10、組成比の正しいSiO2層6となる(PLF Hewm
ent;マテリアル リサーチ ソサイアティ シンポジウ
ム プロシーディング(Mat.Res.Soc.Symp.Proc.)Vol3
3(1984)41)。
の構造に半導体素子を作り込むSIMOX技術(Separation
by IMplanted OXygen)の場合について第3図,第4図
を用いて説明する。シリコン単結晶2の(100)面2Aに
16O+ビーム4を80KeVの加速エネルギーで1×1018ions/
cm2注入し、窒素雰囲気中1150℃で熱処理して絶縁物層
6を形成する。2Bは単結晶2の上層に残された部分であ
る。しかるのち、第3図bの様に1μm程度のエピタキ
シャル層28を積み、この層28に第3図cの様に所定の半
導体素子16を形成している〔Y.Omucra et al.VLSI Symp
osium(ブイ エル エス アイ シンポジウム)Kobe
(1985)24−25〕。18は領域2B,28の一部が酸化された
周辺絶縁物領域26はゲート電極、20,22はソース,ドレ
イン電極、24はゲート絶縁物である。この様な方法で形
成されたSOI基板は、実際第3図bにおいて、表面エピ
タキシャル層28を除くと第3図の様に表面側からシリコ
ン単結晶層8、照射損傷を受け酸素を不純物として多量
に含む層10、組成比の正しいSiO2層6となる(PLF Hewm
ent;マテリアル リサーチ ソサイアティ シンポジウ
ム プロシーディング(Mat.Res.Soc.Symp.Proc.)Vol3
3(1984)41)。
(B)なお、16O+ビームを150KeVの加速エネルギーで2.
25×1018ions/cm2注入し窒素雰囲気中1250℃以上の熱処
理を施す事によって表面側のシリコン単結晶層中の不純
物酸素が殆んで無くなり、急峻な界面を得る事が、〔BY
Mao et al.Appl.Phys.Lett.(アプライ フィジックス
レター)48(12).24March(1986)794〕に示されて
いる。
25×1018ions/cm2注入し窒素雰囲気中1250℃以上の熱処
理を施す事によって表面側のシリコン単結晶層中の不純
物酸素が殆んで無くなり、急峻な界面を得る事が、〔BY
Mao et al.Appl.Phys.Lett.(アプライ フィジックス
レター)48(12).24March(1986)794〕に示されて
いる。
発明が解決しようとする問題点 従来の方法(A)ではイオン注入に際して起こる照射損
傷の為、表面側のシリコン単結晶層28とSiO2層6との間
に第3図に示す如く広く損傷層10が残り、この層10がSi
-SiO2界面の急峻性を低下させ、又表面シリコン単結晶
層28に半導体素子を形成した場合リーク電流の経路とな
る。又表面シリコン層28中に残留する酸素不純物が引き
続く製造プロセスに於いてドナーとなりMOSトランジス
タの閾電圧を変動させる等の影響を及ぼす〔DAVID J.FO
STER etal.IEEE Trans.Ele.Dev.(アイ イイイ トラ
ンザクション エレクトロン デバイス)Vol ED33
(3)(1986)354〕。
傷の為、表面側のシリコン単結晶層28とSiO2層6との間
に第3図に示す如く広く損傷層10が残り、この層10がSi
-SiO2界面の急峻性を低下させ、又表面シリコン単結晶
層28に半導体素子を形成した場合リーク電流の経路とな
る。又表面シリコン層28中に残留する酸素不純物が引き
続く製造プロセスに於いてドナーとなりMOSトランジス
タの閾電圧を変動させる等の影響を及ぼす〔DAVID J.FO
STER etal.IEEE Trans.Ele.Dev.(アイ イイイ トラ
ンザクション エレクトロン デバイス)Vol ED33
(3)(1986)354〕。
従来の方法(B)では1250℃以上という半導体プロセス
に於いては異常な高温処理を必要とする為、熱処理炉材
料からの重金属汚染が問題となる。
に於いては異常な高温処理を必要とする為、熱処理炉材
料からの重金属汚染が問題となる。
問題点を解決するための手段 本発明の方法は、イオン注入によるSOI基板作製時に、
先ず絶縁物層を形成するに足る量の第1のイオンを注入
し、続いて基板を所定の温度に設定して、所定の飛程で
軽元素の第2のイオンを注入した後熱処理を施し、SOI
構造を形成して、表面側シリコン層に半導体素子を作り
込むものである。
先ず絶縁物層を形成するに足る量の第1のイオンを注入
し、続いて基板を所定の温度に設定して、所定の飛程で
軽元素の第2のイオンを注入した後熱処理を施し、SOI
構造を形成して、表面側シリコン層に半導体素子を作り
込むものである。
作用 SOI構造基板作製時のイオン注入による表面側シリコン
層14内の残留不要被注入不純物を、高温に於ける軽元素
イオンの注入による所謂Radiation euhanced diffusion
により減少せしめ、かつ不要不純物の存在による熱処理
時の2次欠陥発生をも減少せる事により、表面シリコン
層と絶縁物層間の損傷を軽減し、急峻な界面を得る。
層14内の残留不要被注入不純物を、高温に於ける軽元素
イオンの注入による所謂Radiation euhanced diffusion
により減少せしめ、かつ不要不純物の存在による熱処理
時の2次欠陥発生をも減少せる事により、表面シリコン
層と絶縁物層間の損傷を軽減し、急峻な界面を得る。
実施例 以下にシリコン基板(100)面に酸素イオンを注入した
後、水素イオンを注入した本発明の一実施例について第
1図を用いて説明する。シリコン基板2の(100)表面2
Aに酸素イオンビーム4を例えば加速エネルギー180KeV
で照射し、前記シリコン基板中に埋め込み酸素物層6を
形成する。この際には、イオン注入の分布に従って表面
に残るシリコン層8と酸化物層6との間には照射損傷を
伴う酸素を多量に含む層10が形成され、表面シリコン層
8中にも固溶限度を越える濃度の酸素が残留する。これ
ら残留不要被注入酸素は引き続く高温熱処理により析出
物を形成したり、析出物形成に伴う転位の発生を引き起
こす。この様な析出もしくは転位はSOI基板としては不
純物の捕獲中心となったり、キャリアの生成消滅中心と
なったりして、有害であり、不要の酸素は除去する必要
がある。
後、水素イオンを注入した本発明の一実施例について第
1図を用いて説明する。シリコン基板2の(100)表面2
Aに酸素イオンビーム4を例えば加速エネルギー180KeV
で照射し、前記シリコン基板中に埋め込み酸素物層6を
形成する。この際には、イオン注入の分布に従って表面
に残るシリコン層8と酸化物層6との間には照射損傷を
伴う酸素を多量に含む層10が形成され、表面シリコン層
8中にも固溶限度を越える濃度の酸素が残留する。これ
ら残留不要被注入酸素は引き続く高温熱処理により析出
物を形成したり、析出物形成に伴う転位の発生を引き起
こす。この様な析出もしくは転位はSOI基板としては不
純物の捕獲中心となったり、キャリアの生成消滅中心と
なったりして、有害であり、不要の酸素は除去する必要
がある。
そこで第1図aに於ける基板を第1図bの様に300℃か
ら1000℃程度の高温、例えば600℃に保ち、軽元素イオ
ンとして水素イオンビーム12を例えば加速エネルギー10
KeVで、ドーズは1015〜1018ions/cm2例えば1017ions/cm
2注入してやると、酸素濃度の低い表面シリコン層14を
得る。すなわち、層10,8は酸素濃度の低い表面シリコン
層14となる。この基板を1100〜1200℃例えば1150℃で熱
処理した。
ら1000℃程度の高温、例えば600℃に保ち、軽元素イオ
ンとして水素イオンビーム12を例えば加速エネルギー10
KeVで、ドーズは1015〜1018ions/cm2例えば1017ions/cm
2注入してやると、酸素濃度の低い表面シリコン層14を
得る。すなわち、層10,8は酸素濃度の低い表面シリコン
層14となる。この基板を1100〜1200℃例えば1150℃で熱
処理した。
第2図はそのシリコン基板中の酸素濃度をSIMS(Second
ary Ion Mass Spectroscopy)で測定したデータであ
る。横軸は1次イオンCs+によるスパッタリングタイ
ム、縦軸は2次イオン(酸素)のシグナル強度でいずれ
も任意単位である。点線は単に1150℃で熱処理した従来
の方法にもとづく例で、表面シリコン層14に酸素濃度の
ピーク9をもつ、実線は本発明の実施例のものでピーク
9は大幅に減少し、表面シリコン層14と埋め込み絶縁物
層6の境界にわずかにスパイク11を残すのみである。こ
の様に処理したシリコン基板の表面シリコン層14中に第
1図cの様に例えばMOSトランジスタ16を形成する。18
は周辺分離酸化物20,22はソース・ドレイン電極、24は
ゲート絶縁膜、26はゲート電極である。尚、軽元素イオ
ンとしては水素分子イオンもしくはヘリウムイオンを用
いても同様の結果が得られる。
ary Ion Mass Spectroscopy)で測定したデータであ
る。横軸は1次イオンCs+によるスパッタリングタイ
ム、縦軸は2次イオン(酸素)のシグナル強度でいずれ
も任意単位である。点線は単に1150℃で熱処理した従来
の方法にもとづく例で、表面シリコン層14に酸素濃度の
ピーク9をもつ、実線は本発明の実施例のものでピーク
9は大幅に減少し、表面シリコン層14と埋め込み絶縁物
層6の境界にわずかにスパイク11を残すのみである。こ
の様に処理したシリコン基板の表面シリコン層14中に第
1図cの様に例えばMOSトランジスタ16を形成する。18
は周辺分離酸化物20,22はソース・ドレイン電極、24は
ゲート絶縁膜、26はゲート電極である。尚、軽元素イオ
ンとしては水素分子イオンもしくはヘリウムイオンを用
いても同様の結果が得られる。
発明の効果 以上の様に本発明によれば、イオン注入によりSOI基板
を形成する際に、被注入イオンが本来とる分布に従って
表面シリコン層に残留する多量の不要酸素を軽元素イオ
ン注入によるradiation euhanced diffusionにより外向
拡散させる事が出来、もって酸化析出物のない表面シリ
コン層と、埋め込み絶縁物層が急峻な界面で接するSOI
基板を得る。この様にして形成されたSOI基板にMOSトラ
ンジスタを形成する際にはソース・ドレイン電極の拡散
層を界面まで下げる事が出来、浮遊容量の低減というSO
I構造本来の特徴を生かした構造にする事が出来、高性
能なSOI型半導体装置作製に寄与する。
を形成する際に、被注入イオンが本来とる分布に従って
表面シリコン層に残留する多量の不要酸素を軽元素イオ
ン注入によるradiation euhanced diffusionにより外向
拡散させる事が出来、もって酸化析出物のない表面シリ
コン層と、埋め込み絶縁物層が急峻な界面で接するSOI
基板を得る。この様にして形成されたSOI基板にMOSトラ
ンジスタを形成する際にはソース・ドレイン電極の拡散
層を界面まで下げる事が出来、浮遊容量の低減というSO
I構造本来の特徴を生かした構造にする事が出来、高性
能なSOI型半導体装置作製に寄与する。
第1図は本発明の一実施例の半導体装置の製造工程図、
第2図はシリコン基板中の酸素濃度分布を示す特性図、
第3図,第4図は従来の方法を示す断面図である。 2……シリコン基板、4……酸素イオンビーム、6……
埋め込み絶縁物層、8……酸素を含む表面シリコン層、
10……損傷層、12……水素イオンビーム、14……表面シ
リコン層、16……半導体素子、18……周辺絶縁物、20…
…ソース電極、22……ドレイン電極、24……ゲート酸化
膜、26……ゲート電極。
第2図はシリコン基板中の酸素濃度分布を示す特性図、
第3図,第4図は従来の方法を示す断面図である。 2……シリコン基板、4……酸素イオンビーム、6……
埋め込み絶縁物層、8……酸素を含む表面シリコン層、
10……損傷層、12……水素イオンビーム、14……表面シ
リコン層、16……半導体素子、18……周辺絶縁物、20…
…ソース電極、22……ドレイン電極、24……ゲート酸化
膜、26……ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/12 E H01L 21/265 Z 9169−4M 21/76 R
Claims (3)
- 【請求項1】シリコン単結晶基板内に第1のイオンの注
入によって、埋め込み絶縁物層を形成した後、軽元素の
第2のイオンの注入によって前記絶縁物層上の前記基板
の一部よりなる表面シリコン層内に於ける残留不要被注
入不純物を外向拡散させ、前記表面シリコン層に半導体
素子を形成する事を特徴とする半導体装置の製造方法。 - 【請求項2】第1のイオンの注入の被注入イオンとして
酸素原子を含むイオンもしくは窒素原子を含むイオンを
用い、軽元素の第2のイオンとして水素イオン,水素分
子イオンもしくはヘリウムイオンを用いる事を特徴とす
る特許請求の範囲第1項記載の半導体装置の製造方法。 - 【請求項3】軽元素を含むイオンの注入の際に被注入基
板温度を300℃から1000℃の範囲に上昇させる事を特徴
とする特許請求の範囲第1項又は第2項記載の半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170023A JPH0734478B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体装置の製造方法 |
| US07/073,829 US4837172A (en) | 1986-07-18 | 1987-07-15 | Method for removing impurities existing in semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170023A JPH0734478B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6327063A JPS6327063A (ja) | 1988-02-04 |
| JPH0734478B2 true JPH0734478B2 (ja) | 1995-04-12 |
Family
ID=15897167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170023A Expired - Lifetime JPH0734478B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734478B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2752799B2 (ja) * | 1991-03-27 | 1998-05-18 | 三菱マテリアル株式会社 | Soi基板の製造方法 |
| JPH1197377A (ja) | 1997-09-24 | 1999-04-09 | Nec Corp | Soi基板の製造方法 |
| JPH11307747A (ja) * | 1998-04-17 | 1999-11-05 | Nec Corp | Soi基板およびその製造方法 |
| FR2784796B1 (fr) * | 1998-10-15 | 2001-11-23 | Commissariat Energie Atomique | Procede de realisation d'une couche de materiau enterree dans un autre materiau |
| JP2007281316A (ja) * | 2006-04-11 | 2007-10-25 | Sumco Corp | Simoxウェーハの製造方法 |
-
1986
- 1986-07-18 JP JP61170023A patent/JPH0734478B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6327063A (ja) | 1988-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4837172A (en) | Method for removing impurities existing in semiconductor substrate | |
| US4975126A (en) | Process for the production of an insulating layer embedded in a semiconductor substrate by ionic implantation and semiconductor structure comprising such layer | |
| US4659392A (en) | Selective area double epitaxial process for fabricating silicon-on-insulator structures for use with MOS devices and integrated circuits | |
| US4786608A (en) | Technique for forming electric field shielding layer in oxygen-implanted silicon substrate | |
| US3912546A (en) | Enhancement mode, Schottky-barrier gate gallium arsenide field effect transistor | |
| US4748485A (en) | Opposed dual-gate hybrid structure for three-dimensional integrated circuits | |
| US4199773A (en) | Insulated gate field effect silicon-on-sapphire transistor and method of making same | |
| JPS63174355A (ja) | 半導体デバイス | |
| US4634473A (en) | Method for fabricating a radiation hardened oxide having structural damage | |
| US4797721A (en) | Radiation hardened semiconductor device and method of making the same | |
| US4716451A (en) | Semiconductor device with internal gettering region | |
| US4252574A (en) | Low leakage N-channel SOS transistors and method of making them | |
| JPH0734478B2 (ja) | 半導体装置の製造方法 | |
| US4090289A (en) | Method of fabrication for field effect transistors (FETs) having a common channel stopper and FET channel doping with the channel stopper doping self-aligned to the dielectric isolation between FETS | |
| US3999209A (en) | Process for radiation hardening of MOS devices and device produced thereby | |
| JPH06283716A (ja) | 電界効果半導体デバイス、その製造方法、およびマトリックス制御装置に対するその応用 | |
| JP3382092B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2718757B2 (ja) | Mos型半導体装置及びその製造方法 | |
| JPS6317227B2 (ja) | ||
| JP3084089B2 (ja) | 半導体装置用基板及びその製造方法 | |
| JPH06244428A (ja) | Mos型半導体素子の製造方法 | |
| KR19990029502A (ko) | 반도체장치의 제조방법 | |
| JPH07120702B2 (ja) | 半導体装置の製造方法 | |
| JPS6142911A (ja) | イオン注入による導電層形成方法 | |
| JP2699587B2 (ja) | 半導体基板への不純物注入方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |