JPH0734499B2 - 混成集積回路基板 - Google Patents
混成集積回路基板Info
- Publication number
- JPH0734499B2 JPH0734499B2 JP2117446A JP11744690A JPH0734499B2 JP H0734499 B2 JPH0734499 B2 JP H0734499B2 JP 2117446 A JP2117446 A JP 2117446A JP 11744690 A JP11744690 A JP 11744690A JP H0734499 B2 JPH0734499 B2 JP H0734499B2
- Authority
- JP
- Japan
- Prior art keywords
- thick film
- integrated circuit
- circuit board
- hybrid integrated
- film element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、導体パターンを形成した絶縁基板上に厚膜素
子と薄膜素子とを形成する混成集積回路基板に関するも
のである。
子と薄膜素子とを形成する混成集積回路基板に関するも
のである。
〈従来の技術〉 従来、絶縁基板上に厚膜素子と薄膜素子とを形成する場
合には、例えば第４図に示すように、絶縁基板としての
セラミック基板１の一方の面（図では上面）に回路パタ
ーンとなる導体パターン４を形成し、この上にチップ抵
抗９やチップコンデンサ15等の表面実装部品をはんだ付
け等により固定すると共に、他方の面（図では下面）に
は、両側に薄膜電極11を有する薄膜抵抗８を形成する。
そして絶縁基板11に設けたスルーホール10を介して上面
側と下面側とを電気的に接続する構成が採られている。
合には、例えば第４図に示すように、絶縁基板としての
セラミック基板１の一方の面（図では上面）に回路パタ
ーンとなる導体パターン４を形成し、この上にチップ抵
抗９やチップコンデンサ15等の表面実装部品をはんだ付
け等により固定すると共に、他方の面（図では下面）に
は、両側に薄膜電極11を有する薄膜抵抗８を形成する。
そして絶縁基板11に設けたスルーホール10を介して上面
側と下面側とを電気的に接続する構成が採られている。
また、他の例として、第５図に示すように、絶縁基板１
の片面に前例と同様、導体パターン４、厚膜抵抗９′及
び上部電極７を有する誘電体厚膜６等を形成し、この上
に絶縁層12を形成し、さらにこの絶縁層12の上面側に薄
膜電極11を有する薄膜抵抗８を形成する。そして、これ
らの電気的接続は、絶縁層12に設けたスルーホール10を
介して行うものである。
の片面に前例と同様、導体パターン４、厚膜抵抗９′及
び上部電極７を有する誘電体厚膜６等を形成し、この上
に絶縁層12を形成し、さらにこの絶縁層12の上面側に薄
膜電極11を有する薄膜抵抗８を形成する。そして、これ
らの電気的接続は、絶縁層12に設けたスルーホール10を
介して行うものである。
〈発明が解決しようとする課題〉 上述したように、絶縁基板上に厚膜素子と薄膜素子とを
配する場合、１枚の絶縁基板の表面側に厚膜素子、裏面
側に薄膜素子というように分けて配するか、絶縁層を介
して上層部と下層部とに分けて配す構成等が従来から採
用されており、両素子を同一面上に配することは行なわ
れていないのが現状である。この理由として （ａ）厚膜素子の焼成温度が850℃程度、薄膜素子の形
成時の温度が150〜200℃程度と大きく相違すること。
配する場合、１枚の絶縁基板の表面側に厚膜素子、裏面
側に薄膜素子というように分けて配するか、絶縁層を介
して上層部と下層部とに分けて配す構成等が従来から採
用されており、両素子を同一面上に配することは行なわ
れていないのが現状である。この理由として （ａ）厚膜素子の焼成温度が850℃程度、薄膜素子の形
成時の温度が150〜200℃程度と大きく相違すること。
（ｂ）厚膜素子はAg/Pd電極、薄膜素子はCu/Cr電極と両
素子の電極材料が相違すること。
素子の電極材料が相違すること。
等の問題点があった。前記（ａ）は、まず厚膜素子を焼
成し、次に薄膜素子を形成するなど工程上解決すること
は可能であるが、前記（ｂ）、即ち適用される素子の電
極材料が相違する点は解決できなかった。
成し、次に薄膜素子を形成するなど工程上解決すること
は可能であるが、前記（ｂ）、即ち適用される素子の電
極材料が相違する点は解決できなかった。
また、電子回路基板の高密度実装化を進める上で、前述
のように絶縁基板の表裏面をスルーホールを介して電気
的に接続する場合、前記スルーホール及びその周辺に形
成するランドによって実装面が減少し、導体パターンの
収容性を阻害することになっていた。
のように絶縁基板の表裏面をスルーホールを介して電気
的に接続する場合、前記スルーホール及びその周辺に形
成するランドによって実装面が減少し、導体パターンの
収容性を阻害することになっていた。
さらにまた、各素子をはんだ付けによって導体パターン
上に固定しているが、工程不良の大半がはんだ付け不良
（短絡と断線）にあるのが現状であり、今後、回路素子
及び導体パターンの狭小化が更に進行した場合、はんだ
付け不良（特に短絡）の発生は不可避であり、はんだ付
けに代る新しい接続技術の開発が望まれていた。
上に固定しているが、工程不良の大半がはんだ付け不良
（短絡と断線）にあるのが現状であり、今後、回路素子
及び導体パターンの狭小化が更に進行した場合、はんだ
付け不良（特に短絡）の発生は不可避であり、はんだ付
けに代る新しい接続技術の開発が望まれていた。
本発明は前記欠点を解決すべくなされたものであり、そ
の目的は、スルーホールを介せずかつはんだ付手法を用
いることなしに、絶縁基板の同一面上に厚膜素子と薄膜
素子とが混在した混成集積回路基板を提供することにあ
る。
の目的は、スルーホールを介せずかつはんだ付手法を用
いることなしに、絶縁基板の同一面上に厚膜素子と薄膜
素子とが混在した混成集積回路基板を提供することにあ
る。
〈課題を解決するための手段〉 本発明は上記目的に鑑みてなされたものであり、その要
旨は、金属有機物ペーストを用いて形成した複数の素子
電極上に厚膜素子及び薄膜素子を各々設け、前記各素子
間を導体パターンで接続することにより、絶縁基板の同
一面上に前記厚膜素子と薄膜素子とを混在させて実装す
る混成集積回路基板にある。
旨は、金属有機物ペーストを用いて形成した複数の素子
電極上に厚膜素子及び薄膜素子を各々設け、前記各素子
間を導体パターンで接続することにより、絶縁基板の同
一面上に前記厚膜素子と薄膜素子とを混在させて実装す
る混成集積回路基板にある。
また、前記導体パターンは、金属有機物ペーストを用い
て焼成するか、又は厚膜ペーストを600〜900℃で焼成し
て形成することも可能である。
て焼成するか、又は厚膜ペーストを600〜900℃で焼成し
て形成することも可能である。
なお、前記金属有機物ペーストとしては、Au,Ag,Pd,Pt
又はこれらを組み合せた合金の有機化合物をペースト状
にしたものが好ましい。
又はこれらを組み合せた合金の有機化合物をペースト状
にしたものが好ましい。
また、前記厚膜素子とは導体、抵抗体、誘電体等の回路
素子をスクリーン印刷法などによって800〜850℃程度で
印刷焼成し形成する素子をいい、前記薄膜素子とは真空
装置内で蒸着、スパッタリング又は気相反応法、陽極反
応法などによって、導体、抵抗体、誘電体等の回路素子
を薄膜に形成する素子をいう。なお、薄膜素子の形成時
の温度は150〜200℃程度である。
素子をスクリーン印刷法などによって800〜850℃程度で
印刷焼成し形成する素子をいい、前記薄膜素子とは真空
装置内で蒸着、スパッタリング又は気相反応法、陽極反
応法などによって、導体、抵抗体、誘電体等の回路素子
を薄膜に形成する素子をいう。なお、薄膜素子の形成時
の温度は150〜200℃程度である。
〈作用〉 ペースト状の前記金属有機物材料を印刷・焼成して、素
子電極を形成する。金属有機物材料を用いて形成した素
子電極は、厚膜及び薄膜の両方の素子に対してマッチン
グも良好であり、安定した電気的諸特性を発揮する。
子電極を形成する。金属有機物材料を用いて形成した素
子電極は、厚膜及び薄膜の両方の素子に対してマッチン
グも良好であり、安定した電気的諸特性を発揮する。
〈実施例〉 本発明に係る混成集積回路基板Ａを添付図面に基づいて
説明する。
説明する。
まず、絶縁基板としてのセラミック基板１上の片面に素
子電極部4aと各素子間を電気的に接続する導体部4b（第
２図参照）とからなる回路パターンとしての導体パター
ン４を形成する。この形成に際しては金属有機物材料と
しての金を含有した金レジネートペーストをスクリーン
印刷法或いはフォトエッチング法により、パターン化
し、850℃程度の高温で焼成し、形成する。
子電極部4aと各素子間を電気的に接続する導体部4b（第
２図参照）とからなる回路パターンとしての導体パター
ン４を形成する。この形成に際しては金属有機物材料と
しての金を含有した金レジネートペーストをスクリーン
印刷法或いはフォトエッチング法により、パターン化
し、850℃程度の高温で焼成し、形成する。
次に導体パターン４に、両端部が重なるように所定位置
に厚膜素子を形成する。形成する素子が抵抗体である場
合には、RuO2系、Pb2Ru2O6.5系等の抵抗ペーストを用い
て、また、コンデンサである場合には、ペロブスカイト
構造をもつBaTiO3系の誘電ペーストを用いて、スクリー
ン印刷法によりパターン印刷し、850℃程度で焼成す
る。なお、コンデンサの場合は、この焼成により形成し
た誘電体厚膜６上に上部電極７を形成する。更にこれら
厚膜素子の上を覆うようにガラスコート５を施して厚膜
抵抗体13、厚膜コンデンサ14等の厚膜素子形成工程は終
了する。
に厚膜素子を形成する。形成する素子が抵抗体である場
合には、RuO2系、Pb2Ru2O6.5系等の抵抗ペーストを用い
て、また、コンデンサである場合には、ペロブスカイト
構造をもつBaTiO3系の誘電ペーストを用いて、スクリー
ン印刷法によりパターン印刷し、850℃程度で焼成す
る。なお、コンデンサの場合は、この焼成により形成し
た誘電体厚膜６上に上部電極７を形成する。更にこれら
厚膜素子の上を覆うようにガラスコート５を施して厚膜
抵抗体13、厚膜コンデンサ14等の厚膜素子形成工程は終
了する。
次に導体パターン４上にその両端部が重なるように薄膜
素子を形成する。薄膜は真空蒸着法等の従来の方法によ
り形成し、フォトエッチング法によりパターン化して、
薄膜抵抗８を形成する。
素子を形成する。薄膜は真空蒸着法等の従来の方法によ
り形成し、フォトエッチング法によりパターン化して、
薄膜抵抗８を形成する。
以上の工程により、セラミックス基板１の同一面上に厚
膜素子と薄膜素子とが混在した混成集積回路基板Ａを得
ることができる。
膜素子と薄膜素子とが混在した混成集積回路基板Ａを得
ることができる。
これ以降の工程は、従来の製法と同様であり、レーザ・
トリミングにより各素子の抵抗値、容量値を所望の値に
調整し、樹脂コートを施し、リードフレームを取付け、
モールドすればハイブリッドICが完成する。
トリミングにより各素子の抵抗値、容量値を所望の値に
調整し、樹脂コートを施し、リードフレームを取付け、
モールドすればハイブリッドICが完成する。
前記実施例では、金属有機物材料で形成する導体パター
ン４によって、素子電極部4aと導体部4bとを同時に形成
したが、素子電極部4aのみを前記金属有機物材料によっ
て形成することも可能である（第２図）。この場合の形
成工程は、まず、素子電極部4aを850℃で焼成して形成
し、次に導体部4bをAg,Ag-Pd,Cu系等の厚膜導電ペース
トを用いてスクリーン印刷法によりパターン印刷し、60
0〜900℃程度で焼成し形成するものである（第３図）。
これ以降の工程は前記実施例と同様であるので、重複し
て説明するのを避ける。
ン４によって、素子電極部4aと導体部4bとを同時に形成
したが、素子電極部4aのみを前記金属有機物材料によっ
て形成することも可能である（第２図）。この場合の形
成工程は、まず、素子電極部4aを850℃で焼成して形成
し、次に導体部4bをAg,Ag-Pd,Cu系等の厚膜導電ペース
トを用いてスクリーン印刷法によりパターン印刷し、60
0〜900℃程度で焼成し形成するものである（第３図）。
これ以降の工程は前記実施例と同様であるので、重複し
て説明するのを避ける。
なお、厚膜導電ペーストとは、貴金属、酸化物、ガラス
のパウダーと液状の有機バインダを混合して作られたも
のであり、従来から厚膜導体として広く使用されている
ものである。
のパウダーと液状の有機バインダを混合して作られたも
のであり、従来から厚膜導体として広く使用されている
ものである。
〈効果〉 本発明に係る混成集積回路基板は、各素子電極を金属有
機物ペーストを用いて形成したので、絶縁基板の同一面
上に厚膜素子と薄膜素子とを混在させることができる。
従って、スルーホールを設ける必要がないため、表面実
装率を向上させることができると共に、はんだ付けによ
らず各素子を固定できるため、はんだ付け不良による部
品の不良発生率が改善され、また、より一層の高密度集
積化にも十分貢献することができる等、多くの効果が期
待できる。
機物ペーストを用いて形成したので、絶縁基板の同一面
上に厚膜素子と薄膜素子とを混在させることができる。
従って、スルーホールを設ける必要がないため、表面実
装率を向上させることができると共に、はんだ付けによ
らず各素子を固定できるため、はんだ付け不良による部
品の不良発生率が改善され、また、より一層の高密度集
積化にも十分貢献することができる等、多くの効果が期
待できる。
第１図は本発明に係る混成集積回路基板を示す断面図、
第２図は素子電極部及び導体部を拡大して示す部分斜視
図、第３図は他の実施例の製造工程を示すフローチャー
ト、第４図及び第５図は従来の混成集積回路基板を示す
断面図である。 １……セラミック基板、４……導体パターン、4a……素
子電極部、4b……導体部、Ａ……混成集積回路基板。
第２図は素子電極部及び導体部を拡大して示す部分斜視
図、第３図は他の実施例の製造工程を示すフローチャー
ト、第４図及び第５図は従来の混成集積回路基板を示す
断面図である。 １……セラミック基板、４……導体パターン、4a……素
子電極部、4b……導体部、Ａ……混成集積回路基板。
Claims (3)
- 【請求項１】金属有機物ペーストを用いて形成した複数
の素子電極上に厚膜素子及び薄膜素子を各々設け、前記
各素子間を導体パターンで接続することにより、絶縁基
板の同一面上に前記厚膜素子と薄膜素子とを混在させて
形成することを特徴とする混成集積回路基板。 - 【請求項２】前記導体パターンは、金属有機物ペースト
を用いて形成することを特徴とする請求項１記載の混成
集積回路基板。 - 【請求項３】前記導体パターンは、厚膜ペーストを600
〜900℃で焼成し形成することを特徴とする請求項１記
載の混成集積回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117446A JPH0734499B2 (ja) | 1990-05-09 | 1990-05-09 | 混成集積回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117446A JPH0734499B2 (ja) | 1990-05-09 | 1990-05-09 | 混成集積回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414890A JPH0414890A (ja) | 1992-01-20 |
| JPH0734499B2 true JPH0734499B2 (ja) | 1995-04-12 |
Family
ID=14711857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2117446A Expired - Lifetime JPH0734499B2 (ja) | 1990-05-09 | 1990-05-09 | 混成集積回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734499B2 (ja) |
-
1990
- 1990-05-09 JP JP2117446A patent/JPH0734499B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414890A (ja) | 1992-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4722318B2 (ja) | チップ抵抗器 | |
| US6631551B1 (en) | Method of forming integral passive electrical components on organic circuit board substrates | |
| JP2999988B2 (ja) | 集積キャパシタの作製方法 | |
| JP3444826B2 (ja) | アレイ型多重チップ素子及びその製造方法 | |
| JPH0734499B2 (ja) | 混成集積回路基板 | |
| JPH0363237B2 (ja) | ||
| JPH0595071U (ja) | 厚膜回路基板 | |
| JPH11195552A (ja) | 薄型コンデンサとその製造方法 | |
| JP2739453B2 (ja) | ヒューズ機能付コンデンサ、及びその製造方法 | |
| JPH10233485A (ja) | 複合チップ部品 | |
| JP2003297670A (ja) | チップ型複合部品 | |
| JPH1098244A (ja) | 厚膜回路基板及びその製造方法 | |
| JPH05267854A (ja) | セラミック多層配線基板及びその製造方法 | |
| JPS6092697A (ja) | 複合積層セラミツク部品 | |
| JP3005615U (ja) | コンデンサアレー | |
| JPH087615Y2 (ja) | チップ型電子部品 | |
| JP2949072B2 (ja) | ボールグリッドアレイタイプ部品の製造方法 | |
| JP3255829B2 (ja) | 薄膜配線基板 | |
| JPH11150205A (ja) | チップ型ｃｒ素子 | |
| JP3080491B2 (ja) | 配線パターン | |
| JPH0584679B2 (ja) | ||
| JP3165517B2 (ja) | 回路装置 | |
| JP2975491B2 (ja) | チップ抵抗器 | |
| JPH07212042A (ja) | 多層セラミック基板及びその製造方法 | |
| JP3770196B2 (ja) | スルーホールを有する回路基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090412 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090412 Year of fee payment: 14 |
|
| R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090412 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100412 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100412 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110412 Year of fee payment: 16 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110412 Year of fee payment: 16 |