JPH0734528B2 - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JPH0734528B2 JPH0734528B2 JP61162031A JP16203186A JPH0734528B2 JP H0734528 B2 JPH0734528 B2 JP H0734528B2 JP 61162031 A JP61162031 A JP 61162031A JP 16203186 A JP16203186 A JP 16203186A JP H0734528 B2 JPH0734528 B2 JP H0734528B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- transistor
- circuit
- source
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Amplifiers (AREA)
Description
（産業上の利用分野） 本発明は、利得平担な帯域が広く、高い周波数帯におい
ても増幅器、合成回路等として使用可能な差動増幅器の
回路構成に関するものである。 （従来の技術） 第４図は従来のシングルエンド形差動増幅器の構成を示
す。ここで、1,2は入力端子、３は接続点、４は出力端
子、５はRFバイパス用キヤパシタ、Q1〜Q5はFETであ
る。この差動増幅器はFET（Q3,Q4）を負荷としているた
め比較的低電圧で動作し、かつ高利得が得られることか
ら、ICなどに広く用いられている。 以下、第５図に示す第４図のRF等価回路を用いてこの差
動増幅器の動作を説明する。ここで、gm1,gm2,gm4はそ
れぞれQ1,Q2,Q4の相互コンダクタンス、Zd1,Zd2,Zd3,Z
d4はそれぞれQ1,Q2,Q3,Q4のドレイン・ソース間寄生イ
ンピーダンス、G,S,DはそれぞれFETのゲートソース、ド
レイン、vi1,vi2はそれぞれ端子1,端子２の入力電圧、v
0は端子４の出力電圧、v1,v2はそれぞれQ1,Q2のゲート
・〜ソース間電圧、v5はQ5のドレイン・ソース（接地）
間電圧、v34はQ4のゲート・ソース間電圧である。Q3,Q5
は定電流源で非常に高いインピーダンスを有する。端子
1,端子２に接続される回路の出力インピーダンスがQ1,Q
2のゲート・ソース間インピーダンスに比べて十分に小
さいとすれば、v1,v2,v5は第（１）式となる。 v1＝（vi1−vi2）/2 v2＝（vi2−vi1）/2 ……（１） v5＝（vi1＋vi2）/2 ここで、vi1＝vi2とするとv1＝v2となりv0＝０となる。
vi1＝−vi2の場合にはv5＝０となり、Q1,Q2のゲート・
ソース間にそれぞれv1＝（vi1−vi2），v2＝（vi2−
vi1）が加わる。まず、v1により３に出力される電圧v3
は、Q1がZd1,Zd3を負荷とするソース接地FETであるか
ら、第（２）式となる。 v3＝−gm1・（1/Zd1＋1/Zd3）-1・（vi1−vi2）/2 ……
（２） v3は、Q4のソースにZd2を負荷したソースホロワ回路に
入力され端子４に電圧v01を出力する。 v01＝
ても増幅器、合成回路等として使用可能な差動増幅器の
回路構成に関するものである。 （従来の技術） 第４図は従来のシングルエンド形差動増幅器の構成を示
す。ここで、1,2は入力端子、３は接続点、４は出力端
子、５はRFバイパス用キヤパシタ、Q1〜Q5はFETであ
る。この差動増幅器はFET（Q3,Q4）を負荷としているた
め比較的低電圧で動作し、かつ高利得が得られることか
ら、ICなどに広く用いられている。 以下、第５図に示す第４図のRF等価回路を用いてこの差
動増幅器の動作を説明する。ここで、gm1,gm2,gm4はそ
れぞれQ1,Q2,Q4の相互コンダクタンス、Zd1,Zd2,Zd3,Z
d4はそれぞれQ1,Q2,Q3,Q4のドレイン・ソース間寄生イ
ンピーダンス、G,S,DはそれぞれFETのゲートソース、ド
レイン、vi1,vi2はそれぞれ端子1,端子２の入力電圧、v
0は端子４の出力電圧、v1,v2はそれぞれQ1,Q2のゲート
・〜ソース間電圧、v5はQ5のドレイン・ソース（接地）
間電圧、v34はQ4のゲート・ソース間電圧である。Q3,Q5
は定電流源で非常に高いインピーダンスを有する。端子
1,端子２に接続される回路の出力インピーダンスがQ1,Q
2のゲート・ソース間インピーダンスに比べて十分に小
さいとすれば、v1,v2,v5は第（１）式となる。 v1＝（vi1−vi2）/2 v2＝（vi2−vi1）/2 ……（１） v5＝（vi1＋vi2）/2 ここで、vi1＝vi2とするとv1＝v2となりv0＝０となる。
vi1＝−vi2の場合にはv5＝０となり、Q1,Q2のゲート・
ソース間にそれぞれv1＝（vi1−vi2），v2＝（vi2−
vi1）が加わる。まず、v1により３に出力される電圧v3
は、Q1がZd1,Zd3を負荷とするソース接地FETであるか
ら、第（２）式となる。 v3＝−gm1・（1/Zd1＋1/Zd3）-1・（vi1−vi2）/2 ……
（２） v3は、Q4のソースにZd2を負荷したソースホロワ回路に
入力され端子４に電圧v01を出力する。 v01＝
【gm4／（gm4＋１／Zd2＋１／Zd4）】・v3 …
（３） 一方、v2は、Q4のドレインを接地したドレイン接地FET
を負荷とするソース接地FET Q2のゲート・ソース間に
印加される。Q2よりQ4を見るインピーダンスは1/（gm4
＋1/Zd4）であり、４に電圧v02が出力される。 v02＝−gm2
（３） 一方、v2は、Q4のドレインを接地したドレイン接地FET
を負荷とするソース接地FET Q2のゲート・ソース間に
印加される。Q2よりQ4を見るインピーダンスは1/（gm4
＋1/Zd4）であり、４に電圧v02が出力される。 v02＝−gm2
【Zd2 １／（gm4＋１／Zd4）】・v2 …
（４） ここで、一般に数GHz以下の周波数帯では gmZd＞＞１であるから、gm1＝gm2＝gm4とすれば、 v01＝−gm1（1/Zd1＋1/Zd2）・v1 v02＝−v2＝v1 となり、v01＞＞v02である。したがつて、v0はQ1のゲー
ト・ソース間に印加されるv1＝（vi1−vi2）/2のみによ
つて決まる。ここで、Q1およびQ3のドレイン・ソース間
容量、コンダクタンスをそれぞれCds,Gds、ωを角周波
数とすれば 1/Zd1＋1/Zd2＝２（Gds＋ｊωCds） …（６） となるから、利得Gaの絶対値は第（７）式で与えられ
る。 第７式に示すように、従来の差動増幅器では利得式の分
母にωCdsという周波数依存生を持つ項を含むため、周
波数が高くなると利得が低下する。 （発明が解決しようとする問題点） 第６図に一般的なマイクロ波帯FETのパラメータを用い
て計算した特性例を示す。図のように、500MHzを越える
周波数付近から利得が低下し、1GHz以上の周波数におい
ては利得傾斜が大きくなる。このため、従来1GHz帯の差
動増幅器としてこの種のものが使用できなかつた。 本発明の目的は上記欠点を解消し、1GHz以上の高周波に
おいても利得の傾斜が少ないシングルエンド形増幅器を
提供することにある。 （問題点を解決するための手段） 本発明の特徴は、従来のシングルエンド形差動増幅器の
動作周波数限界の原因である、FETのドレイン・ソース
間容量Cdsの影響を抑圧するための回路を付加し、増幅
器の利得傾斜特性を改善した点にあり、その特徴は、第
１のトランジスタの第１電極に第２のトランジスタの第
２電極を接続するとともに、第２のトランジスタの第１
電極を交流的に接地した構成の、２つの単位回路（A,
B）を具備し、各単位回路の第１のトランジスタの第２
電極を共通とするとともに電流源を介して交流的に接地
し、各単位回路（A,B）の第２トランジスタの第３電極
を一方の単位回路（Ａ）の第１トランジスタの第１電極
に接続し、各単位回路（A,B）の第１トランジスタの第
３電極を入力端子とし、単位回路（Ｂ）の第２トランジ
スタの第２電極を出力端子とするシングルエンド形差動
増幅器において、単位回路（Ａ）の第２トランジスタの
第１電極と第３電極の間にキヤパシタと抵抗との直列回
路が設けられる差動増幅器にある。 上記トランジスタとしては、通常のバイポーラトランジ
スタ又はFETが可能である。上記第１電極はドレイン又
はコレクタ、第２電極はソース又はエミツタ、第３電極
はベース又はゲートに対応する。 （実施例） 第１図は本発明の実施例を説明する図であつて、６は抵
抗（ZL）、７はキヤパシタ（CL）であり、他は第４図と
同じである。ここで、７はZLに直流電流を流さないため
のキヤパシタで、CLは使用周波数ではインピーダンスが
無視できる程度に十分に大きな値にすることが望まし
い。このCLによつて本回路の直流バイアス条件は従来の
回路と同じになる。 第（２）式で示したように、ZLがない場合（ZL＝∞）の
利得Gaは で与えられる。ここで、Gds,CdsはQ1およびQ3のドレイ
ン・ソース間コンダクタンス、容量である。利得の平た
んな帯域をより高い周波数まで維持するため、本発明で
は、RF的にQ1,Q3のドレイン・ソース間に抵抗ZLを付加
した。これにより、利得Ga′は（８）式となる。 ZLを小さくしていくに従つてCdsの影響が現れる周波数
が高くなり、1GHz以上の高周波においても利得傾斜の少
ない良好な増幅特性が実現できる。以上述べたZLの効果
を検証するため、第１図に示す回路の特性計算例を第２
図に示す。ここで、使用したFETは第６図のものと同じ
であり、また、ZL＜＜1/ωCdsとしている。図に示すよ
うに3GHz帯でも平たんで良好な特性が得られている。 以上はトランジスタとしてFETの場合について説明した
が、バイポーラトランジスタでも同様に動作する。NPN
トランジスタを用いた場合の例を第３図に示す。動作原
理は第１図の場合とまつたく同様である。 （発明の効果） 以上説明したように、本発明はシングルエンド形差動増
幅器におけるFETの寄生容量の影響を除去し、1GHz以上
の高周波帯で動作可能な構成としているから、マイクロ
波帯での広い応用が可能となる利点がある。例えば、マ
イクロ波ミキサのIF出力の増幅、マイクロ波ダブルバラ
ンス形ミキサにおける二つのIF出力の合成などが考えら
れる。
（４） ここで、一般に数GHz以下の周波数帯では gmZd＞＞１であるから、gm1＝gm2＝gm4とすれば、 v01＝−gm1（1/Zd1＋1/Zd2）・v1 v02＝−v2＝v1 となり、v01＞＞v02である。したがつて、v0はQ1のゲー
ト・ソース間に印加されるv1＝（vi1−vi2）/2のみによ
つて決まる。ここで、Q1およびQ3のドレイン・ソース間
容量、コンダクタンスをそれぞれCds,Gds、ωを角周波
数とすれば 1/Zd1＋1/Zd2＝２（Gds＋ｊωCds） …（６） となるから、利得Gaの絶対値は第（７）式で与えられ
る。 第７式に示すように、従来の差動増幅器では利得式の分
母にωCdsという周波数依存生を持つ項を含むため、周
波数が高くなると利得が低下する。 （発明が解決しようとする問題点） 第６図に一般的なマイクロ波帯FETのパラメータを用い
て計算した特性例を示す。図のように、500MHzを越える
周波数付近から利得が低下し、1GHz以上の周波数におい
ては利得傾斜が大きくなる。このため、従来1GHz帯の差
動増幅器としてこの種のものが使用できなかつた。 本発明の目的は上記欠点を解消し、1GHz以上の高周波に
おいても利得の傾斜が少ないシングルエンド形増幅器を
提供することにある。 （問題点を解決するための手段） 本発明の特徴は、従来のシングルエンド形差動増幅器の
動作周波数限界の原因である、FETのドレイン・ソース
間容量Cdsの影響を抑圧するための回路を付加し、増幅
器の利得傾斜特性を改善した点にあり、その特徴は、第
１のトランジスタの第１電極に第２のトランジスタの第
２電極を接続するとともに、第２のトランジスタの第１
電極を交流的に接地した構成の、２つの単位回路（A,
B）を具備し、各単位回路の第１のトランジスタの第２
電極を共通とするとともに電流源を介して交流的に接地
し、各単位回路（A,B）の第２トランジスタの第３電極
を一方の単位回路（Ａ）の第１トランジスタの第１電極
に接続し、各単位回路（A,B）の第１トランジスタの第
３電極を入力端子とし、単位回路（Ｂ）の第２トランジ
スタの第２電極を出力端子とするシングルエンド形差動
増幅器において、単位回路（Ａ）の第２トランジスタの
第１電極と第３電極の間にキヤパシタと抵抗との直列回
路が設けられる差動増幅器にある。 上記トランジスタとしては、通常のバイポーラトランジ
スタ又はFETが可能である。上記第１電極はドレイン又
はコレクタ、第２電極はソース又はエミツタ、第３電極
はベース又はゲートに対応する。 （実施例） 第１図は本発明の実施例を説明する図であつて、６は抵
抗（ZL）、７はキヤパシタ（CL）であり、他は第４図と
同じである。ここで、７はZLに直流電流を流さないため
のキヤパシタで、CLは使用周波数ではインピーダンスが
無視できる程度に十分に大きな値にすることが望まし
い。このCLによつて本回路の直流バイアス条件は従来の
回路と同じになる。 第（２）式で示したように、ZLがない場合（ZL＝∞）の
利得Gaは で与えられる。ここで、Gds,CdsはQ1およびQ3のドレイ
ン・ソース間コンダクタンス、容量である。利得の平た
んな帯域をより高い周波数まで維持するため、本発明で
は、RF的にQ1,Q3のドレイン・ソース間に抵抗ZLを付加
した。これにより、利得Ga′は（８）式となる。 ZLを小さくしていくに従つてCdsの影響が現れる周波数
が高くなり、1GHz以上の高周波においても利得傾斜の少
ない良好な増幅特性が実現できる。以上述べたZLの効果
を検証するため、第１図に示す回路の特性計算例を第２
図に示す。ここで、使用したFETは第６図のものと同じ
であり、また、ZL＜＜1/ωCdsとしている。図に示すよ
うに3GHz帯でも平たんで良好な特性が得られている。 以上はトランジスタとしてFETの場合について説明した
が、バイポーラトランジスタでも同様に動作する。NPN
トランジスタを用いた場合の例を第３図に示す。動作原
理は第１図の場合とまつたく同様である。 （発明の効果） 以上説明したように、本発明はシングルエンド形差動増
幅器におけるFETの寄生容量の影響を除去し、1GHz以上
の高周波帯で動作可能な構成としているから、マイクロ
波帯での広い応用が可能となる利点がある。例えば、マ
イクロ波ミキサのIF出力の増幅、マイクロ波ダブルバラ
ンス形ミキサにおける二つのIF出力の合成などが考えら
れる。
第１図は本発明の実施例、第２図は第１図の回路の利得
周波数特性の計算値を示す図、第３図は本発明の別の実
施例、第４図は従来のシングルエンド形差動増幅器の構
成、第５図は第４図の回路のRF等価回路、第６図は第４
図の回路の利得周波数特性の計算値を示す図である。 1,2…入力端子、３…接続点、４…出力端子、５…バイ
パス用キヤパシタ、６…抵抗（ZL）、７…キヤパシタ
（CL）、Q1〜Q5…FET、G,D,S…FETのゲート，ドレイ
ン，ソース、gm1,gm2,gm4…Q1,Q2,Q4の相互コンダクタ
ンス、Zd1,Zd2,Zd3,Zd4…Q1,Q2,Q3,Q4のドレイン・ソー
ス間寄生インピーダンス、vi1,vi2…入力端子、v0…出
力端子、v1,v2…Q1,Q2のゲート・〜ソース間電圧、v5…
Q5のドレイン・ソース間電圧、v34…Q4のゲート・〜ソ
ース間電圧。
周波数特性の計算値を示す図、第３図は本発明の別の実
施例、第４図は従来のシングルエンド形差動増幅器の構
成、第５図は第４図の回路のRF等価回路、第６図は第４
図の回路の利得周波数特性の計算値を示す図である。 1,2…入力端子、３…接続点、４…出力端子、５…バイ
パス用キヤパシタ、６…抵抗（ZL）、７…キヤパシタ
（CL）、Q1〜Q5…FET、G,D,S…FETのゲート，ドレイ
ン，ソース、gm1,gm2,gm4…Q1,Q2,Q4の相互コンダクタ
ンス、Zd1,Zd2,Zd3,Zd4…Q1,Q2,Q3,Q4のドレイン・ソー
ス間寄生インピーダンス、vi1,vi2…入力端子、v0…出
力端子、v1,v2…Q1,Q2のゲート・〜ソース間電圧、v5…
Q5のドレイン・ソース間電圧、v34…Q4のゲート・〜ソ
ース間電圧。
Claims (1)
- 【請求項１】第１のトランジスタの第１電極に第２のト
ランジスタの第２電極を接続するとともに、第２のトラ
ンジスタの第１電極を交流的に接地した構成の、２つの
単位回路（A,B）を具備し、各単位回路（A,B）の第１の
トランジスタの第２電極を共通とするとともに電流源を
介して交流的に接地し、各単位回路（A,B）の第２トラ
ンジスタの第３電極を一方の単位回路（Ａ）の第１トラ
ンジスタの第１電極に接続し、各単位回路（A,B）の第
１トランジスタの第３電極を入力端子とし、他方の単位
回路（Ｂ）の第２トランジスタの第２電極を出力端子と
するシングルエンド形差動増幅器において、 上記一方の単位回路（Ａ）の第２トランジスタの第１電
極と第３電極の間にキヤパシタと抵抗との直列回路が設
けられることを特徴とする差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61162031A JPH0734528B2 (ja) | 1986-07-11 | 1986-07-11 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61162031A JPH0734528B2 (ja) | 1986-07-11 | 1986-07-11 | 差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6318808A JPS6318808A (ja) | 1988-01-26 |
| JPH0734528B2 true JPH0734528B2 (ja) | 1995-04-12 |
Family
ID=15746761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61162031A Expired - Lifetime JPH0734528B2 (ja) | 1986-07-11 | 1986-07-11 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734528B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0540578Y2 (ja) * | 1988-05-26 | 1993-10-14 |
-
1986
- 1986-07-11 JP JP61162031A patent/JPH0734528B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6318808A (ja) | 1988-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |