JPH0736140B2 - 波形発生装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル回路によって波
形を発生する波形発生装置に関するもので、特に波形を
アクセスするレートが波形１周期において変化する波形
発生装置に関する。

【０００２】

【従来技術】デジタル技術の進歩に伴い、デジタル回路
で波形データを発生し、その波形データをデジタル−ア
ナログ変換器でアナログ信号に変換してアナログ信号波
形を発生することが可能となった。この様なデジタル回
路による波形発生は電子楽器にも用いられ、種々の音色
の波形が発生可能な電子楽器が製品化されている。

【０００３】従来、前述の様なデジタル回路による電子
楽器の楽音発生方式として、（イ）正弦波合成方式、
（ロ）可変フィルタ方式、（ハ）波形メモリ読出し方式
と、（ニ）周波数変調方式等がある。

【０００４】前述（イ）の正弦波合成方式は基本波並び
に高調波の正弦波信号をデジタル回路で発生し、そのデ
ジタル波形信号を合成して所望の音色の楽音を発生する
方式である。この方式は所望の倍音構成の楽音を得る場
合には必要とする倍音の種類数の計算チャンネルを必要
とする。さらには時間的にスペクトラムを変化させる場
合には各倍音ごとに振幅レベルを可変するための倍音の
種類数の高調波制御信号を必要とする。この方式は前述
の計算チャンネル並びに高調波制御信号が倍音の種類数
の回路を必要とするので発生回路が大きくなり、さらに
高調波制御信号の発生制御が複雑となる問題を有してい
る。

【０００５】（ロ）の可変フィルタ方式はデジタルフイ
ルタを用いるもので、フィルタの周波数特性を高調波制
御信号によって変化させる方式である。この方式はデジ
タルフィルタの回路が大きくなる問題を有する。さらに
固定サンプリングレートで波形を発生した場合、すなわ
ち固定サンプリングレートでデジタルフィルタの入力と
なる原音を発生した場合には高調波を多く有する波形を
得ることが難しく、しいてはデジタルフィルタの高調波
領域での効果が半減するという問題を有する。またさら
にこの方式は折返し歪を発生する問題を有している。

【０００６】（ハ）の波形メモリ読出し方式はあらかじ
めメモリ等に記憶されている波形データを順次位相角に
対応して読出して波形を発生する方式である。前述の波
形メモリに記憶されている波形データは楽音として発生
する楽音波形のデータであるためその波形のスペクトラ
ムは固定となっていた。そのためスペクトラムを変化さ
せるにはスペクトラムの変化に対応した波形データをメ
モリに記憶しておかなければならず、さらにそれらを順
次スペクトラムの変化に対応して読出すための制御回路
を必要とする。それゆえこの方式はメモリの容量は増大
し制御回路も複雑となる問題を有していた。なお、この
（ハ）の波形メモリ読出し方式のひとつの展開を開示し
たものとして、特開昭５４−６１５１１号公報、特開昭
５４−６１５１２号公報、特開昭５５−１６４８９８号
公報などがある。これらの開示技術は、波形の周波数を
決定する周波数情報を、波形１周期の途中で切換えるよ
うにしたもので、波形メモリに記憶された波形（例えば
正弦波）を、歪んだ形状の波形として読出すようにな
る。

【０００７】しかし、この先行技術において、波形の歪
ませ方を変更しようとすれば、周波数情報を適宜変更せ
ねばならず、しかも発生楽音の周波数を変化させること
なく、波形の歪ませ方を変えるには、複雑な計算を必要
とするなど、改善すべき問題があった。

【０００８】また、この（ハ）の波形メモリ読出し方式
の他の展開のひとつとして、非線形変換テーブルメモリ
を用いる方式がある。このような先行技術を開示したの
として特開昭５４−６６８２６号公報がある。

【０００９】この公報に開示された技術に従えば、正弦
波や三角波が非線形変換テーブルメモリにて非線形変換
されて、種々変化した波形となる。

【００１０】しかし、この先行技術では、先ず非線形テ
ーブルメモリを準備しないといけない。更に非線形変換
されて得られる波形がどのようになってゆくのか、直観
的な理解が困難である。また時間と共にスペクトラムを
変化させようとした場合、如何なるパラメータをどのよ
うに変化させれば高調波成分の含有率を増減できるのか
といったことについては、理解しづらく制御がむづかし
い。このような種々不便な点がある。

【００１１】（ニ）の方式は周波数変調を応用したもの
であり、搬送波と変調波すなわち２個の正弦波を用いて
周波数比、変調深さを変えることにより倍音を変化させ
る方式である。この方式は倍音をある程度制御すること
は可能であるが、各倍音がベツセル関数的に変化するた
め、スペクトラムの包絡がなめらかに変化する楽音を得
ることが困難であった。

【００１２】

【発明が解決しようとする課題】本発明は、上述した背
景になされたもので、波形のスペクトラムを変調信号に
従ってなめらかに変更制御できるようにした波形発生装
置を提供するものである。

【００１３】

【課題を解決するための手段】本発明の波形発生装置
は、波形情報を記憶する記憶手段と、この記憶手段に記
憶された前記波形情報を読み出すために、生成すべき波
形の周波数に対応し、波形１周期にわたり均一レートで
変化する位相角を表わすアドレス信号を発生するように
したアドレス信号生成手段と、前記記憶手段に記憶され
た前記波形情報にて表現される波形の１／２周期の波形
情報を読み出す期間を決定することで、前記波形情報を
位相が歪んだ形状の波形を表現する波形情報として読み
出す際の位相の変調度合を決定する変調信号を発生する
変調信号生成手段と、前記アドレス信号と前記変調信号
とを入力し、前記変調信号にて指定される期間を前記ア
ドレス信号が歩進する間に、前記１／２周期の波形情報
を前記記憶手段から読み出すための修正アドレス信号を
生成し、前記変調信号にて指定される期間を除く１周期
の残余の期間の少なくとも一部の期間を前記アドレス信
号が歩進する間に、のこりの１／２周期の波形情報を前
記記憶手段から読み出すための修正アドレス信号を生成
する修正手段と、この修正手段から発生する前記修正ア
ドレス信号にて前記記憶手段をアクセスし、前記アドレ
ス信号生成手段が発生する前記アドレス信号に従って決
定される周波数をもち、前記変調信号生成手段から発生
する前記変調信号に従って量だけ、前記記憶手段に記憶
された前記波形情報にて表現される波形から歪んだ形状
の波形を表わす波形情報を出力させるアクセス手段とを
具備してなる。

【００１４】

【作用】本発明は、上記構成によって、変調信号に従っ
て、波形１周期において歩進レートが変化する修正アド
レス信号を発生するようになり、この修正アドレス信号
によって波形情報がアクセスされる。従って、変調信号
に従った量だけ記憶手段に記憶される波形から歪んだ形
状の波形が出力されることになる。

【００１５】

【実施例】以下、図面を用いて本発明を詳細に説明す
る。図１は本発明の実施例の回路構成図である。図１に
おいては本発明を電子楽器に応用した実施例である。鍵
盤１の第１の出力は周波数情報発生回路２に、第２の出
力は高調波制御信号発生回路４とエンべロープ制御信号
発生回路５に入力する。周波数情報発生回路２の出力は
位相角計算回路３の第１の入力端子に加わる。位相角計
算回路３の出力はその第２の入力端子と波形合成回路８
の入力端子Ａに接続される。高調波制御信号発生回路４
の出力は加算回路６の第１の入力端子に接続される。加
算回路６の第２の入力には図示しない他の回路からの制
御信号を入力する。加算回路６の出力は波形合成回路８
の入力端子Ｂに入力する。エンベロープ乗算回路７の第
１の入力には波形合成回路８の出力端子Ｃが、第２の入
力にはエンべロープ制御信号発生回路５の出力がそれぞ
れ接続される。エンベロープ乗算回路７の出力は図示し
ないデジタル−アナログ変換回路ＤＡＣに接続される。
鍵盤１は押下された鍵の位置情報や押下された鍵のタイ
ミング信号を発生する回路であり、鍵の位置情報は周波
数情報発生回路２に、鍵のタイミング信号は高調波制御
信号発生回路４、エンべロープ制御信号発生回路５にそ
れぞれ入力する。周波数情報発生回路２は前述の押下さ
れた鍵の位置情報から、その鍵に対応した周波数情報す
なわち位相角情報を発生する回路であり、たとえば特定
のクロックによって順次位相角情報を出力する。位相角
計算回路３は第１の入力端子と第２の入力端子とに印加
される情報を加算し出力する。位相角計算回路３の出力
は位相角計算回路３の第２の入力端子に加わるので周波
数情報発生回路２より発生した位相角情報は特定のクロ
ックによって順次位相角計算回路３の内容に加算され
る。すなわち位相角計算回路３によって周波数情報発生
回路２より発生した位相角情報は累算される。その累算
は１周期単位で行なわれ、１周期以上の位相角となった
場合には１周期の位相が減算される。図１の実施例にお
いては、たとえば２ ¹² を１周期の位相角（即ち２πに相
当する）とし、それ以上の値となった時には、キャリー
が出力されるがそのキャリーを使用していないので、結
果的には１周期分の位相角を減算したものとなってい
る。位相角計算回路３の出力は波形合成回路８の入力端
子Ａに入力する。高調波制御信号発生回路４には前記タ
イミング信号が入力し、高調波制御信号発生回路４によ
って例えば時間と共に高調波成分を変化させるための音
色制御信号に変換される。その出力すなわち音色制御信
号は加算回路６において外部からの制御信号例えば外部
の操作子によって音色を変化させるための制御信号と加
算される。加算回路６は外部から制御信号を入力しない
場合には省略も可能である。加算回路６の出力は波形合
成回路８の出力端子Ｂに加わる。波形合成回路８は入力
端子Ａより出力する均一レートで変化する位相角を表わ
すアドレス信号から１周期間にわたってレートが変化す
る修正アドレス信号を得、波形をアクセスするための回
路であり、入力端子Ｂより入力する制御信号によってそ
のレートは変化する。

【００１６】たとえば、波形合成回路８は図２に示す様
に割算回路９と波形メモリ１０より成る。割算回路９は
入力端子Ａより入力する位相角を特定の位相角範囲で入
力端子Ｂより入力する音色制御信号即ち高調波制御信号
によって割算し、他の特定範囲で異なる値でさらに割算
する様な動作をする。すなわち、波形合成回路８におい
て位相角の進み方が１周期にわたって一定ではなく、変
化する様になされたものである。その結果は波形合成回
路８内の波形メモリ１０をアクセスし、波形データが出
力端子Ｃより出力される。この時のメモリのアクセスは
１周期にわたって一定ではなく１周期内で変化するの
で、波形メモリ１０に格納されている波形の位相を歪ま
せた波形データが出力端子Ｃより出力される。

【００１７】鍵盤１のタイミング信号はさらにエンベロ
ープ制御信号発生回路５に入力する。エンベロープ制御
信号発生回路５は、出力する楽音の振幅を変化させる制
御データを発生する。その出力すなわちエンベロープ信
号はエンベロープ乗算回路７に入力する。一方、波形合
成回路８の出力端子Ｃより出力された波形データがエン
ベロープ乗算回路７に入力しており、エンベロープ乗算
回路７においてその波形データとエンベロープ信号が乗
算され、出力される。

【００１８】図３は図２に示した本発明の実施例の波形
合成回路８の構成をさらに詳細に示した回路図である。
図中における記号は略されており、それぞれの記号ａ、
ｃはｂ、ｄに示す構成となっている。図４ａはｂにおけ
るＦＥＴのゲート回路を表わし、ソース、ドレインがゲ
ート回路の入出力に、ゲートが制御入力端子に対応して
いる。第４図ｃはｄの入力の排他的論理オアゲートを表
わしている。入力端子Ｎはゲート群Ｇ１とゲート群Ｇ２
に接続されている。ゲート群Ｇ１、Ｇ２の他端は排他的
論理オア群ＥＯＲ１に接続され、その出力信号は排他的
論理オア群ＥＯＲ２を介して割算器ＤＩＶの入力Ａ０〜
Ａ１１に入力する。ゲート群Ｇ１は入力端子Ｎの各ビッ
ト位置Ｎ０〜Ｎ１１が上位ビットに１ビットシフトされ
る様に接続されており最下位ビットはローレベル（グラ
ンドレベル）が入力する様に接続されている。ゲート群
Ｇ２の制御入力端子には制御端子ＳＡＴが接続され、ゲ
ート群Ｇ１の制御入力端子には制御端子ＳＡＴがインバ
ータＩ１を介して接続される。アンドゲートＡＮＤ１の
第１の入力には制御端子ＳＩＰが接続され、第２の入力
には入力端子ＮのビットＮ１１が入力し、その出力は排
他的論理オア群ＥＯＲ１の第２の入力に共通に接続され
る。

【００１９】入力端子ＭのビットＭ０〜Ｍ１０は排他的
論理オア群ＥＯＲ３を介して、ビットＭ１１はゲートＧ
３と排他的論理オア群ＥＯＲ３を介して割算器ＤＩＶの
入力Ｂ０〜Ｂ１１に入力する。排他的論理オア群ＥＯＲ
３のビットＭ１１に対応する入力には他方が接地された
ゲートＧ４が接続されており、その制御入力端子には制
御端子ＳＡＴが接続される。一方ゲートＧ３の制御入力
端子にはＳＡＴがインバータＩ２を介して接続される。
コンパレータＣＯＭＰの第１の入力Ａ１１〜Ａ０には排
他的論理オア群ＥＯＲ１の出力が、第２の入力Ｂ１１〜
Ｂ０には排他的論理オア群ＥＯＲ３に入力するのと同じ
信号が入力し、その比較出力ＯＵＴはアンドゲートＡＮ
Ｄ２の第１の入力に接続される。アンドゲートＡＮＤ２
の第２の入力には制御端子ＳＡＴが接続され、その出力
は排他的論理オア群ＥＯＲ２、排他的論理オア群ＥＯＲ
３の夫々の第２の入力に共通に入力する。

【００２０】割算器ＤＩＶの演算出力Ｄ０〜Ｄ１１はゲ
ート群Ｇ５、Ｇ６を介してリードオンリメモリＲＯＭの
アドレス入力に入力する。リードオンリメモリＲＯＭに
は余弦波の半波長分の波形振幅値が記憶されており、出
力が全てローレベルの時−１にハイレベルの時＋１に対
応している。制御端子ＳＱＵはゲート群Ｇ５の制御入力
端子と、インバータＩ３を介してゲート群Ｇ６の制御入
力端子に接続される。リードオンリメモリＲＯＭの出力
Ｏ０〜Ｏ１０は排他的論理オア群ＥＯＲ４を介して出力
される。制御端子ＳＱＵとビットＮ１１はアンドゲート
ＡＮＤ３にそれぞれ入力し、その出力は排他的論理オア
群ＥＯＲ４の入力に共通に入力する。

【００２１】図３における本発明の実施例においては、
入力端子Ｎ、Ｍがそれぞれ図１における波形合成回路８
の入力Ａ、Ｂに対応する。すなわち入力端子Ｎには図１
の位相角計算回路３の出力例えば１２ビットの位相角デ
ータＮ０〜Ｎ１１が入力し、入力端子Ｍには図１の加算
回路６からの例えば１２ビットの音色制御データ即ち変
調深さデータＭ０〜Ｍ１１が入力する。

【００２２】この回路は上述したようにＳＡＴ、ＳＩ
Ｐ、ＳＱＵの３個の制御端子を有し、そのいずれかを選
択することによって、すなわち前述の制御端子のうちの
１個にハイレベルを入力することによって、入力端子Ｍ
より入力した信号によって波形が様々な変化をする。

【００２３】先ず、制御端子ＳＡＴにハイレベル信号を
制御端子ＳＩＰ、ＳＱＵにローレベル信号を入力した時
には鋸歯状波が発生する。制御端子ＳＩＰ、ＳＱＵにロ
ーレベル信号が入力すると、アンドゲートＡＮＤ１、Ａ
ＮＤ３の出力はローレベル信号となり、排他的論理オア
群ＥＯＲ１、ＥＯＲ４はバッファとして動作する。また
ゲート群Ｇ５の制御入力端子にはローレベル信号が入力
するのでゲート群Ｇ５はオフとなる。さらにインバータ
Ｉ３にローレベル信号が入力するので、その出力はハイ
レベルとなり、ゲート群Ｇ６の制御入力端子にはその出
力すなわちハイレベル信号が入力するのでゲート群Ｇ６
はオンとなる。すなわち割算器ＤＩＶの出力Ｄ１〜Ｄ１
１がリードオンリメモリＲＯＭのアドレスＡ０〜Ａ１０
にそれぞれ入力する。

【００２４】一方制御端子ＳＡＴにはハイレベル信号が
入力しているのでゲート群Ｇ２はオンとなり、インバー
タを介して入力している群Ｇ１の制御入力端子にはロー
レベル信号が入力しているので、ゲート群Ｇ１はオフと
なる。すなわち入力Ｎの各ビットＮ０〜Ｎ１１が割算器
ＤＩＶの入力Ａ０〜Ａ１１に排他的論理オア群ＥＯＲ２
を介して入力する。また制御端子ＳＡＴにハイレベル信
号が入力するとゲートＧ４がオン、ゲートＧ３がオフと
なり、割算器ＤＩＶの入力Ｂ１１に対応する排他的論理
オア群ＥＯＲ３の入力はローレベルとなる。

【００２５】入力端子Ｎに入力する値と入力端子Ｍに入
力する値がコンパレータＣＯＭＰによって比較される。
入力端子Ｎに入力した値が入力端子Ｍに入力した値より
小の時には比較出力ＯＵＴよりローレベル信号が出力さ
れ、アンドゲートＡＮＤ２を介してそのローレベル信号
は排他的論理オア群ＥＯＲ２、ＥＯＲ３に入力する。そ
の結果排他的論理オア群ＥＯＲ２、ＥＯＲ３はバッファ
として動作する。位相角が順次進み入力端子Ｎに入力す
る値が入力端子Ｍに入力する値より大きくなるとコンパ
レータＣＯＭＰの比較出力ＯＵＴよりハイレベル信号が
出力される。これによってアンドゲートＡＮＤ２の出力
がハイレベルとなり、その出力は排他的論理オア群ＥＯ
Ｒ２、ＥＯＲ３に入力しているので、排他的論理オア群
ＥＯＲ２、ＥＯＲ３がインバータ動作となる。

【００２６】すなわち制御端子ＳＡＴにハイレベル信号
と、制御端子ＳＩＰ、ＳＱＵにローレベル信号を入力し
た時には、位相角計算回路３より発生して入力端子Ｎよ
り入力した値すなわち位相角アドレス値ＮＸに対して演
算にてその値に歪を与え、あらたなすなわち演算後の位
相角アドレス値ＬＸによりリードオンリメモリＲＯＭに
記憶されている波形を読みだし波形を変化させる。図５
はその波形図を示す。横軸は時間ｔを、縦軸は振幅の正
規化値を示す。波形ＡＸは変調深さ情報ＭＸがＭＸ＝Ｔ
／２の場合、波形ＢＸはＭＸ＜Ｔ／２の場合であり、こ
こでＴは波形の１周期を表わす。この動作においてはコ
ンパレータＣＯＭＰの比較結果によって割算器ＤＩＶに
入力する値が変化するので１周期を二つの条件に分けて
説明する。ＮＸ≦ＭＸの場合にはリードオンリメモリＲ
ＯＭに格納されている余弦波の１／２周期の長さが変調
深さ情報となる様に動作する。すなわち、この条件中の
位相角アドレス値の値ＮＸ１に対してこの時のＬＸ１は ＬＸ１＝ＮＸ１／ＭＸ・Ｔ２……（１） となる。尚、割算器ＤＩＶにおいてはバイナリ演算であ
り、周期も２のベキ乗の値であるので、図３に示した本
発明の実施例においては、特に（１）式右辺のＴ／２を
乗じていないが、割算器ＤＩＶの出力は小数点以下の値
を出力しており、出力Ｄ１１が２進の小数点以下第１
位、出力Ｄ１０を２進の小数点以下第２位と順次なり、
その値を１ビット下位にシフトしてリードオンリメモリ
ＲＯＭのアドレスとしているので、等価的にＴ／２を乗
じた結果となっている。

【００２７】ＮＸ＞ＭＸの場合にはリードオンリメモリ
ＲＯＭに格納されている余弦波の残りの１／２周期がＴ
−ＭＸとなる様に動作する。すなわち、この条件中のＭ
Ｘの値ＮＸ２に対してこの時の演算後の位相角アドレス
値ＬＸ２は Ｔ−ＬＸ２＝（Ｔ−ＮＸ２）／（Ｔ−ＭＸ）・Ｔ／２……（２） を満足する。

【００２８】ここで周期Ｔがこのベキ乗であるので Ｔ−ＭＸ＝バーＭＸ、Ｔ−ＮＸ２＝バーＮＸ２、 Ｔ−ＬＸ２＝バーＬＸ２となり、演算後の位相角アドレ
ス値ＬＸ２は ＬＸ２＝バーＮＸ２／バーＭＸ・Ｔ／２……（３） で表わされる。ここで「バー」はそれぞれの信号のイン
バート（反転）信号を示す。図３の回路においては、こ
の条件すなわちＮＸ＞ＭＸとなるとコンパレータＣＯＭ
Ｐの出力はハイレベルとなり、アンドゲートＡＮＤ２を
介してハイレベル信号が排他的論理オア群ＥＯＲ２、Ｅ
ＯＲ３に入力するので、排他的論理オア群ＥＯＲ２、Ｅ
ＯＲ３はインバータ動作となり、割算器ＤＩＶにはそれ
ぞれバーＭＸとバーＮＸが入力する。その出力すなわち
ＬＸ２はインバートされていないが、リードオンリメモ
リＲＯＭに入力している波形は１／２波長の余弦波であ
るので、ＬＸを入力してもバーＬＸを入力しても同じ
で、その出力はインバートせずにそのままリードオンリ
メモリＲＯＭのアドレスに入力する。そのアドレス値に
よってリードオンリメモリＲＯＭの波形データが出力さ
れる。その値が図５の波形ＢＸである。これによってリ
ードオンリメモリＲＯＭは余弦波の半波長を記憶するだ
けでよく、記憶容量は半分でよい。リードオンリメモリ
ＲＯＭからの波形の読出しは０＜ＮＸ≦ＭＸの範囲で半
波長となり、残りＭＸ＜ＮＸ＜Ｔで半波長となってい
る。その結果ＭＸがＴ／２より小さい場合には鋸歯状波
となる。

【００２９】この鋸歯状波の波形の音色すなわち換言す
るならばスペクトラムはＭＸによって変化する。図６、
図７は本発明の実施例における前述動作の出力波形ａと
そのスペクトラムｂをそれぞれ示す。図６はＭＸ＝Ｔ／
２の場合であり、この時の変調深さを１００％とする。
図７はＭＸ＝Ｔ／８の場合であり、変調深さは２５％で
ある。図６のａ、図７のａの横軸は時間ｔ、縦軸は振幅
を示す。図６のｂ、図７のｂの横軸は周波数ｆ、縦軸は
その各周波数の振幅を示す。図６におけるＭＸが１００
％の時はリードオンリメモリＲＯＭに格納されている余
弦波が等時間間隔で順次くりかえし読出されるので、高
調波成分はなく、基本波のみとなる。図７におけるＭＸ
が２５％の時はリードオンリメモリＲＯＭに格納されて
いる余弦波が半波長単位で読出す時間間隔が異なるの
で、鋸歯状波となりそのスペクトラムは基本波と２次、
３次…等の高次の高調波を有する。ＭＸが２５％の時の
み説明したがＭＸの値の変化によってそれらの高次の高
調波は変化する。

【００３０】次に制御端子ＳＱＵにハイレベル信号１制
御端子ＳＡＴ、ＳＩＰにローレベル信号を入力した時に
は矩形波を発生する。

【００３１】制御端子ＳＡＴにローレベル信号を入力す
るとゲートＧ４はオフとなり、インバータＩ２を介して
ゲートＧ３の制御端子にハイレベルが入力するので、ゲ
ートＧ３はオンとなる。またアンドゲートＡＮＤ２もロ
ーレベル信号が入力するので、その出力もローレベルと
なり、排他的論理オア群ＥＯＲ２、ＥＯＲ３はバッファ
として動作する。この時コンパレータＣＯＭＰは動作は
するがその出力がアンドゲートＡＮＤ２に入力している
ので全体の動作には影響を与えない。これによって入力
端子Ｍより入力した信号は割算器ＤＩＶに各ビットＭ０
〜Ｍ１１が各ビットＢ０〜Ｂ１１に対応してそのまま入
力する。一方、制御端子ＳＩＰにローレベル信号が入力
しているのでゲート群Ｇ２はオフとなり、インバータＩ
１を介してゲート群Ｇ１の制御端子にハイレベル信号が
入力するのでゲート群Ｇ１はオンとなる。またアンドゲ
ートＡＮＤ１にもローレベル信号が入力するので、アン
ドゲートＡＮＤ１の出力もローレベルとなり、排他的論
理オア群ＥＯＲ１はバッファとして動作する。これによ
って入力端子Ｎより入力した信号は割算器ＤＩＶに各ビ
ットＮ０〜Ｎ１０が各ビットＡ１〜Ａ１１に対応して入
力する。すなわち１ビットシフトして割算器ＤＩＶに入
力する。割算器ＤＩＶの入力Ａ０にはゲート群Ｇ１の入
力Ａ０に対応したゲートが接地されているので、ローレ
ベル信号が入力する。制御端子ＳＱＵにはハイレベル信
号が入力しているのでゲート群Ｇ５がオンとなり、ゲー
ト群Ｇ６の制御端子にはインバータＩ３を介してローレ
ベル信号が入力するのでオフとなる。その結果リードオ
ンリメモリＲＯＭのアドレスＡ０〜Ａ１０には割算器Ｄ
ＩＶの出力Ｄ０〜Ｄ１０が対応して入力する。尚、割算
器ＤＩＶの出力Ｄ１１は使用されない。さらに、アンド
ゲートＡＮＤ３にもハイレベル信号が入力するので、入
力端子ＮのＭ１１はアンドゲートＡＮＤ３を介して排他
的論理オア群ＥＯＲ４に入力する。すなわち入力端子Ｎ
より入力したデータのトップビットＮ１１がローレベル
の時は排他的論理オア群ＥＯＲ４はバッファとして、ま
たハイレベルの時はインバータとして動作する。

【００３２】ここで入力端子Ｎより入力する値を前述と
同様にＮＸとし、さらに１／２周期すなわちＴ／２以前
の時の値をＮＸ１、Ｔ／２以後の時の値をＮＸ２とす
る。ＮＸ１とＮＸ２は上位ビットＮ１１が異なり、ＮＸ
１はＮ１１がローレベル、ＮＸ２はＮ１１がハイレベル
となる。

【００３３】ＮＸ≦Ｔ／２の時には前述した様に上位ビ
ットＮ１１はローレベルとなる。その結果、アンドゲー
トＡＮＤ３の出力もローレベルとなり、その出力は排他
的論理オア群ＥＯＲ４に入力しているので、排他的論理
オア群ＥＯＲ４はバッファとして動作する。この状態に
おいてＮＸ≦ＭＸの時には、アドレス値すなわち割算器
Ｄ１Ｖの出力Ｄ１〜Ｄ１１は１／２波長の波形を記憶し
ているリードオンリメモリＲＯＭのアドレスをアクセス
する。上位ビットＤ１１はオープンであるので、この範
囲すなわちＮＸ≦Ｔ／２において、全てのリードオンリ
メモリＲＯＭに記憶されているデータが指定されてリー
ドオンリメモリＲＯＭより出力される。この状態におい
てはアンドゲートＡＮＤ３の出力がローレベルであるの
でリードオンリメモリＲＯＭの出力がそのまま、端子Ｃ
より出力される。一方Ｔ／２≧ＮＸ＞ＭＸの時には割算
器ＤＩＶの出力は全てハイレベルとなる。これは割算器
ＤＩＶの出力は小数点以下の値を出力しており、１以上
の場合には全てハイレベルとなる様に回路が構成されて
いるからである。すなわち、Ｔ／２≧ＮＸ＞ＭＸの時に
は出力は全てハイレベルであるのでリードオンリメモリ
ＲＯＭの出力はリードオンリメモリＲＯＭに記憶されて
いる１／２波長の最終値となる。ＮＸ＞Ｔ／２の時に
は、上位ビットＮ１１はハイレベルとなる。その結果ア
ンドゲートＡＮＤ３の出力もハイレベルとなり、その出
力は排他的論理オア群ＥＯＲ４に入力しているので、排
他的論理オア群ＥＯＲ４はインバータとして動作する。
この状態において上位１ビットすなわちＮ１１を除いた
入力端子Ｎより入力した値ＮＸ′がＮＸ′≦ＭＸの時に
は割算器ＤＩＶの出力は前述のＮＸ≦ＭＸの時と同じ動
きとなる。しかしながらこの時のリードオンリメモリＲ
ＯＭの出力は排他的論理オア群ＥＯＲ４によってインバ
ートされ、さらにリードオンリメモリＲＯＭに記憶され
ている波形は余弦波の１／２波長であるので、端子Ｃよ
り出力される波形はＮＸ≦ＭＸの時と逆に変化する。Ｎ
Ｘ≧ＭＸの時には割算器ＤＩＶの出力は全てハイレベル
となり、排他的論理オア群ＥＯＲ４がインバータとして
動作しているので、端子Ｃより出力される値はリードオ
ンリメモリＲＯＭの出力される値と逆の値となる。図８
はその波形図を示す。

【００３４】横軸は時間ｔを、縦軸は振幅の正規化値を
示す。波形ＡＸは変調深さ情報ＭＸがＭＸ＝Ｔ／２の場
合、波形ＢＸ′はＭＸ＜Ｔ／２の場合の波形である。前
述した様に、１周期の半分すなわち前半Ｔ／２において
は、ＮＸ≦ＭＸの時には演算後の位相角アドレス値ＬＸ
１はこの時のＮＸの値ＮＸ１に対して ＬＸ１＝ＮＸ１／ＭＸ・Ｔ／２……（４） となる。さらにＮＸ＞ＭＸの時にはこの時の演算後の位
相角アドレス値ＬＸ１′は前述した様にその時のＮＸの
値ＮＸ１′に関係なく ＬＸ１＝Ｔ／２……（５） となる。先にも述べたが、図３の本発明の実施例におい
ては特にＴ／２を乗じていないが、割算器ＤＩＶにおい
てはバイナリ演算であり、周期Ｔもこのベキ乗の値であ
るので、各ビットの接続によって等価的にＴ／２を乗じ
た結果となっている。後半の１／２周期においてはこの
時のＮＸ、ＬＸの値ＮＸ２、ＬＸ３は（４）、（５）式
と同じとなる。前半の１／２周期とほぼ同じ動作となる
が、リードオンリメモリＲＯＭの出力が排他的論理オア
群ＥＯＲ４によってインバートされているので、その振
幅は反転した波形となる。これによってＢＸ′の様な矩
形波となり、その矩形波の波形の音色すなわち換言する
ならばスペクトラムはＭＸによって変化する。

【００３５】図９は本発明の実施例における前述動作の
変調深さが２５％の時の出力波形ＡとスペクトラムＢを
それぞれ示す。図９は図６、７と同様にＡの横軸は時間
ｔ、縦軸は振幅を示す。またＢの横軸は周波数ｆ、縦軸
はその各周波数の振幅を示す。変調深さ１００％すなわ
ちＭＸ＝Ｔ／２の場合には余弦波となり、図６に示した
波形とスペクトラムになる。しかし、図９に示す様に、
変調深さが１００％未満の時には高調波を発生し、その
高調波は３次、５次、７次…の様に奇数次の高調波とな
る。これらの奇数次の高調波はＭＸによって変化する。
またこの動作においては偶数次の高調波は発生しない。

【００３６】また、制御端子ＳＩＰにハイレベル信号、
制御端子ＳＡＴ、ＳＱＵにローレベル信号を入力した時
にはインパルス状の波形を発生する。

【００３７】制御端子ＳＡＴにローレベル信号を入力す
るとゲートＧ４はオフとなり、インバータＩ２を介して
ゲートＧ３の制御端子にハイレベルが入力するので、ゲ
ートＧ３がオンとなる。またアンドゲートＡＮＤ２にも
ローレベル信号が入力するので、その出力もローレベル
となり、排他的論理オア群ＥＯＲ２、ＥＯＲ３はバッフ
ァとして動作する。この時コンパレータＣＯＭＰは動作
はするが、その時の出力がアンドゲートＡＮＤ２に入力
しているので、全体の動作には影響を与えない。これに
よって端子Ｍより入力した信号は割算器ＤＩＶに各ビッ
トＭ０〜Ｍ１１が各ビットＢ０〜Ｂ１１に対応して入力
する。制御端子ＳＱＵにローレベル信号が入力するとＡ
ＮＤ３の出力はローレベルとなり、その出力すなわちロ
ーレベル信号が排他的論理オア群ＥＯＲ４に入力してい
るので、排他的論理オア群ＥＯＲ４はバッファとして動
作する。またゲート群Ｇ５の制御入力端子にはローレベ
ル信号が入力するので、Ｇ５はオフとなる。さらにイン
バータ１３にもローレベル信号が入力するので、その出
力はハイレベルとなり、ゲート群Ｇ６の制御入力端子に
はその出力すなわちハイレベル信号が入力するのでゲー
ト群Ｇ６はオンとなる。これにより、割算器ＤＩＶの各
出力Ｄ１〜Ｄ１１は、リードオンリメモリＲＯＭの各ア
ドレスＡ０〜Ａ１０にそれぞれ入力する。また割算器Ｄ
ＩＶの最下位ビットＤ０はオープン状態となる。さらに
排他的論理オア群ＥＯＲ４にもローレベルが入力し、排
他的論理オア群ＥＯＲ４はバッファとして動作するので
リードオンリメモリＲＯＭの出力Ｏ０〜Ｏ１１は端子Ｃ
より出力される。

【００３８】インバータＩ１は制御端子ＳＡＴからの入
力すなわちローレベル信号が入力し、その出力がゲート
群Ｇ１のゲートに入力しているので、ゲート群Ｇ１がオ
ンとなる。この時ゲート群Ｇ２はオフであるので、入力
端子Ｎより入力した信号Ｎ０〜Ｎ１１は最上位ビットＮ
１１をのぞいて割算器ＤＩＶの入力Ａ１〜Ａ１１に排他
的論理オア群ＥＯＲ１を介してそれぞれ入力する。入力
Ａ０にはローレベル信号が排他的論理オア群ＥＯＲ１を
介して入力する。アンドゲートＡＮＤ１には制御端子Ｓ
ＩＰの入力すなわちハイレベル信号が入力し、他方の入
力に入力端子Ｎの最上位ビットＮ１１が入力しているの
で、排他的論理オア群ＥＯＲ１は、入力端子Ｎの最上位
ビットＮ１１がローレベルの時バッファとして、ハイレ
ベルの時インバータとして動作する。

【００３９】入力端子Ｎより入力した信号ＮＸが１周期
Ｔの１／２より小さい場合には、ＮＸ≦ＭＸにおいてリ
ードオンリメモリＲＯＭを順次アクセスする。これによ
ってこの間すなわちＯ＜ＮＸ≦ＭＸは半波長の余弦波が
端子Ｃより出力される。またＮＸ＞ＭＸの時には割算器
ＤＩＶの出力は全てハイレベルとなる。これは前述した
様に割算器ＤＩＶの出力は小数点以下の値を出力してお
り、１以上の場合には全てハイレベルとなる様に回路が
構成されているからである。すなわち、ＮＸ＞ＭＸの時
には出力は全てハイレベルであるのでリードオンリメモ
リＲＯＭの出力はリードオンリメモリＲＯＭに記憶され
ている１／２波長の最終値となる。そして、ＮＸ＞Ｔ／
２の場合には、上位ビットＮ１１はハイレベルとなる。
その結果アンドゲートＡＮＤ１の出力もハイレベルとな
り、その出力はＥＯＲ１に入力しているので排他的論理
オア群ＥＯＲ１はインバータとして動作する。最上位ビ
ットＮ１１を除いた入力端子Ｎより入力した値のインバ
ート値ＮＸ′がＮＸ′≧ＭＸの時には、割算器ＤＩＶの
演算結果が１以上であるので割算器ＤＩＶの出力はすべ
てハイレベルとなる。これによってこの間のリードオン
リメモリＲＯＭの出力は余弦波の半波長の最終値とな
り、端子Ｃより出力される。またＮＸ′＜ＭＸの時に
は、ＮＸが順次大となるにしたがってＮＸ′が小となる
ので、前述したＮＸ＜Ｔ／２の場合でＮＸ≦ＭＸの時と
逆の順序でリードオンリメモリＲＯＭをアクセスする。

【００４０】この結果、ＭＸ＜ＮＸ＜Ｔ−ＭＸにおいて
は出力は一定となり、その他の範囲すなわちＮＸ＜Ｍ
Ｘ、Ｔ−ＭＸ＜ＮＸにおいてリードオンリメモリＲＯＭ
に格納された波形が出力される。

【００４１】図１０はその波形図を示す。横軸は時間ｔ
を、縦軸は振幅の正規化値を示す。波形ＡＸは変調深さ
情報ＭＸがＭＸ＝Ｔ／２の場合、波形ＢＸ″はＭＸ＜Ｔ
／２の場合の波形である。ＮＸ＜ＭＸ、Ｔ−ＭＸ＜ＮＸ
のそれぞれを満足するＮＸの値ＮＸ１、ＮＸ２におい
て、その時のリードオンリメモリＲＯＭのアドレスＬＸ
１、ＬＸ２はそれぞれ ＬＸ１＝ＮＸ１／ＭＸ・Ｔ／２……（６） ＬＸ２＝バーＮＸ２′／ＭＸ・Ｔ／２……（７） となる。ここでＮＸ２′はＮＸ２の最上位ビットＮ１１
を零とした時の値である。またＭＸ＜ＮＸ＜Ｔ−ＭＸに
おいては一定となる。この時の値はリードオンリメモリ
ＲＯＭに格納されている１／２波長の余弦波の最終値で
ある。

【００４２】図１１に本発明の実施例における前述動作
の変調深さが２５％の時の出力波形ＡとスペクトラムＢ
をそれぞれ示す。図１１Ａの横軸は時間ｔ、縦軸は振幅
を示す。またＢの横軸は周波数ｆ、縦軸はその各周波数
の振幅を示す。この条件の場合において変調深さ１００
％すなわちＭＸ＝Ｔ／２の場合には余弦波となり、図６
に示した波形とスペクトラムになる。しかし、図１１に
示す様に、変調深さが１００％未満の時には高調波を発
生し、そのスペクトラムは前述の制御端子ＳＡＴあるい
は制御端子ＳＱＵをハイレベルとした時のスペクトラム
と異なっており、８次、１２次、１６次…の様な高次の
高調波を有さないものとなっている。

【００４３】以上の本発明の実施例においては割算回路
を用いているが、これは掛算回路でも可能である。さら
に本発明の実施例の波形発生回路を複数用いて特有の波
形を合成することにより様々な波形を得ることが可能と
なる。この時の合成では基本波の位相が変えることによ
っても様々な波形を得ることができる。また、変調深さ
信号すなわち波形可変信号を時間的に変化させることに
より、それに対応して波形が時間的に変化する信号を得
ることができる。従って、時間と共に高調波成分が変化
する波形を極めて容易に得られる。

【００４４】さらに本発明の実施例においては３種類す
なわち鋸歯状波、矩形波、インパルス状波の基本的波形
形状のものを発生できる様に構成されているがこれは一
波のみ発生することも可能である。また、さらに本発明
の実施例においてはリードオンリメモリＲＯＭに格納さ
れて波形は余弦波であるがこれは正弦波や三角波でも可
能である。

【００４５】

【発明の効果】以上の如く本発明の波形発生装置は、変
調信号の大きさに従って、波形を読み出す際の位相の変
調度が制御でき、所望の音色の波形が比較的簡単な制御
で発生可能となる。

【図面の簡単な説明】

【図１】本発明の実施例の構成図である。

【図２】図１の波形合成回路の構成図である。

【図３】図２の割算回路並びに波形メモリの回路構成図
である。

【図４】図４は図３に示された記号の説明図である。

【図５】本発明の実施例の生成波形のひとつの例を説明
する図である。

【図６】本発明の実施例のひとつの出力波形とスペクト
ラムとを示す図である。

【図７】本発明の実施例のひとつの出力波形とスペクト
ラムとを示す図である。

【図８】本発明の実施例の生成波形の他のひとつの例を
説明する図である。

【図９】本発明の実施例の他のひとつの出力波形とスペ
クトラムとを示す図である。

【図１０】本発明の実施例の生成波形の別のひとつの例
を説明する図である。

【図１１】本発明の実施例の別のひとつの出力波形とス
ペクトラムとを示す図である。

【符号の説明】

４…高調波制御信号発生回路 ６…加算回路 ８…波形合成回路 ９…割算回路 １０…波形メモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 波形情報を記憶する記憶手段と、この記
   憶手段に記憶された前記波形情報を読み出すために、生
   成すべき波形の周波数に対応し、波形１周期にわたり均
   一レートで変化する位相角を表わすアドレス信号を発生
   するようにしたアドレス信号生成手段と、前記記憶手段
   に記憶された前記波形情報にて表現される波形の１／２
   周期の波形情報を読み出す期間を決定することで、前記
   波形情報を位相が歪んだ形状の波形を表現する波形情報
   として読み出す際の位相の変調度合を決定する変調信号
   を発生する変調信号生成手段と、前記アドレス信号と前
   記変調信号とを入力し、前記変調信号にて指定される期
   間を前記アドレス信号が歩進する間に、前記１／２周期
   の波形情報を前記記憶手段から読み出すための修正アド
   レス信号を生成し、前記変調信号にて指定される期間を
   除く１周期の残余の期間の少なくとも一部の期間を前記
   アドレス信号が歩進する間に、のこりの１／２周期の波
   形情報を前記記憶手段から読み出すための修正アドレス
   信号を生成する修正手段と、この修正手段から発生する
   前記修正アドレス信号にて前記記憶手段をアクセスし、
   前記アドレス信号生成手段が発生する前記アドレス信号
   に従って決定される周波数をもち、前記変調信号生成手
   段から発生する前記変調信号に従って量だけ、前記記憶
   手段に記憶された前記波形情報にて表現される波形から
   歪んだ形状の波形を表わす波形情報を出力させるアクセ
   ス手段と、を具備したことを特徴とする波形発生装置。