JPH0736152B2

JPH0736152B2 - 演算回路

Info

Publication number: JPH0736152B2
Application number: JP3268605A
Authority: JP
Inventors: バサントアルガーデプラモド
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1990-09-20
Filing date: 1991-09-20
Publication date: 1995-04-19
Anticipated expiration: 2010-04-19
Also published as: EP0476911A3; JPH06119148A; US5138570A; EP0476911A2

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、符号つきおよび符号な
しのオーバフローフラグを提供する乗算器を備えた演算
回路に関する。

【０００２】

【従来の技術】整数の乗算は、どこでも行われる算術演
算であるが、これをマイクロコンピュータで実行するに
は、多量の資源を必要とし、また、完了するには多くの
クロックサイクルを要する。従って、市販のマイクロプ
ロセッサでは乗算命令の実現には種々のものが見られ
る。あるマイクロプロセッサは「乗算ステップ」命令の
みをサポートするが、あるハイエンドプロセッサは、乗
算器をハードウェアで実装する。多くのプロセッサはブ
ースアルゴリズムを用いて乗算を行う。

【０００３】大部分のマイクロプロセッサでは、乗算を
行うとき、次のごとくオーバフローの可能性が存在す
る。すなわち、２つのｎビットのオペランドを乗算する
場合、結果は、一般の場合に２ｎビットの幅となる。Ａ
ＬＵは、一般的にはｎビットの幅なので、現存のＡＬＵ
を使用して乗算の全２ｎビットの結果を計算することは
非現実的である。従って、多くのプロセッサは、結果の
中で、下位のｎビットのみを計算するので、精度が失わ
れる可能性がある。上位のｎビットが零の場合にのみ、
結果は正しく、精度が失われることはない。

【０００４】上位ｎビットが零でない場合、ｎビットの
乗算器で完全な精度を得るには、被乗数と乗数をそれぞ
れｎ／２ビットのオペランドに分解し、４回の乗算を実
施して全２ｎビットの積を再構成することにより完全な
積を計算しなければならない。従って、下位のｎビット
の結果を計算するプロセッサには、精度が失われたか否
かを知らせるために、状態ワードにフラグを設定するよ
うな機構が存在しなければならない。

【０００５】例えば、３２ビットの２つの数を乗算する
ことによって得られる積は、６４ビットの数である。し
かし、単一チップのマイクロプロセッサの場合に一般的
であるように、この積が計算されて３２ビットのみとな
る場合、プログラマは、結果が３２個の有効ビットを越
えないように種々のソフトウェア技術により保証しなけ
ればならない。

【０００６】さもなければ、結果の上位のビットは、失
われることがある。オーバフローを避ける他の方法は、
倍精度の乗算（例えば、６４ビット）を利用することで
ある。しかし、これには、ハードウェア量のかなりの増
加か、または、計算時間の増加が必要である。集積回路
の乗算器の回路に、オーバフローフラグを含めることは
公知である。

【０００７】オーバフロー（「Ｖ」）フラグが設定され
るのは、オーバフローが符号つきの数の乗算から生ずる
ときである。桁上げ（「Ｃ」）フラグが設定されるの
は、符号なしの数の乗算からオーバフローが生じるとき
である。しかし、多くの従来の用途では、「Ｖ」フラグ
の制御には、倍精度の乗算が必要とされ、それにより、
単精度の乗算のみを必要とする場合に比較して、かなり
の付加回路が必要とされた。

【０００８】２の補数の形で表される２つのオペランド
の乗算は、その結果の上位ワード（ｎビット）が、その
２つのオペランドを符号つきとして扱うか、符号なしと
して扱うかに依存して異なる（結果の下位のｎビット
は、常に同一である）ために、より複雑となる。すなわ
ち、符号つき数の最上位ビットは符号ビットであり、
「０」は正の数を表し、「１」は負の数を表す。

【０００９】符号なしの数の場合、第１のビットは、単
に最上位の桁である。従って、例えば、ワードサイズが
ｎ＝８の場合、０ｘｆｆ（ここで０ｘは１６進表現を表
す）と０ｘｆｆ自身との符号つきの乗算により下位の積
として０ｘ０１が生じ、上位の積として０ｘ００が生じ
る。

【００１０】一方、０ｘｆｆとこの０ｘｆｆ自身の符号
なしの乗算により、積の下位には０ｘ０１が生じるが、
積の上位には０ｘｆｅが生じる。さらに、上位ワードが
０であるが、下位のｎビットがその積を正しくは表さな
い場合が存在する。例えば、０ｘ４０と０ｘ０２の積の
ような２つの正整数の乗算により、結果として、０ｘ８
０が生じる。これは、２の補数表示において負である。
あるマイクロプロセッサは、従って、別々の符号つきと
符号なしの乗算命令をサポートし、各命令により、精度
の損失を示すために同一のフラグ（通常は、「Ｃ」フラ
グ）が設定される。

【００１１】乗算を行うためにシフト−加算技術を利用
するある市販の３２ビットマイクロプロセッサの場合、
すべての乗算は、符号なしのオペランドに対して行われ
る。符号つきのオペランドに対して乗算を行う場合、そ
のオペランドを、まず符号なしの形に変換し、乗算を実
行し、そして、結果を符号つきの数の形に戻す。乗算中
にオーバフローが生じた場合には単一のフラグＶが設定
されるが、このフラグＶの制御は、２つの場合で異なる
ことがある。しかし、高速演算の場合、大部分のマイク
ロプロセッサは、拡張ブースアルゴリズムで乗算を達成
する。このアルゴリズムは、算術論理演算装置（ＡＬ
Ｕ）を繰り返し使用する。

【００１２】乗算が完了したときにＣフラグとＶフラグ
の値が利用できるように、ブースアルゴリズムを使用す
るときほぼリアルタイムで、すなわち、乗算の進行中
に、オーバフローを確実に表示するオーバフロー表示器
を構成することは特に困難である。これは、３２ビット
の乗算の場合に、これらのフラグが試験される可能性の
ある場合が２⁶⁴通り存在するからである。

【００１３】

【発明が解決しようとする課題】本発明の目的は、ブー
ス乗算器で使用されるオーバフロー表示器を実現するマ
イクロプロセッサを提供することである。

【００１４】

【課題を解決するための手段】ｎビットの結果Ｒを発生
するために、それぞれｎビットの被乗数Ａと乗数Ｂを乗
算する手段を有する演算回路を発明した。この演算回路
は、積のビット数がｎより大きいときにフラグを設定す
る手段を有する。符号つきおよび符号なしの乗算から生
じるオーバフロー用に別々のフラグを設けてもよい。

【００１５】

【実施例】以下の詳細な説明では、従来技術のブース乗
算技術を先ず調べることにする。［拡張ブースアルゴリズム］このブースアルゴリズムは一度に乗算器の複数のビット
を検査することによって、「シフトおよび加算」の乗算
法の速度を速くする。今、ｎビットの整数ＡとＢを考え
る。

【数１】

【００１６】ここで、下付きのｉは、ビットの桁を示
し、ａ_iとｂ_iは、値０または１をとり、ｎは、ワードサ
イズである。拡張ブースアルゴリズムは、以下のように
Ａを書き替えることと等価である。

【数２】ここで、

【数３】（４）ｆ_j＝−２ａ_2j+1＋ａ_2j＋ａ_2j-1 である。式（２）と（４）から、ＡとＢの積は次のごと
く書くことができる。

【数４】表１はｆ_jのとる値をまとめたものである。

【００１７】表１：ブース因数ｆ_jの取る値、および、
ＡＬＵに対する等価な信号

【表１】

【００１８】（５）において和を計算するために、ｆ_j
は、値０、±１、±２をとり得るので、被乗数は、０に
するか、同一のままに保つか、または、左シフトし、そ
して、部分和に加え、または、この部分和から引き算し
れなければならない。ｆ_jを被乗数に乗算するほかに、
２^2jを乗算するためには、毎回４を掛けて増大させなけ
ればならない。

【００１９】この後者の乗算は、２ビット被乗数を左シ
フトする（＜＜２）ことにより実現される。なお、
（５）の第１の項は、積の上位ワードのみに寄与するの
で、積の下位のｎビットを決定するには、ｎ／２個の項
の和を評価することになる。ブースアルゴリズムは、か
くして、加算の数を半分に減少させることにより乗算を
加速させる。

【００２０】左シフト、零の発生および加算／減算は、
代表的なＡＬＵの一部であるので、上に概略述べたブー
スアルゴリズムを実施するには、別のハードウェアは必
要ではない。上に述べたブースアルゴリズムは、乗算器
の３ビットの符号化を使用しているが、より多くのビッ
トを符号化し、従って、さらに速く乗算を行うためにブ
ースアルゴリズムを一般化することができる（しかし、
何等かの付加的なハードウェアは、必要となる）。次の
説明では、３ビットの符号化を行う拡張ブースアルゴリ
ズムを仮定する。

【００２１】表１は、ブース因数ｆ_jを発生するために
現在の技術で知られている、３つの信号ｆ_zero、ｆ
_minus、およびｆ_twoにｆ_jが如何に分解できるかを示
す。式（６）〜（８）はこれらの信号の論理を与える。
この場合、添字は、ビットの桁を示し、バーは、補信号
を示し、∧の記号は、論理ＡＮＤ演算を示し、そして、
∨は、論理ＯＲ演算を示す。

【数５】

【００２２】［ブースアルゴリズムのハードウェアによ
る実現］マイクロプロセッサで実現することができるブ
ースアルゴリズムに要求されるハードウェアのブロック
線図を図１に示す。陰影のない要素は、ブースアルゴリ
ズムを実現するために必要とされるものであり、そし
て、すべて、ｎビットの幅を有する。この実現には、加
算器１０８の代表的な構成を使用している。

【００２３】この加算器では、２つのオペランドのｏｐ
１およびｏｐ２ならびに入力桁上げｃ_inが供給され、そ
して、和ａｌｕと出力桁上げｃ_outが最上位ビット（す
なわち、ビットｎ−１）から発生される。２：１マルチ
プレクサ１００は、被乗数Ａを、左オペランドレジスタ
（ｌｏｐ）１０１に供給する。ＡＬＵ１１１における別
のハードウェアにより、零発生手段１０２、１つ左へシ
フトする左シフト手段１０３およびｌｏｐの１の補数発
生手段１０４が動作可能となる。

【００２４】ｌｏｐの２の補数は、まず１の補数を作
り、それから、入力桁上げｃ_inを１にセットすることに
より得ることができる。ブース因数ｆ_jは、０、±１、
±２の値をとるので、上記のハードウェアは、ブース因
数をｌｏｐに乗算するのに十分であり、かくして、
（５）における和を計算することができる。手段１０
２、１０３および１０４の一実施例を、図２に示す。

【００２５】「零発生」手段１０２は、ｍｕｘ２０２の
入力１を選択することにより行われ、他の機能について
は、入力０が選択される。「左シフト」手段１０３は、
ｍｕｘ２００の入力１を選択することにより行われる。
「１の補数」手段１０４は、ｍｕｘ２０１の入力１を選
択することによって行われ、これにより、反転器２０３
は、必要な反転を行う。

【００２６】部分積であるＡＬＵからの結果は、右オペ
ランドレジスタ１０６に戻すことができ、あるいはま
た、ブース反復、従って、乗算が完了しているときには
結果レジスタ１１０に格納することができる。また、ｌ
ｏｐをスケーリングするためにｌｏｐを２ビットだけ左
シフトし、結果レジスタ１１０を２ビットだけ右シフト
し、そして、次々のブース因数を計算するために結果レ
ジスタ１１０に１個の余分のビットストレージｂを提供
する設備が存在する。

【００２７】最初に、乗数Ｂの結果レジスタ１１０への
格納は、マルチプレクサ１０５（ｒｏｐｍｕｘ）を介
して、右オペランドレジスタ１０６（ｒｏｐ）にそれを
格納することによって行われる。

【００２８】次に、ｏｐ１を０にし、ｃ_inを０にセット
し、そして、マルチプレクサ１０９は、ＡＬＵ出力に接
続された入力を選択し、それにより、乗数を結果レジス
タＲＲに格納する。続いて、ｏｐ１とｏｐ２の両方を０
にし、ｃ_inを０にセットし、そして、マルチプレクサ１
０５が、ａｌｕ出力に接続された入力を選択することに
より、（部分積を保持する）ｒｏｐを０にする。また、
被乗数は、ｌｏｐに格納され、追加ビットｂは０にされ
る。

【００２９】実行に１クロックサイクルを要する１回の
ブース反復は、次の動作よりなる。すなわち、
（ａ_2j+1，ａ_2jおよびａ_2j-1として扱われる）ｂビット
とともに結果レジスタ１１０の最下位の２ビットを検査
することにより、ｆ_jはｆ_zero、ｆ_two、およびｆ_minus
について決定される。ｌｏｐは、このｆ_jを乗算され、
そして、部分積ｒｏｐに加えられ、その結果は、ｒｏｐ
に再び格納される。

【００３０】桁上げｃ_outは、ｎビット加算器１０８の
最上位ビットから発生させることができる。また、ｌｏ
ｐは、２つだけ左シフトされてこのｌｏｐに戻される。
結果レジスタ１１０のビット１（すなわち、最下位ビッ
トの次のビット）は、ｂビットに移動されて、結果レジ
スタ１１０は、（論理的に）２だけ右シフトされる。

【００３１】これにより、第１回目のブース反復（ｊ＝
０）と第１のサイクルが完了される。上記の方法は、式
（５）の和における項を次々と加えるために（部分積や
ｂビットを０にせずに）繰り返される。この反復は、ｎ
／２サイクルの間、すなわち、ブース因数と結果レジス
タ１１０の両方が０となって、乗算が完了したことを示
すまで続く。明らかに、この場合、乗算に必要とされる
サイクル数は、乗数の非零ビットの数に依存し、結果を
計算する最大サイクル数は、ｎ／２（および初期化の２
サイクル）である。上記のことは、従来技術で知られた
原理に従うブース乗算器の動作を示したものである。

【００３２】［桁上げフラグとオーバフローフラグを設
定する付加ハードウェア］本発明によれば、以下に述べるように、追加のハードウ
ェアが、桁上げフラグとオーバフローフラグを設定する
ために必要とされる。図１において、与えられたレジス
タにおけるビット数は、（最上位ビットであるｎ−１か
ら最下位ビットであるビット０まで配列された）ｎビッ
トが示してある例示的なレジスタ１１２により示された
如くである。

【００３３】別のビットｎが、本発明の技術を実施する
ために使用される。従って、ｎ＋１ビットのレジスタが
必要である。（同様に、もう１個の追加ビットｎ＋１を
必要とする場合、必要とされるレジスタの大きさはｎ＋
２ビットである）。なお、これらの追加ビットは、従来
技術によるブース乗算器を実現するためには必要とされ
ない。

【００３４】［データ経路への変更］ブース因数乗算部（１０２，１０３，１０４）、ｒｏｐ
１０６、ｒｏｐｍｕｘ１０５、ｏｐ２用の零発生部１
０７およびＡＬＵは、ｎ＋１ビット幅に変更されなけれ
ばならない。さらに、ｌｏｐ１０１とｌｏｐｍｕｘ１
００は、ｎ＋２ビット幅に変更されなければならない。
これらの要素は、図１に陰影を付けて示してある。乗算
の開始時に、ｌｏｐの２つの追加ビットとｒｏｐの追加
ビットは、０に初期化される。

【００３５】［制御信号］制御信号の説明および論理的な表現は、次の通りであ
る。１．前のサイクルからのｆ_zeroとｆ_minusの値（Ｆ_zero
とＦ_minusで示す）がそれぞれ必要である。これらの２
つの値Ｆ_zeroおよびＦ_minusは、ｆ_zeroが前のサイクル
で真の場合には更新されない。すなわち、それらは（最
初の０のときを除き）非零ブース因数の前の値である。

【００３６】本明細書では、大文字で始まる信号名称
は、前のサイクルからの小文字の対応する信号の値を示
す。信号対ｆ_zero、Ｆ_zero、およびｆ_minus、Ｆ
_minusは、マスタスレーブラッチとして構成することが
でき、そして、すべて０に初期化される。

【００３７】２．ｍｌｐｓｉｇｎ：これは、マルチプレクサの符号で
あって、真は、マルチプレクサが負であることを示す。３．ｍｌｃｓｉｇｎ：これは被乗数の符号であって、真
は、被乗数が負であることを示す。

【００３８】４．ｈｉｂｉｔｓｎｚ（ｌｏｐの上位ビットは０ではな
い）：この信号は、現在の反復までにｌｏｐから（下位
のｎビットを越えて）左シフトされた上位ビットが非零
であるということ、すなわち、ｌｏｐ内にはｎ個より多
くの有効ビットが存在するということを示す。ｌｏｐ
は、一度に２ビット左にシフトされるので、ｌｏｐの２
つの追加ビットを調べることによりこの信号を設定する
ことが可能である。

【００３９】

【数６】ここで、Ｈｉｂｉｔｓｎｚは、前のサイクルからのｈｉ
ｂｉｔｓｎｚの値であり、その２つの信号は、０に初期
化可能なマスタスレーブラッチとして実現することがで
きる。このための例示的な回路は、図５に示してある。５．ｈｉａｌｌｏｎｅ（被乗数の上位ビットは、すべて
１である）：この信号は、ｌｏｐから左シフトされたビ
ットがすべて１であるということを示す。

【数７】

【００４０】Ｈｉａｌｌｏｎｅは、前のサイクルからの
ｈｉａｌｌｏｎｅの値である。Ｈｉａｌｌｏｎｅはブー
ス乗算の開始時に真にセットされる。ｈｉａｌｌｏｎｅ
およびＨｉａｌｌｏｎｅは、マスタスレーブラッチとし
て実現することができる。このための例示的な回路は、
図６に示してある。６．ｍｌｃｚｅｒｏ：この信号は、被乗数が零であると
いうことを示す。ｌｏｐの有効ビット数がｎ−２より少
なく、そして、部分積からそれを減算した後に、その結
果の最上位ビットがセットされない場合、ｌｏｐは０に
されなければならない。

【数８】

【００４１】ここでＭｌｃｚｅｒｏは、前のサイクルか
らのｍｌｃｚｅｒｏの値である。信号ｍｌｃｚｅｒｏと
Ｍｌｃｚｅｒｏは、マスタスレーブラッチとして実現す
ることができ、そして、図５に示した方法と類似した方
法で０に初期化することができる。かくして、上記の論
理により、ｌｏｐの零比較論理の必要がなくなる。

【００４２】７．ｈｉｐｒｏｄｆｆ（積の上位ワードが０ｘｆｆ．．
である）：これは、積の上位ワードのすべてのビットが
１であるということを示す。次式では、最初の項は、ブ
ース因数が負となり、そして、被乗数がｎ個までの有効
ビットを有し、そして、非零となる最初のときにｈｉｐ
ｒｏｄｆｆを設定する。第２項と第３項は、それぞれ、
ブース因数が０の場合、または、ブース因数が負で被乗
数がｎ個までの有効ビットを有する場合に、ｈｉｐｒｏ
ｄｆｆを設定したままとする。

【数９】

【００４３】信号ｈｉｐｒｏｄｆｆとＨｉｐｒｏｄｆｆ
も、図５に示した回路に類似のマスタスレーブ回路を使
用して発生することができる。［符号なしのオーバフローフラグ］以下の３つの場合においては、桁上げフラグＣを、セッ
トしなければならない。何故各項が必要とされるかを示
すために、以下の例ではワードサイズをｎ＝８と仮定す
る。これらの場合を実現する論理図を図３に示す。場合１：ブース因数が正であり、かつ、ａｌｕ_nがセッ
トされている場合に、桁上げフラグがセットされる（例
えば、０ｘ０３＊０ｘ７ｆ）。

【数１０】

【００４４】場合２：次式で、第１項は、前の反復で上位ワードすべ
て１となり、現在の反復では、被乗数がｎ個より多くの
有効ビットを有する場合である（例えば、０ｘｆｆ＊０
ｘ７ｆ）。この項はまた、ｆ_j＝１であり、そして、１
が結果の上位ワードに加えられ、それにより、このワー
ドが０になる場合（例えば０ｘ０４＊０ｘ３ｆ）を含
む。第２項は、前の反復から得られた結果の上位ワード
が、すべてが１というわけではなく、そして、ｌｏｐが
ｎ個より多くの有効ビットを有する場合である（例え
ば、０ｘｆｆ＊０ｘ７ｄ）。

【数１１】

【００４５】場合３：この場合は、（５）の第１項に相当する。乗数
が負であり、被乗数が０または１以外の場合である（例
えば、０ｘｆｆ＊０ｘ０２）。この場合、結果の上位ワ
ードは、非零であり、従って、桁上げフラグをセットし
れなければならない。

【数１２】

【００４６】［符号つきオーバフローフラグ］次の場合には、オーバフローフラグＶをセットしなけれ
ばならない。これらの場合についてもまた、ｎ＝８の例
で示す。これらの場合を実現する論理図を、図４に示
す。場合１：ブース因数の最初の非零の値が負であり、ａｌ
ｕの（ｎ−１）番目のビットからの桁上げｃ_outが存在
するが、ａｌｕ_n-1はセットされておらず、被乗数が０
ではない場合（例えば、０ｘｃ０＊０ｘｆｃ）、オーバ
フローフラグをセットしなければならない。

【数１３】

【００４７】場合２：ｌｏｐがｎビットより大きな幅であり、被乗数
の上位ビットのすべてが１ではない場合（例えば、０ｘ
ａａ＊０ｘｆｄ）、オーバフローフラグをセットしなけ
ればならない。こうして、被乗数が負であって最終積が
ｎ個までの有効ビットを有する場合には、オーバフロー
フラグの設定を行わないようにする。

【数１４】

【００４８】場合３：部分積の下位のｎビットとスケーリングされた
被乗数で加算／減算がなされても、符号は、前および現
在のブース因数の符号とそれぞれ同一である。従って、
非零のブース因数が２回の連続反復で正であり、そし
て、（ｎ−１）番目のビットからの桁上げｃ_outが、ａ
ｌｕ_n-1と同一でない場合（例えば、０ｘｃｃ＊０ｘｆ
ｂ、および、０ｘ３ｆ＊０ｘｆｂ）、オーバフローフラ
グをセットしなければならない。

【数１５】ここで＋を丸で囲む記号は、排他的論理和演算（ＸＯ
Ｒ）を表す。

【００４９】場合４：この場合は、前および現在の非零のブース因数
が２回の連続反復動作で負であることを除き、前の場合
と同様である（例えば、０ｘ０３＊０ｘ５ｆ、および、
０ｘｆｄ＊０ｘ５ｆ）。

【数１６】

【００５０】場合５：この場合は、ブース因数は±２であり、被乗数
は正でｌｏｐの（ｎ−１）番目のビットが常に１となる
場合（例えば、０ｘｆｄ＊０ｘ７ｆ）、または、被乗数
が負でｌｏｐの（ｎ−１）番目のビットが常に０となる
場合（例えば、０ｘｄｂ＊０ｘｆａ）である。

【数１７】

【００５１】場合６：乗算の終りに、積の符号（すなわち、ａｌｕ
_n-1）が、乗数と被乗数の積から期待される符号と一致
しない場合（例えば、０ｘ８０＊０ｘｆｆ、および、０
ｘ７ｆ＊０ｘｆｅ）、オーバフローフラグをセットしな
ければならない。

【数１８】ここで、

【数１９】ｐｒｏｄｓｉｇｎ＝ｍｌｐｓｉｇｎｍｌｃｓｉｇｎであり、「ｅｏｍ」は、乗算終信号である。

【００５２】［他の実施例］上記の実施例は、ブース因数ｆ_jを発生するために３ビ
ットのブース再符号化を使用する乗数に関するものであ
った。しかし、本発明は、ｆ_jを発生するために４ビッ
トまたは５ビットのブース再符号化を使用する乗算器で
使用してもよい。これらの場合、ｌｏｐレジスタは、ｎ
＋２個より多くのビットを必要とする。

【００５３】さらに、ｒｏｐは、ｎ＋１個より多くのビ
ットを必要とする可能性がある。さらに、上記は、符号
なしのオーバフロー操作または符号つきのオーバフロー
操作のいずれかからのオーバフローが検出できるよう
に、ＣフラグとＶフラグの両方が一定の乗算の後に検査
されるということを仮定している。しかし、そうである
必要はない。

【００５４】すなわち、別々の命令を符号つきおよび符
号なしの乗算に与えてもよい。その場合には、実際に行
われる命令に関連したフラグのみを調べるだけでよい。
例えば、Ｃフラグのみを発生する回路を設けて、「符号
なしの乗算」命令を行うときに必要なオーバフロー表示
を提供するようにしてもよい。「符号つき乗算」を行う
場合、オペランドは、符号なしの形に変換し、次に、結
果を符号つきの形に戻し、それにより、Ｃフラグを使用
してオーバフローを表示させてもよい。

【００５５】一方、符号つきオーバフロー（Ｖ）フラグ
のみを使用する場合、ある回路は大きさを減少してもよ
い。すなわち、零発生手段１０２、左シフト手段１０
３、１の補数手段１０４、２：１ｍｕｘ１０５、ｒｏｐ
１０６、零発生手段１０７、ｎビット加算器１０８は、
上に示したｎ＋１ではなくｎビットを有するだけでよ
い。

【００５６】本技術から生じるオーバフロー信号は、演
算回路の外部に設けたフラグをセットするために使用し
てもよい。その場合、プログラマは、オーバフローを防
止するためにオペランドを変形し、または、オーバフロ
ーが示されたときに他の手段を講じてもよい。しかし、
他の方法も使用可能である。例えば、本発明の技術によ
り生じたオーバフロー信号は、ＬＩＳＰ言語または他の
オブジェクト指向言語における演算動作のオペランドの
大きさおよび（または）精度を変更するために使用して
もよい。

【００５７】その場合、オペランドは、乗算が行われる
ときに、最初、最小の大きさにしてもよい。次に、（符
号つきまたは符号なしの）乗算の後、該当するフラグＶ
またはフラグＣをテストし、もしもオーバフローが存在
すれば、オペランドの大きさは適当に増大してもよい。
従って、一定のオーバフローフラグは、ある場合に（レ
ジスタの内容を設定するように）このオーバフローフラ
グが発生されるチップで内部的に使用してもよい。

【００５８】上記の実施例は、（単一の加算器を有す
る）単一のＡＬＵを使用する反復ブース乗算器について
与えられたが、他の構成も可能である。例えば、多重加
算技術によりブース乗算の実施に必要な反復数が減少さ
れる。さらに、十分な数の加算器を使用して、この加算
器を通るパスを１回のみにすることさえ可能である。本
技術は、乗算回路のすべてのこれらの構成において使用
してもよい。

【００５９】さらに、本発明の特定の構成が、信号であ
る、ｈｉｔｂｉｔｓｎｚ、ｈｉａｌｌｏｎｅ、ｍｌｃｚ
ｅｒｏおよびｈｉｐｒｏｄｆｆ（および、それらの前の
値）について与えられたが、回路は、種々の異なる方法
で区切り、それにより、本発明を実施するために使用す
ることができる他の信号を発生させてもよい。

【００６０】以上の説明は、本発明の一実施例に関する
もので、この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。なお特許請求の範囲に記載した参
照符号は、発明の容易なる理解のためで、その技術的範
囲を制限するように解釈されるべきではない。

【発明の効果】以上述べた如く、本発明によれば、ブー
スアルゴリズムを使用するとき、ほぼリアルタイムでオ
ーバフローを確実に表示するオーバフロー表示器が提供
される。

【図面の簡単な説明】

【図１】本発明の実施例を示す。

【図２】図１のブース乗算器を構成する方法を示す。

【図３】桁上げフラグＣを発生する論理図を示す。

【図４】オーバフローフラグＶを発生させる論理図を示
す。

【図５】信号ｈｉｂｉｔｓｎｚと信号Ｈｉｂｉｔｓｎｚ
を発生する論理図を示す。

【図６】信号ｈｉａｌｌｏｎｅおよび信号Ｈｉａｌｌｏ
ｎｅを発生する論理図を示す。

【符号の説明】

５１、５２；６１、６２マスタスレーブラッチ１００、１０５、１０９２：１マルチプレクサ１０１左オペランドレジスタ１０２、１０７零発生手段１０３左シフトレジスタ１０４１の補数発生手段１０６右オペランドレジスタ１０８加算器１１０結果レジスタ１１１ＡＬＵ１１２レジスタ２００、２０１、２０２２：１マルチプレクサ２０３反転器

Claims

【特許請求の範囲】

【請求項１】ｎ個の有効ビットを有する結果（Ｒ）を
発生するために、ｎ個の有効ビットを有する被乗数
（Ａ）と、ｎ個の有効ビットを有する乗数（Ｂ）を乗算
する乗算手段と、符号つきの被乗数と符号つきの乗数と
の積のビット数がｎより大きいときに、オーバフローフ
ラグ（Ｖ）をセットするオーバフローフラグセット手段
とからなる演算回路において、前記乗算手段は、乗数
（Ｂ）からブース因数（ｆ_j）を発生するブース因数発
生手段（１１０）と、ｎビットを有する左オペランドレ
ジスタ（１０１）とを有し、前記オーバフローフラグセ
ット手段は、前記被乗数（Ａ）の上位ビットがシフトさ
れる少なくとも２個の追加ビットを前記左オペランドレ
ジスタに追加することを特徴とする演算回路。
【請求項２】前記ブース因数発生手段が、（１）少なくともｎ＋１ビットを有し、ブース因数が０
であることを判定する手段によって発生される信号ｆ
_zeroによって制御される零発生手段（１０２）と、（２）少なくともｎ＋１ビットを有し、ブース因数が２
であることを判定する手段によって発生される信号ｆ
_twoによって制御される左シフト手段（１０３）と、（３）少なくともｎ＋１ビットを有し、ブース因数が負
であることを判定する手段によって発生される信号ｆ
_minusによって制御される１の補数手段（１０４）と、前のサイクルから信号ｆ_zeroおよびｆ_minusを記憶して
それらを信号Ｆ_zeroおよびＦ_minusとして発生する手段
とを有することを特徴とする請求項１の演算回路。
【請求項３】符号なしの被乗数と符号なしの乗数との
積のビット数がｎより大きいときに桁上げフラグ（Ｃ）
をセットする桁上げフラグセット手段（３００〜３０
７）をさらに有し、この桁上げフラグセット手段は、（１）ｎビットを有する乗数（Ｂ）を最初に受け、その
後、少なくともｎ＋１ビットを有する加算器（１０８）
の出力を受けることにより部分積を記憶する、少なくと
もｎ＋１ビットを有する右オペランドレジスタ（１０
６）と、（２）前記加算器によって前記右オペランドレジスタ
（１０６）にある部分積に加算される結果を生成するた
めに、被乗数（Ａ）とブース因子を乗算する手段とから
なることを特徴とする請求項１の演算回路。