JPH0736203U - プログラマブルコントローラの入力回路 - Google Patents

Abstract

(57)【要約】 【目的】シーケンスプログラム上での負担をかけること
なく、プログラマブルコントローラのスキャンと非同期
に発生する単発の高速パルスを捉える。 【構成】外部リレー接点２からの通常に信号はフィルタ
10を介して取り込んでメモリ13に格納し、このメモリ13
に書き込むタイミングと非同期の特定の高速パルスが発
生すると高速パルス用フィルタ９を介してCPU12 に割り
込みをかけ、このCPU12 の割り込み処理によりパルス検
出メモリ13-1に格納し、通常の入出力一括処理に同期し
てメモリ13中の対応する高速パルス入力接点メモリを１
スキャンだけオンにする。また、高速パルスの入力を必
要としない場合にはフィルタ10のみを使用する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、プログラマブルコントローラの入力回路に関する。

【０００２】

【従来の技術】

一般に、プログラマブルコントローラは外部機器のリレーのオン／オフ情報を 入力してシーケンス演算を行い、演算結果に応じて、上記リレーもしくは他のリ レーをオン／オフさせるコントローラとして知られている。このために、プログ ラマブルコントローラは入力したリレーのオン／オフ情報（入力情報）と、リレ ーをオン／オフさせる情報（出力情報）とを記憶しておくメモリおよびシーケン ス演算，入力情報のメモリへの書き込み，出力情報のメモリからの読み出しおよ び外部機器に対しての外部出力とを行う中央演算処理装置(CPU) とを有している 。また、CPU は、予め定められたぷろ実行し、上記処理を行っている。CPU の演 算処理速度は比較的速いので、一般的に外部機器からの入力情報の変化に対応し て、変化した入力情報をメモリに記憶することができるのであるが、例えば、CP U が時間のかかるシーケンス演算を行っている間に、入力情報がパルス形のよう にオン, オフ, オンと変化してしまうと、CPU はメモリへの入力情報の書き込み プログラムを実行していないので、この変化した入力情報をCPU 側ではメモリへ 記憶することができない。このため従来より、非同期に発生する高速パルス形の 入力情報をプログラマブルコントローラに取り込みたいという要求があった。

【０００３】 この要求に対して、従来のプログラマブルコントローラおよびプログラマブル コントローラの情報の入力方法については次のような欠点があった。 (1) 一括処理形プログラマブルコントローラでは、入出力の一括処理のタイミン グに同期しない入力を取り込むことができないので、高速パルスを捕捉すること ができない。 (2) それに対して、入出力直接処理形プログラマブルコントローラ、すなわち、 シーケンス演算中に、入力あるいは出力命令が実行されるのに同期して、外部と 入出力を行うプログラマブルコントローラにおいては高速パルスを捉えるために は、常に高速パルスの入力を実行するようにシーケンスをプログラムしなければ ならず、現実的ではない。 (3) 割り込みプログラムを用いて、高速パルスを捉えた瞬間に、プログラマブル コントローラに割り込みをかけて、そのパルス入力に対応したシーケンスを実行 するようにプログラムする方法が知られている。しかし、この方法では、通常シ ーケンスとの同期が難しく、ユーザのプログラム上の負担が大きい。 (4) そこで、高速パルスを捉えるための専用ハードウェアを用意して、上述のよ うにプログラム処理に起因する問題点の解決を図って、入力を行う方式も知られ ている。その代表例として、以下に２つの例を示す。

【０００４】 第１の例では、入力回路に単安定マルチバイブレータを付加し、高速パルスを トリガして所定のパルス幅のパルス出力を得ることによって、高速パルスのパル ス幅を引き延ばして取り込む。第２の例では、入力回路にフリップフロップを付 加し、高速パルスでこのフリップフロップをセットして、かかる高速パルスを捉 えて記憶する。

【０００５】

【考案が解決しようとする課題】

しかし、上述した第１の例では、プログラマブルコントローラのスキャンタイ ムがこの単安定マルチバイブレータの設定時間より長くなってしまうと、この方 式を使用できない欠点がある。また、第２の例では、次の高速パルスを捉えるた めに、フリップフロップを一旦リセットする回路が必要になる。また、そのリセ ット回路によってこのフリップフロップをリセットするタイミングを定めるため のシーケンスをプログラマブルコントローラにプログラムしなければならないの で、ユーザの負担が増えることになる。

【０００６】 そこで、本考案の目的は、上述した従来装置の欠点を除去し、ハードウェアの コストアップなしに、しかもユーザに対してシーケンスプログラム上での負担を 与えることなく、プログラマブルコントローラのスキャンと非同期に発生する単 発の高速パルスを捉えることができ、加えて、パルス入力を必要としないユーザ に対しても何らシーケンスプログラム上の負担をかけることのない高速パルス入 力回路を提供することにある。

【０００７】

【課題を解決するための手段】

このような目的を達成するために本考案は、第１信号を記憶する第１記憶手段 と、第２信号を記憶する第２記憶手段と、所定のタイミングに同期して１以上の 外部入力接点からの第１信号を第１記憶手段に書き込み、割り込み信号の入力に 応じて該入力を示す第２信号を前記第２記憶手段に書き込む中央演算処理装置と 、前記外部入力接点の中の特定の一つの外部入力接点から入力される前記所定の タイミングに非同期に発生する特定の信号を前記割り込み信号として前記中央演 算処理装置の割り込み入力端子に入力する信号伝送手段とを備えたことを特徴と する。

【０００８】

【作用】

本考案においては、複数外部入力接点からの信号を第２メモリに書き込むタイ ミングとは非同期の特定のパルスが発生するとこの特定パルスがトリガとなり、 中央演算処理装置の割り込み処理により、非同期の特定パルスが発生したことが 第２記憶手段に記憶されるので、非同期の特定パルスを簡単な構成で捕捉するこ とができる。

【０００９】

【実施例】

以下、図面を参照して、本考案の一実施例を詳細に説明する。図１は本考案実 施例の回路構成例を示す。図１において、１はフォトカプラ６に対して電圧を供 給する外部電源である。２は外部電源１から供給される電圧をオン・オフするこ とにより情報を入力する外部リレー接点である。６は外部リレー接点２により入 力されるオン・オフ情報をプログラマブルコントローラ側に伝送するフォトカプ ラである。３および４は外部電源１と接続するための電源接続端子であり、５は 電源電圧をフォトカプラ６の作動電圧に設定するための電流制限抵抗である。７ は負荷抵抗であり、プログラマブルコントローラ側で受信したオン情報の電圧レ ベルを設定する抵抗である。８はフォトカプラ６により受信したオン・オフ情報 をCPU12 が判断可能なようにフォトカプラ６の出力信号レベルを反転するインバ ータである。９および10はインバータ８の出力信号におけるノイズを除去するフ ィルタであり、フィルタ９は高速パルス用、フィルタ10は通常信号用に用いる。 また、フィルタ９の時定数がフィルタ10の時定数より小さくなるように設定され ている。このため、フォトカプラ６により受信された高速パルス波形のオン情報 はフィルタ10において吸収され、フィルタ９のみを通過する。11はフィルタ10を 通過した通常の波形のオン・オフ情報を受信するインターフェースであり、CPU1 2 の制御の基に、インターフェース11により受信されたオン・オフ情報（第１情 報）はデータバスDBを介してメモリ13に記憶される。フィルタ９を通過したパル ス波形のオン・オフ情報は、CPU12 の割り込み入力端子に送られる。12はプログ ラマブルコントローラの制御を司るCPU である。13は外リレー接点２を含む複数 の外部リレー接点のオン・オフ情報を記憶するメモリ（第１記憶手段としての後 述の高速パルス入力接点メモリ有する）である。メモリ13には、割り込み信号の 有無をオン・オフの情報（第２信号）で記憶するパルス検出メモリ13-1（第２記 憶手段）が設けられている。

【００１０】 このような構成において、外部リレー接点２のスキャン非同期の単発の高速パ ルス状オン・オフ信号がCPU12 の割り込み入力端子に入力されると、スキャン中 のCPU12 に割り込みがかかり、CPU12 は高速パルス信号が入力されたことをパル ス検出メモリ13-1に記憶し、通常の入力一括処理に同期してメモリを１スキャン だけオンする。ここで、CPU12 は常に割り込み入力を許可した状態でスキャンし ており、高速パルス信号の入力を見逃すことはない。また、外部リレー接点２が 数スキャンに渡ってオンした場合は、高速パルス入力接点メモリはそれに応じた スキャン時間だけオンし続ける。

【００１１】 図２（Ａ）および（Ｂ）は図１に示すCPU12 における実行制御手順を示す。図 ２（Ａ）においてプログラマブルコントローラに電源が投入されると、CPU12 は 割り込み信号の入力を許可する（ステップS1）。次に、CPU12 はメモリ13の記憶 内容を読み出し、所定のシーケンス演算を行う（ステップS2）。次に、CPU12 に はパルス検出メモリ13-1を参照し、パルス検出メモリ13-1がオンしているときは 高速パルスの入力が有ったと判断し、メモリ13の中の外部リレー接点２に対応す るメモリ領域（高速パルス入力接点メモリ）にオンを設定すると共に、外部機器 側からの情報の入力処理および外部機器側への情報の出力処理を一括して行う（ ステップS3〜S4）。次に、パルス検出メモリ13-1をクリアして１回のスキャニン グ処理を終了する。このような手順を実行中に高速パルスによる割り込みがかか るとCPU12 は図２（Ｂ）の制御手順を実行し、パルス検出メモリ13-1をオンして 図２（Ａ）の制御手順に復帰する。

【００１２】 図３は本考案実施例の動作タイミングを示す。図３において、プログラマブル コントローラがスキャンａのシーケンスａを実行中、たまたま外部リレー接点２ が高速パルス状にオン／オフした場合、その高速パルス信号は入力端子４，電流 制限抵抗５，フォトカプラ６，インバータ８（図１参照）を通り、高速パルス用 フィルタ９および通常フィルタ10に伝達される。各フィルタに伝達されたパルス は、通常フィルタ10では消失してしまい、通常入力信号線Ｄには伝わらない。一 方、時定数の小さい高速パスルフィルタ９の方では、フィルタ時間による遅れは 生じるものの、高速パルス入力信号線Ｐにパルスが伝わる。高速パルス入力信号 線Ｐに伝わった高速パルスはCPU12 に割り込みを発生させ、CPU12 はパルスが入 力されたことをデータバスDBを通してメモリ13内のパルス検出メモリ13-1に記憶 する。スキャンａの実行が入出力一括処理（図３における処理I/O ａ）に入ると 、CPU12 はパルス検出メモリ13-1を読み出し、その記憶内容がオンしているなら メモリ13内の対応するパルス入力接点メノリをオンし、パルス検出メモリ13-1の 内容をクリアする。次に、スキャンがスキャンｂの入出力一括処理（処理I/O ｂ ）に入ると、CPU12 はパルス検出メモリ13-1がオンしておらず、かつ高速パルス 入力信号線Ｐもオンしていないことを確認し、パルス検出メモリ13-1にオフを記 憶する。スキャンｃ，ｄ，ｅでは、外部リレー接点２が長時間オンしているとき の動作を示しており、この時パルス検出メモリ13-1は通常入力接点メモリ13と同 じ動きをしていることが判る。また、通常フィルタ10から通常入力信号線Ｄを通 り、I/O 11に伝達される信号は外部リレー接点２のオン・オフ時に発生するチャ タリングを防止するためにフィルタ時間が長くなっている。しかもその信号をCP U12 がスキャンに取り込みメモリ13に反映するタイミングは、入出力一括処理に 同期して行われる。なお、高速パルスの入力を必要としない、すなわち、外部リ レー接点２のチャタリングに反応してもらっては困るユーザはこの通常入力のみ を使用すればよい。

【００１３】 なお、本実施例ではフィルタ９およびフィルタ10をコンデンサと抵抗により構 成したCRフィルタを用いているが、ソフトウェアフィルタ等であっても同様な動 作が可能である。

【００１４】

【考案の効果】

以上に説明したように本考案によれば、外部入力接点の中の特定の外部入力接 点から送られてくる信号をCPU の割り込み入力に接続し、CPU の割り込み処理に より特定の外部入力接点の高速パルスを検出するので、従来のハードウェアを大 幅に変更することなく、また、コストアップなしに、加えて、ユーザに対してプ ログラム上での負担を与えることなく、プログラマブルコントローラのスキャン と非同期に発生する単発の高速パルスを捉えることができ、パルス入力を必要と しないユーザに対しても何ら負担を与えないという効果が得られる。

【図面の簡単な説明】

【図１】この考案の実施例の構成例を示すブロック図

【図２】図１のCPU12 が実行する制御手順を示すフロー
チャートであり、（Ａ）は通常のシーケンス制御手順、
（Ｂ）は割り込み制御手順を示すフローチャート

【図３】この考案の実施例の動作タイミングを示すタイ
ミングチャート

【符号の説明】

２ 外部リレー接点 ６ フォトカプラ ９ フィルタ（高速パルス用） 10 フィルタ（通常用） 12 CPU 13 メモリ 13-1 パルス検出メモリ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】第１信号を記憶する第１記憶手段と、第２
   信号を記憶する第２記憶手段と、所定のタイミングに同
   期して１以上の外部入力接点からの第１信号を第１記憶
   手段に書き込み、割り込み信号の入力に応じて該入力を
   示す第２信号を前記第２記憶手段に書き込む中央演算処
   理装置と、前記外部入力接点の中の特定の一つの外部入
   力接点から入力される前記所定のタイミングに非同期に
   発生する特定の信号を前記割り込み信号として前記中央
   演算処理装置の割り込み入力端子に入力する信号伝送手
   段とを備えたことを特徴とするプログラマブルコントロ
   ーラの入力回路。