JPH0736272B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0736272B2 JPH0736272B2 JP61306462A JP30646286A JPH0736272B2 JP H0736272 B2 JPH0736272 B2 JP H0736272B2 JP 61306462 A JP61306462 A JP 61306462A JP 30646286 A JP30646286 A JP 30646286A JP H0736272 B2 JPH0736272 B2 JP H0736272B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- circuit
- mosfet
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/109—Control signal input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ばバイポーラ型トランジスタとCMOS（相補型MOS）回路
との組み合わせから構成されるスタティック型RAM（ラ
ンダム・アクセス・メモリ）に利用して有効な技術に関
するものである。
ばバイポーラ型トランジスタとCMOS（相補型MOS）回路
との組み合わせから構成されるスタティック型RAM（ラ
ンダム・アクセス・メモリ）に利用して有効な技術に関
するものである。
CMOSスタティック型RAMの高速化のために、バイポーラ
型トランジスタを用いたものが特開昭56−58193号公報
により提案されている。このように、CMOS回路とバイポ
ーラ型トランジスタ回路とを組合せたRAMが種々提案さ
れている。
型トランジスタを用いたものが特開昭56−58193号公報
により提案されている。このように、CMOS回路とバイポ
ーラ型トランジスタ回路とを組合せたRAMが種々提案さ
れている。
上記のようなスタティック型RAMの出力回路は、その出
力端子に結合されてしまうプリント配線板等の実装基板
に存在する浮遊容量や信号入力装置の入力容量などから
なる比較的大きな容量値の負荷容量（寄生容量）を駆動
できることが必要とされ、このような負荷容量を高速に
駆動するために比較的大きな電流供給能力を持つように
される。したがって、上記出力回路は上記負荷容量を駆
動するとき、上記負荷容量をディスチャージしたり、チ
ャージアップさせるとき比較的大きな電流を流すように
される。RAM内の電源電圧線VCCと回路の接地線VSSがそ
れぞれ無視できない抵抗成分及びインダクタンス成分を
持つので、それぞれに比較的大きなノイズが発生する。
力端子に結合されてしまうプリント配線板等の実装基板
に存在する浮遊容量や信号入力装置の入力容量などから
なる比較的大きな容量値の負荷容量（寄生容量）を駆動
できることが必要とされ、このような負荷容量を高速に
駆動するために比較的大きな電流供給能力を持つように
される。したがって、上記出力回路は上記負荷容量を駆
動するとき、上記負荷容量をディスチャージしたり、チ
ャージアップさせるとき比較的大きな電流を流すように
される。RAM内の電源電圧線VCCと回路の接地線VSSがそ
れぞれ無視できない抵抗成分及びインダクタンス成分を
持つので、それぞれに比較的大きなノイズが発生する。
上記回路の接地電位に上記ノイズによる浮き上がりが生
じると、外部端子から供給される入力信号を受けるアド
レスバッァ等の入力回路にあっては、回路の接地電位の
浮き上がり分だけ、そのロジックスレッショルド電圧も
上昇する。このため、外部端子から供給される入力信号
からみた場合、そのハイレベルマージンが低下してしま
う。すなわち、ハイレベルと判定されるべきレベルであ
っても、上記ノイズの発生によって上記ロジックスレッ
ショルド電圧が上昇してしまうためロウレベルと判定さ
れてしまうような誤動作が生じる虞れが生じるものであ
る。
じると、外部端子から供給される入力信号を受けるアド
レスバッァ等の入力回路にあっては、回路の接地電位の
浮き上がり分だけ、そのロジックスレッショルド電圧も
上昇する。このため、外部端子から供給される入力信号
からみた場合、そのハイレベルマージンが低下してしま
う。すなわち、ハイレベルと判定されるべきレベルであ
っても、上記ノイズの発生によって上記ロジックスレッ
ショルド電圧が上昇してしまうためロウレベルと判定さ
れてしまうような誤動作が生じる虞れが生じるものであ
る。
特に、×４又は×８ビットのように複数ビットの単位で
アクセスするRAMにあっては、４又は８個の出力回路が
一斉に動作を行うものであるため、ワーストケースでの
回路の接地電位の浮き上がりが無視できなくなるもので
ある。
アクセスするRAMにあっては、４又は８個の出力回路が
一斉に動作を行うものであるため、ワーストケースでの
回路の接地電位の浮き上がりが無視できなくなるもので
ある。
さらに、３状態出力機能を持つ出力回路においては、出
力信号の遷移期間に出力制御信号によって強制的に出力
ハイインピーダンス状態にさせると回路の接地電位側に
も大きなノイズが発生することが判明した。本願発明者
においてこの原因を検討した結果、上記出力信号の遷移
期間でのハイインピーダンス状態への切り換え時には負
荷容量のチャージアップのために流れていた比較的大き
な電流が極短い時間内に遮断される結果、電源供給線に
おけるインダクタンス成分によって生じる逆起電力が、
回路の接地線との間での容量結合によって接地電位を浮
き上がらせるということが判明した。
力信号の遷移期間に出力制御信号によって強制的に出力
ハイインピーダンス状態にさせると回路の接地電位側に
も大きなノイズが発生することが判明した。本願発明者
においてこの原因を検討した結果、上記出力信号の遷移
期間でのハイインピーダンス状態への切り換え時には負
荷容量のチャージアップのために流れていた比較的大き
な電流が極短い時間内に遮断される結果、電源供給線に
おけるインダクタンス成分によって生じる逆起電力が、
回路の接地線との間での容量結合によって接地電位を浮
き上がらせるということが判明した。
この発明の目的は、高速動作化と動作マージンの向上を
図った半導体集積回路装置を提供することにある。
図った半導体集積回路装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
は、本明細書の記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、３
状態出力機能を持つ出力回路に対して、出力すべき相補
的な信号の遅延信号により出力信号の遷移期間において
出力ハイインピーダンス状態にする出力制御信号を実質
的に無効にさせるよう機能を付加するものである。
を簡単に説明すれば、下記の通りである。すなわち、３
状態出力機能を持つ出力回路に対して、出力すべき相補
的な信号の遅延信号により出力信号の遷移期間において
出力ハイインピーダンス状態にする出力制御信号を実質
的に無効にさせるよう機能を付加するものである。
上記した手段によれば、３状態出力回路に対して、その
出力信号の遷移期間出力ハイインピーダンス状態への切
り換えを実質的に無効にすることによってノイズの発生
を抑えることができる。
出力信号の遷移期間出力ハイインピーダンス状態への切
り換えを実質的に無効にすることによってノイズの発生
を抑えることができる。
第２図には、この発明が適用されるスタティック型RAM
のブロック図が示されている。同図において、破線で囲
まれた各回路部は、公知の半導体集積回路技術によっ
て、特に制限されないが、１個の単結晶シリコンのよう
な半導体基板上において形成される。
のブロック図が示されている。同図において、破線で囲
まれた各回路部は、公知の半導体集積回路技術によっ
て、特に制限されないが、１個の単結晶シリコンのよう
な半導体基板上において形成される。
この実施例のスタティック型RAMは、特に制限されない
が、それぞれが128列（ロウ）×128行（カラム）＝1638
4ビット（約16Kビット）の記憶容量を持つ４つのマトリ
ックス（メモリアレイＭ−ARY1〜Ｍ−ARY4）を有し、こ
れにより合計で約64Kビットの記憶容量を持つようにさ
れている。複数のメモリセルMCを有する各メモリアレイ
Ｍ−ARY1〜メモリアレイＭ−ARY4から所望のメモリセル
MCを選択するめのアドレス回路は、アドレスバッファAD
B,ロウアドレスデコーダＲ−DCR,カラムアドレスデコー
ダＣ−DCR,カラムスイッチＣ−SW1〜Ｃ−SW4等から構成
される。
が、それぞれが128列（ロウ）×128行（カラム）＝1638
4ビット（約16Kビット）の記憶容量を持つ４つのマトリ
ックス（メモリアレイＭ−ARY1〜Ｍ−ARY4）を有し、こ
れにより合計で約64Kビットの記憶容量を持つようにさ
れている。複数のメモリセルMCを有する各メモリアレイ
Ｍ−ARY1〜メモリアレイＭ−ARY4から所望のメモリセル
MCを選択するめのアドレス回路は、アドレスバッファAD
B,ロウアドレスデコーダＲ−DCR,カラムアドレスデコー
ダＣ−DCR,カラムスイッチＣ−SW1〜Ｃ−SW4等から構成
される。
上記メモリセルMCは、その詳細を図示しないが、相互に
おいて同じ構成とされており、特に制限されないが、そ
のゲート，ドレイン間が互いに交差結線された一対のＮ
チャンネル記憶MOSFETと、そのドレインにそれぞれ設け
られた情報保持用抵抗、上記記憶MOSFETと一対の相補デ
ータ線D,Dとの間にそれぞれ設けられたＮチャンネル伝
送ゲートMOSFETとで構成されている。上記メモリセルMC
は、上記抵抗の接続点に電源電圧VCCが供給されること
によって記憶情報を保持する。上記抵抗は、記憶情報の
保持状態におけるメモリセルMCの消費電力を減少させる
ため、例えば、数メグオームないし数ギガオームのよう
な高抵抗値にされる。また、上記抵抗は、メモリセルの
占有面積を減少させるため、例えば、MOSFETを形成する
半導体基板の表面に比較的厚い厚さのフィールド絶縁膜
を介して形成された比較的高抵抗のポリシリコン層から
構成される。
おいて同じ構成とされており、特に制限されないが、そ
のゲート，ドレイン間が互いに交差結線された一対のＮ
チャンネル記憶MOSFETと、そのドレインにそれぞれ設け
られた情報保持用抵抗、上記記憶MOSFETと一対の相補デ
ータ線D,Dとの間にそれぞれ設けられたＮチャンネル伝
送ゲートMOSFETとで構成されている。上記メモリセルMC
は、上記抵抗の接続点に電源電圧VCCが供給されること
によって記憶情報を保持する。上記抵抗は、記憶情報の
保持状態におけるメモリセルMCの消費電力を減少させる
ため、例えば、数メグオームないし数ギガオームのよう
な高抵抗値にされる。また、上記抵抗は、メモリセルの
占有面積を減少させるため、例えば、MOSFETを形成する
半導体基板の表面に比較的厚い厚さのフィールド絶縁膜
を介して形成された比較的高抵抗のポリシリコン層から
構成される。
情報の読み出し／書き込みを扱う信号回路は、特に制限
されないが、データ入力回路DIB1〜DIB4,データ出力回
路DOB〜DOB4,センスアンプSA1〜SA16から構成される。
されないが、データ入力回路DIB1〜DIB4,データ出力回
路DOB〜DOB4,センスアンプSA1〜SA16から構成される。
情報の読み出し／書き込み動作を制御するためのタイミ
ング回路は、特に制限されないが、内部制御信号発生回
路COM−GE,センスアンプ選択回路GSから構成されてい
る。
ング回路は、特に制限されないが、内部制御信号発生回
路COM−GE,センスアンプ選択回路GSから構成されてい
る。
ロウ系のアドレス選択線（ワード線W1〜W128）には、ア
ドレス信号A0〜A6に基づいて得られる128通りのデコー
ド出力信号がロウデコーダＲ−DCRより送出される。こ
のデコード出力信号は、特に制限されないが、ロウアド
レスデコーダＲ−DCRを中心にして左右に配置された２
つづつのメモリアレイＭ−ARY1,M−ARY2とメモリアレイ
Ｍ−ARY3,M−ARY4の上記ワード線W1〜W128に対して共通
に供給される。
ドレス信号A0〜A6に基づいて得られる128通りのデコー
ド出力信号がロウデコーダＲ−DCRより送出される。こ
のデコード出力信号は、特に制限されないが、ロウアド
レスデコーダＲ−DCRを中心にして左右に配置された２
つづつのメモリアレイＭ−ARY1,M−ARY2とメモリアレイ
Ｍ−ARY3,M−ARY4の上記ワード線W1〜W128に対して共通
に供給される。
カラム系のアドレス選択線Y1〜Y128には、アドレス信号
A7〜A13に基づいて得られる128通りのデコード出力信号
がカラムデコーダＣ−DCRより送出される。このデコー
ド出力信号は、特に制限されないが、カラムアドレスデ
コーダＣ−DCRを中心にして左右に配置された２つづつ
のカラムスイッチＣ−SW1,C−SW2とＣ−SW3,C−SW4に対
して共通に供給される。
A7〜A13に基づいて得られる128通りのデコード出力信号
がカラムデコーダＣ−DCRより送出される。このデコー
ド出力信号は、特に制限されないが、カラムアドレスデ
コーダＣ−DCRを中心にして左右に配置された２つづつ
のカラムスイッチＣ−SW1,C−SW2とＣ−SW3,C−SW4に対
して共通に供給される。
アドレスバッファADBは、外部端子から供給されたアド
レス信号A0〜A13を受け、これに基づいた内部相補アド
レス信号ａ０〜ａ13を形成する。なお、内部相補アドレ
ス信号ａ０は、アドレス信号A0と同相の内部アドレス信
号a0と、アドレス信号A0に対して位相反転された内部ア
ドレス信号０とにより構成される。残りの内部相補ア
ドレス信号ａ１〜ａ13についても同様に、同相の内部ア
ドレス信号a1〜a13と位相反転された内部アドレス信号a
1〜a13とにより構成される。
レス信号A0〜A13を受け、これに基づいた内部相補アド
レス信号ａ０〜ａ13を形成する。なお、内部相補アドレ
ス信号ａ０は、アドレス信号A0と同相の内部アドレス信
号a0と、アドレス信号A0に対して位相反転された内部ア
ドレス信号０とにより構成される。残りの内部相補ア
ドレス信号ａ１〜ａ13についても同様に、同相の内部ア
ドレス信号a1〜a13と位相反転された内部アドレス信号a
1〜a13とにより構成される。
アドレスバッファADBによって形成された内部相補アド
レス信号ａ０〜ａ13のうち、特に制限されないが、内部
相補アドレス信号ａ７〜ａ13は、カラムアドレスデコー
ダＣ−DCRに供給される。カラムアドレスデコーダＣ−D
CRは、これらの内部相補アドレス信号ａ７〜ａ13を解読
（デコード）し、デコードによって得られた選択信号
（デコード出力信号）を、カラムスイッチＣ−SW1〜Ｃ
−SW4内のスイッチ用MOSFET（絶縁ゲート型電界効果ト
ランジスタ）Q6,Q6〜Q7,Q7等のゲートに供給する。
レス信号ａ０〜ａ13のうち、特に制限されないが、内部
相補アドレス信号ａ７〜ａ13は、カラムアドレスデコー
ダＣ−DCRに供給される。カラムアドレスデコーダＣ−D
CRは、これらの内部相補アドレス信号ａ７〜ａ13を解読
（デコード）し、デコードによって得られた選択信号
（デコード出力信号）を、カラムスイッチＣ−SW1〜Ｃ
−SW4内のスイッチ用MOSFET（絶縁ゲート型電界効果ト
ランジスタ）Q6,Q6〜Q7,Q7等のゲートに供給する。
各メモリアレイＭ−ARY1〜メモリアレイＭ−ARY4におけ
るワード線W1〜W128のうち、外部からのアドレス信号A0
〜A6の組み合わせによって指定された１本のワード線が
上述したロウアドレスデコーダＲ−DCRによって選択さ
れ、上述したカラムアドレスデコーダＣ−DCRによっ
て、外部からのアドレス信号A7〜A13の組み合わせによ
って指定された１対の相補データ線が128対の相補デー
タ線のなかから選択される。これにより、各メモリアレ
イＭ−ARY1〜Ｍ−ARY4において、選択されたワード線と
選択された相補データ線との交点に配置されたそれぞれ
１個のメモリセルMCが選択される。
るワード線W1〜W128のうち、外部からのアドレス信号A0
〜A6の組み合わせによって指定された１本のワード線が
上述したロウアドレスデコーダＲ−DCRによって選択さ
れ、上述したカラムアドレスデコーダＣ−DCRによっ
て、外部からのアドレス信号A7〜A13の組み合わせによ
って指定された１対の相補データ線が128対の相補デー
タ線のなかから選択される。これにより、各メモリアレ
イＭ−ARY1〜Ｍ−ARY4において、選択されたワード線と
選択された相補データ線との交点に配置されたそれぞれ
１個のメモリセルMCが選択される。
上記選択されたメモリセルMCから読み出された記憶情報
は、４対のサブコモン相補データ線CD1,▲▼１〜CD
4,▲▼４のうちの１つに現れる。すなわち、サブコ
モン相補データ線CD1,▲▼１〜CD4,▲▼４は、
代表として示されたメモリアレイＭ−ARY1のように、12
8対の相補データ線が32対づつに分割されたメモリブロ
ックM1〜M4に対応している。センスアンプSA1ないしSA4
は、上記分割されたサブコモン相補データ線CD1,▲
▼１〜CD4,▲▼４に対応してそれぞれ設けられる。
は、４対のサブコモン相補データ線CD1,▲▼１〜CD
4,▲▼４のうちの１つに現れる。すなわち、サブコ
モン相補データ線CD1,▲▼１〜CD4,▲▼４は、
代表として示されたメモリアレイＭ−ARY1のように、12
8対の相補データ線が32対づつに分割されたメモリブロ
ックM1〜M4に対応している。センスアンプSA1ないしSA4
は、上記分割されたサブコモン相補データ線CD1,▲
▼１〜CD4,▲▼４に対応してそれぞれ設けられる。
この様にサブコモン相補データ線CD1,▲▼１〜CD4,
▲▼４に分割し、それぞれにセンスアンプSA1ない
しSA4を設けたねらいは、コモン相補データ線の寄生容
量を分割（低減）し、メモリセルからの情報読み出し動
作の高速化を図ることるある。
▲▼４に分割し、それぞれにセンスアンプSA1ない
しSA4を設けたねらいは、コモン相補データ線の寄生容
量を分割（低減）し、メモリセルからの情報読み出し動
作の高速化を図ることるある。
センスアンプ選択回路GSは、上記アドレス信号A12,A13
を４つの組合せに解読し、センスアンプ選択信号m1〜m4
を形成する。上記４個のセンスアンプSA1〜SA4（SA5〜S
A8、SA9〜SA12及びSA13〜SA16）のうち、それぞれカラ
ムスイッチによって選択された相補データ線に対応した
１つのセンスアンプが選択信号m1〜m4とタイミング信号
sacによって動作状態にされ、その出力をコモン相補デ
ータ線CDL,▲▼に伝える。
を４つの組合せに解読し、センスアンプ選択信号m1〜m4
を形成する。上記４個のセンスアンプSA1〜SA4（SA5〜S
A8、SA9〜SA12及びSA13〜SA16）のうち、それぞれカラ
ムスイッチによって選択された相補データ線に対応した
１つのセンスアンプが選択信号m1〜m4とタイミング信号
sacによって動作状態にされ、その出力をコモン相補デ
ータ線CDL,▲▼に伝える。
このコモン相補データ線CDL,▲▼は、データ出力
回路DOBの入力端子とデータ入力回路DIBの出力端子に結
合される。なお、書き込み動作にあっては、上記分割さ
れたサブコモン相補データ線CD1,▲▼１〜CD4,▲
▼４は、書き込み制御信号weを受ける伝送ゲートMOSF
ETQ1,Q1〜Q5,Q5によって短絡させられる。
回路DOBの入力端子とデータ入力回路DIBの出力端子に結
合される。なお、書き込み動作にあっては、上記分割さ
れたサブコモン相補データ線CD1,▲▼１〜CD4,▲
▼４は、書き込み制御信号weを受ける伝送ゲートMOSF
ETQ1,Q1〜Q5,Q5によって短絡させられる。
内部制御信号発生回路COM−GSは、２つの外部制御信号
▲▼（チップセレクト信号），▲▼（ライトイ
ネーブル信号）を受けて、内部チップ選択信号cs1,sac
（センスアンプ動作タイミング信号）,we（書込み制御
信号）,dic（データ入力制御信号）及び▲▼（デ
ータ出力制御信号）等を送出する。
▲▼（チップセレクト信号），▲▼（ライトイ
ネーブル信号）を受けて、内部チップ選択信号cs1,sac
（センスアンプ動作タイミング信号）,we（書込み制御
信号）,dic（データ入力制御信号）及び▲▼（デ
ータ出力制御信号）等を送出する。
以上構成のRAMに対して、その動作マージンの拡大を図
るめた、出力回路DOB及びアドレスバッファADBに、次の
各回路が付加される。
るめた、出力回路DOB及びアドレスバッファADBに、次の
各回路が付加される。
第１図には、上記出力回路DOB、アドレスバッファADB
と、それぞれの付加回路の参考例の回路図が示されてい
る。同図において、チャンネル部分に矢印を付したMOSF
ETQ11等は、ＰチャンネルMOSFETであり、ＮチャンネルM
OSFETQ10等と区別している。このことは、次に説明する
第４図及び前記第６図においても同様ある。
と、それぞれの付加回路の参考例の回路図が示されてい
る。同図において、チャンネル部分に矢印を付したMOSF
ETQ11等は、ＰチャンネルMOSFETであり、ＮチャンネルM
OSFETQ10等と区別している。このことは、次に説明する
第４図及び前記第６図においても同様ある。
アドレスバッファADBを構成する単位回路は、次の各回
路素子から構成される。抵抗ＲとMOSFETQ10とは、入力
端子Aiに印加される外部サージ電圧からMOSFETQ11,Q12
のゲート絶縁膜を保護するゲート保護回路を構成する。
路素子から構成される。抵抗ＲとMOSFETQ10とは、入力
端子Aiに印加される外部サージ電圧からMOSFETQ11,Q12
のゲート絶縁膜を保護するゲート保護回路を構成する。
MOSFETQ11,Q12とQ13,Q14は、２段カスケード接続された
CMOSインバータ回路を構成する。これによって、CMOSイ
ンバータ回路（Q11,Q12）の入力信号と同相の信号がCMO
Sインバータ回路（Q13,Q14）出力から得られる。
CMOSインバータ回路を構成する。これによって、CMOSイ
ンバータ回路（Q11,Q12）の入力信号と同相の信号がCMO
Sインバータ回路（Q13,Q14）出力から得られる。
上記CMOSインバータ回路（Q13,Q14）の出力は、一方に
おいて、上記外部端子からのアドレス信号Aiと同相の内
部相補アドレス信号aiを形成する出力回路に伝えられ
る。すなわち、上記出力は、図示しない容量性負荷の充
電用出力トランジスタT1のベースに供給される。上記出
力トランジスタT1とカスケード接続された出力トランジ
スタT2は、上記容量性負荷の放電を行う。このため、こ
のトランジスタT2のベースには、ＰチャンネルMOSFETQ1
5とＮチャンネルMOSFETQ16によって反転された上記CMOS
インバータ回路（Q13,Q14）の出力信号が供給される。
ただし、ＰチャンネルMOSFETQ15のソースは、上記のCMO
Sインバータ回路と異なり、トランジスタT1とT2の接続
点（出力端子）に結合されている。
おいて、上記外部端子からのアドレス信号Aiと同相の内
部相補アドレス信号aiを形成する出力回路に伝えられ
る。すなわち、上記出力は、図示しない容量性負荷の充
電用出力トランジスタT1のベースに供給される。上記出
力トランジスタT1とカスケード接続された出力トランジ
スタT2は、上記容量性負荷の放電を行う。このため、こ
のトランジスタT2のベースには、ＰチャンネルMOSFETQ1
5とＮチャンネルMOSFETQ16によって反転された上記CMOS
インバータ回路（Q13,Q14）の出力信号が供給される。
ただし、ＰチャンネルMOSFETQ15のソースは、上記のCMO
Sインバータ回路と異なり、トランジスタT1とT2の接続
点（出力端子）に結合されている。
上記CMOSインバータ回路（Q13,Q14）の出力は、他方に
おいて上記外部端子からのアドレス信号Aiと逆相の内部
相補アドレス信号ｉを形成する出力回路に伝えられ
る。すなわち、上記出力は、上記同様なCMOSインバータ
回路N1によって反転され、図示しない容量性負荷の充電
用出力トランジスタT3のベースに供給される。上記出力
トランジスタT3とカスケード接続された出力トランジス
タT4は、上記容量性負荷の放電を行う。このため、この
トランジスタT4のベースには、上記CMOSインバータ回路
（Q13,Q14）の出力がソースフォロワMOSFETQ17を介して
供給される。MOSFETQ18は、上記ソースフォロワMOSFETQ
17の負荷として動作するばかりでなく、トランジスタT4
のベース蓄積電荷を放電させるためのスイッチMOSFETと
しても動作する。
おいて上記外部端子からのアドレス信号Aiと逆相の内部
相補アドレス信号ｉを形成する出力回路に伝えられ
る。すなわち、上記出力は、上記同様なCMOSインバータ
回路N1によって反転され、図示しない容量性負荷の充電
用出力トランジスタT3のベースに供給される。上記出力
トランジスタT3とカスケード接続された出力トランジス
タT4は、上記容量性負荷の放電を行う。このため、この
トランジスタT4のベースには、上記CMOSインバータ回路
（Q13,Q14）の出力がソースフォロワMOSFETQ17を介して
供給される。MOSFETQ18は、上記ソースフォロワMOSFETQ
17の負荷として動作するばかりでなく、トランジスタT4
のベース蓄積電荷を放電させるためのスイッチMOSFETと
しても動作する。
なお、トランジスタT2が飽和領域で駆動されることを防
止するため、MOSFETQ15のソースが上述のように電源電
圧VCCではなくトランジスタT2のコレクタに接続され、
同様にトランジスタT4が飽和領域で駆動されることを防
止するため、MOSFETQ17のドレインが電源電圧VCCではな
く、トランジスタT4のコレクタに接続されている。これ
によって、スイッチング動作の高速化を図っている。
止するため、MOSFETQ15のソースが上述のように電源電
圧VCCではなくトランジスタT2のコレクタに接続され、
同様にトランジスタT4が飽和領域で駆動されることを防
止するため、MOSFETQ17のドレインが電源電圧VCCではな
く、トランジスタT4のコレクタに接続されている。これ
によって、スイッチング動作の高速化を図っている。
この参考例では、アドレスバッファの出力部に電流駆動
能力の大きなバイポーラ型トランジスタを用いることに
よって、その負荷としてのアドレスデコーダを構成する
多数のMOSFETのゲートに付加されるゲート容量等の比較
的大きな容量値にされた寄生容量の充電／放電を高速に
行うことができる。このような出力回路は、上記第２図
におけるアドレスデコーダＲ−DCR,C−DCRの出力部にも
設けることによって、メモリアレイの選択動作の高速化
を図るものである（図示せず）。
能力の大きなバイポーラ型トランジスタを用いることに
よって、その負荷としてのアドレスデコーダを構成する
多数のMOSFETのゲートに付加されるゲート容量等の比較
的大きな容量値にされた寄生容量の充電／放電を高速に
行うことができる。このような出力回路は、上記第２図
におけるアドレスデコーダＲ−DCR,C−DCRの出力部にも
設けることによって、メモリアレイの選択動作の高速化
を図るものである（図示せず）。
この参考例では、外部端子Aiから供給される入力信号の
ハイレベル側のレベルマージンを確保するために、上記
入力端子Aiから供給された信号は、縦列形態にされたイ
ンバータ回路N5ないしN8からなる遅延回路を介してMOSF
ETQ45のゲートに供給される。このMOSFETQ45は、後述す
るスレッショルドシフトトリガ信号TSTを受けるMOSFETQ
44と直列形態にされる。これらMOSFETQ44とQ45からなる
直列回路は、上記CMOSインバータ回路（Q11とQ12）の出
力端子と回路の接地電位との間に設けられる。
ハイレベル側のレベルマージンを確保するために、上記
入力端子Aiから供給された信号は、縦列形態にされたイ
ンバータ回路N5ないしN8からなる遅延回路を介してMOSF
ETQ45のゲートに供給される。このMOSFETQ45は、後述す
るスレッショルドシフトトリガ信号TSTを受けるMOSFETQ
44と直列形態にされる。これらMOSFETQ44とQ45からなる
直列回路は、上記CMOSインバータ回路（Q11とQ12）の出
力端子と回路の接地電位との間に設けられる。
センスアンプSAは、サブコモン相補データ線CD,▲
▼にベースが結合された差動のバイポーラトランジスタ
T5,T6と、その共通エミッタと回路の接地電位点との間
に設けられ、制御信号sac・miによって選択的に動作電
流を流すＮチャンネルMOSFETQ21とにより構成される。
この差動トランジスタT5,T6のコレクタは、コモン相補
データ線CDL,▲▼にそれぞれ結合される。なお、
図示しないが、上記コモン相補データ線CDL,▲▼
には、残り３個の同様なセンスアンプを構成する差動ト
ランジスタのコレクタも共通に接続される。
▼にベースが結合された差動のバイポーラトランジスタ
T5,T6と、その共通エミッタと回路の接地電位点との間
に設けられ、制御信号sac・miによって選択的に動作電
流を流すＮチャンネルMOSFETQ21とにより構成される。
この差動トランジスタT5,T6のコレクタは、コモン相補
データ線CDL,▲▼にそれぞれ結合される。なお、
図示しないが、上記コモン相補データ線CDL,▲▼
には、残り３個の同様なセンスアンプを構成する差動ト
ランジスタのコレクタも共通に接続される。
上記コモン相補データ線CDL,▲▼に現れたセンス
アンプの出力信号は、データ出力回路DOBの初段回路PDO
によって、ほヾECL（エミッタ・カップルド・ロジッ
ク）のような出力信号に増幅される。上記コモン相補デ
ータ線CDL,▲▼は、ベース接地増幅トランジスタ
T7,T8のエミッタに結合される。これらのトランジスタT
7,T8のベースには、ダイオードD1,D2とその動作電流を
流す定電流源としてのMOSFETQ23とにより形成されたバ
イアス電圧（VCC−2Vf）が供給される。なお、Vfは、ダ
イオードD1,D2の順方向電圧である。上記トランジスタT
7,T8のエミッタと回路の接地電位点との間には、そのバ
イアス電流を流す定電流源としてのMOSFETQ22,Q24が設
けられる。そして、上記トランジスタT7,T8のコレクタ
には、負荷抵抗R1,R2が設けられる。これらのベース接
地型増幅トランジスタT7,T8のコレクタ出力は、エミッ
タフォロワ出力トランジスタT9,T10とレベルシフトダイ
オードD3,D4を介して次の出力回路OBに伝えられる。
アンプの出力信号は、データ出力回路DOBの初段回路PDO
によって、ほヾECL（エミッタ・カップルド・ロジッ
ク）のような出力信号に増幅される。上記コモン相補デ
ータ線CDL,▲▼は、ベース接地増幅トランジスタ
T7,T8のエミッタに結合される。これらのトランジスタT
7,T8のベースには、ダイオードD1,D2とその動作電流を
流す定電流源としてのMOSFETQ23とにより形成されたバ
イアス電圧（VCC−2Vf）が供給される。なお、Vfは、ダ
イオードD1,D2の順方向電圧である。上記トランジスタT
7,T8のエミッタと回路の接地電位点との間には、そのバ
イアス電流を流す定電流源としてのMOSFETQ22,Q24が設
けられる。そして、上記トランジスタT7,T8のコレクタ
には、負荷抵抗R1,R2が設けられる。これらのベース接
地型増幅トランジスタT7,T8のコレクタ出力は、エミッ
タフォロワ出力トランジスタT9,T10とレベルシフトダイ
オードD3,D4を介して次の出力回路OBに伝えられる。
なお、上記出力トランジスタT9,T10のエミッタには、定
電流負荷としてのMOSFETQ25,Q26が設けられる。上記の
各定電流源としてのMOSFETQ22〜Q26は、特に制限されな
いが、内部チップ選択信号csにより選択的に動作状態に
される。これにより、チップ非選択時に上記MOSFETQ22
〜Q26をオフ状態にして低消費電力化を図っている。
電流負荷としてのMOSFETQ25,Q26が設けられる。上記の
各定電流源としてのMOSFETQ22〜Q26は、特に制限されな
いが、内部チップ選択信号csにより選択的に動作状態に
される。これにより、チップ非選択時に上記MOSFETQ22
〜Q26をオフ状態にして低消費電力化を図っている。
出力回路OBは、パワースイッチMOSFETによって選択的に
動作状態にされ、電流ミラー形態のアクティブ負荷回路
を持つ差動増幅回路によりレベル変換機能と、出力イネ
ーブル機能を実現するものである。すなわち、初段回路
PDOによって形成された上記ECLレベルの相補信号は、一
方においてＰチャンネル型の差動増幅MOSFETQ28,Q29の
ゲートに供給される。この差動増幅MOSFETQ28,Q29の共
通化されたソースと電源電圧VCCとの間には、動作タイ
ミング信号▲▼を受けるＰチャンネル型のパワー
スイッチMOSFETQ27が設けられる。上記差動増幅MOSFETQ
29のドレインと回路の接地電位点との間には、電流ミラ
ー形態にされたＮチャンネル型のアクティブ負荷MOSFET
Q31が設けられる。そして、上記差動増幅回路の出力で
あるMOSFETQ29,Q31の共通化されたドレインと回路の接
地電位点との間には、上記制御信号▲▼を受ける
ＮチャンネルMOSFETQ34が設けられる。
動作状態にされ、電流ミラー形態のアクティブ負荷回路
を持つ差動増幅回路によりレベル変換機能と、出力イネ
ーブル機能を実現するものである。すなわち、初段回路
PDOによって形成された上記ECLレベルの相補信号は、一
方においてＰチャンネル型の差動増幅MOSFETQ28,Q29の
ゲートに供給される。この差動増幅MOSFETQ28,Q29の共
通化されたソースと電源電圧VCCとの間には、動作タイ
ミング信号▲▼を受けるＰチャンネル型のパワー
スイッチMOSFETQ27が設けられる。上記差動増幅MOSFETQ
29のドレインと回路の接地電位点との間には、電流ミラ
ー形態にされたＮチャンネル型のアクティブ負荷MOSFET
Q31が設けられる。そして、上記差動増幅回路の出力で
あるMOSFETQ29,Q31の共通化されたドレインと回路の接
地電位点との間には、上記制御信号▲▼を受ける
ＮチャンネルMOSFETQ34が設けられる。
上記ECLレベルの相補信号は、他方において、上記類似
の差動増幅回路（Q35〜Q40）の入力に逆相で供給され
る。これによって、２つの差動増幅回路からは、制御信
号▲▼がロウレベルなら互いに逆相のCMOSレベル
の出力信号が得られ、制御信号▲▼がハイレベル
なら差動増幅回路が非動作状態にされるとともに、Ｎチ
ャンネルMOSFETQ34,Q40が共にオン状態になって共にロ
ウレベルの出力が得られる。
の差動増幅回路（Q35〜Q40）の入力に逆相で供給され
る。これによって、２つの差動増幅回路からは、制御信
号▲▼がロウレベルなら互いに逆相のCMOSレベル
の出力信号が得られ、制御信号▲▼がハイレベル
なら差動増幅回路が非動作状態にされるとともに、Ｎチ
ャンネルMOSFETQ34,Q40が共にオン状態になって共にロ
ウレベルの出力が得られる。
上記一対の差動増幅回路の出力信号は、外部端子Doutへ
ハイレベル出力信号を送出するバイポーラ型のNPNトラ
ンジスタにより構成されたエミッタフォロワ出力トラン
ジスタT11のベースと、外部端子Doutへロウレベルの出
力信号を送出するＮチャンネル出力MOSFETQ41のゲート
に伝えられる。なお、外部端子Doutへ送出する出力信号
をTTLレベルにするため、上記トランジスタT11のエミッ
タにはレベルシフト用のダイオードD5が設けられる。
ハイレベル出力信号を送出するバイポーラ型のNPNトラ
ンジスタにより構成されたエミッタフォロワ出力トラン
ジスタT11のベースと、外部端子Doutへロウレベルの出
力信号を送出するＮチャンネル出力MOSFETQ41のゲート
に伝えられる。なお、外部端子Doutへ送出する出力信号
をTTLレベルにするため、上記トランジスタT11のエミッ
タにはレベルシフト用のダイオードD5が設けられる。
上記出力回路には、出力信号Doutがハイレベルからロウ
レベルに変化することを検出するための次の回路が設け
られる。上記出力端子には、MOSFETQ42とQ43からなる直
列MOSFETの一端が接続される。これらの直列MOSFETQ42
とQ43を通して出力信号Doutのハイレベルが、上記信号T
STとしてアドレスバッファADBに設けられたMOSFETQ44の
ゲートに供給される。なお、上記信号線TSTは、他の出
力回路に設けられる同様な直列MOSFETに共通接続される
ものであり、微小電流を流す定電流源Ioにより常時回路
の接地電位にプルダウンされている。
レベルに変化することを検出するための次の回路が設け
られる。上記出力端子には、MOSFETQ42とQ43からなる直
列MOSFETの一端が接続される。これらの直列MOSFETQ42
とQ43を通して出力信号Doutのハイレベルが、上記信号T
STとしてアドレスバッファADBに設けられたMOSFETQ44の
ゲートに供給される。なお、上記信号線TSTは、他の出
力回路に設けられる同様な直列MOSFETに共通接続される
ものであり、微小電流を流す定電流源Ioにより常時回路
の接地電位にプルダウンされている。
上記MOSFETQ42のゲートには、出力トランジスタT11をオ
ン状態からオフ状態にさせるとき、その駆動信号を形成
する差動増幅回路におけるロウレベルからハイレベルに
変化する信号であるMOSFETQ28のドレイン出力が供給さ
れる。また、MOSFETQ43のゲートには、上記出力MOSFETQ
41を駆動する信号が、縦列形態にされたインバータ回路
N2ないしN4を通して反転遅延されて供給される。これに
より、第３図の動作波形図に示すように、出力信号Dout
がハイレベルからロウレベルに変化するとき、前記出力
端子Doutに結合される負荷容量のディスチャージ動作に
よって、回路の接地電位線にノイズNSが発生するタイミ
ングにおいて、上記信号TSTがハイレベルにされる。す
なわち、出力信号Doutがハイレベルからロウレベルに変
化するとき、出力トランジスタT11がオン状態からオフ
状態に切り換えられる。このような駆動信号を形成する
差動増幅回路においてはMOSFETQ28のドレイン出力がロ
ウレベルからハイレベルに変化する。したがって、MOSF
ETQ42がオン状態にされる。また、このとき、出力MOSFE
TQ41のゲート電圧は、ロウレベルからハイレベルに変化
する。したがって、上記インバータ回路N2ないしN4を通
した信号は、遅れてハイレベルからロウレベルに変化す
る。それ故、MOSFETQ43は上記インバータ回路N2ないしN
4により設定され時間だけ遅れてオン状態からオフ状態
に切り換えられるため、上記MOSFETQ42のオン状態によ
り信号TSTは出力信号Doutのハイレベルが伝えられる。
これによって、出力信号Doutがハイレベルにされている
間、上記信号TSTもハイレベルになってMOSFETQ44をオン
状態にする。
ン状態からオフ状態にさせるとき、その駆動信号を形成
する差動増幅回路におけるロウレベルからハイレベルに
変化する信号であるMOSFETQ28のドレイン出力が供給さ
れる。また、MOSFETQ43のゲートには、上記出力MOSFETQ
41を駆動する信号が、縦列形態にされたインバータ回路
N2ないしN4を通して反転遅延されて供給される。これに
より、第３図の動作波形図に示すように、出力信号Dout
がハイレベルからロウレベルに変化するとき、前記出力
端子Doutに結合される負荷容量のディスチャージ動作に
よって、回路の接地電位線にノイズNSが発生するタイミ
ングにおいて、上記信号TSTがハイレベルにされる。す
なわち、出力信号Doutがハイレベルからロウレベルに変
化するとき、出力トランジスタT11がオン状態からオフ
状態に切り換えられる。このような駆動信号を形成する
差動増幅回路においてはMOSFETQ28のドレイン出力がロ
ウレベルからハイレベルに変化する。したがって、MOSF
ETQ42がオン状態にされる。また、このとき、出力MOSFE
TQ41のゲート電圧は、ロウレベルからハイレベルに変化
する。したがって、上記インバータ回路N2ないしN4を通
した信号は、遅れてハイレベルからロウレベルに変化す
る。それ故、MOSFETQ43は上記インバータ回路N2ないしN
4により設定され時間だけ遅れてオン状態からオフ状態
に切り換えられるため、上記MOSFETQ42のオン状態によ
り信号TSTは出力信号Doutのハイレベルが伝えられる。
これによって、出力信号Doutがハイレベルにされている
間、上記信号TSTもハイレベルになってMOSFETQ44をオン
状態にする。
このとき、アドレスバッファADBにおいていは、その入
力信号Aiがハイレベルのとき、インバータ回路N5ないし
N8を通してMOSFETQ45をオン状態にしている。したがっ
て、MOSFETQ44とQ45の合成コンダクタンスをCMOSインバ
ータ回路を構成するＰチャンネルMOSFETQ11に比べて十
分大きくすれば、このCMOSインバータ回路（Q11,Q12）
の出力信号はロウレベルに固定される。また、上記MOSF
ETQ44とQ45の合成コンダクタンスをそれ程大きくしない
場合には、これらのMOSFETQ44とQ45がＮチャンネルMOSF
ETQ12に対して並列形態にされるため、ＮチャンネルMOS
FET側の合成コンダクタンスが大きくなって、そのロジ
ックスレッショルド電圧をロウレベル側にシフトさせ
る。これによって、上記ノイズNSが発生することによっ
て、等価的に入力信号Aiがロウレベルに遷移したとして
も、CMOSインバータ回路（Q11,Q12）の出力信号は変化
しない。したがって、内部アドレス信号ai,ｉが切り
替わることによる誤動作を防止することができるものと
なる。すなわち、上記のようなノイズによって内部アド
レス信号が誤って変化されたとみなされた場合、それに
従って新たに別のメモリセルが選択され、この別のメモ
リセルからの読み出し信号によって出力Doutが誤って変
化してしまう危険性が生じる。実施例による場合はこの
ような危険性を回避できることとなる。
力信号Aiがハイレベルのとき、インバータ回路N5ないし
N8を通してMOSFETQ45をオン状態にしている。したがっ
て、MOSFETQ44とQ45の合成コンダクタンスをCMOSインバ
ータ回路を構成するＰチャンネルMOSFETQ11に比べて十
分大きくすれば、このCMOSインバータ回路（Q11,Q12）
の出力信号はロウレベルに固定される。また、上記MOSF
ETQ44とQ45の合成コンダクタンスをそれ程大きくしない
場合には、これらのMOSFETQ44とQ45がＮチャンネルMOSF
ETQ12に対して並列形態にされるため、ＮチャンネルMOS
FET側の合成コンダクタンスが大きくなって、そのロジ
ックスレッショルド電圧をロウレベル側にシフトさせ
る。これによって、上記ノイズNSが発生することによっ
て、等価的に入力信号Aiがロウレベルに遷移したとして
も、CMOSインバータ回路（Q11,Q12）の出力信号は変化
しない。したがって、内部アドレス信号ai,ｉが切り
替わることによる誤動作を防止することができるものと
なる。すなわち、上記のようなノイズによって内部アド
レス信号が誤って変化されたとみなされた場合、それに
従って新たに別のメモリセルが選択され、この別のメモ
リセルからの読み出し信号によって出力Doutが誤って変
化してしまう危険性が生じる。実施例による場合はこの
ような危険性を回避できることとなる。
上記入力回路は、アドレスバッファの他、チップ選択信
号▲▼やライトイネーブル信号▲▼等の制御信
号を受ける入力回路にも同様に適用される。これによっ
て、例えばノイズNSにより一時的に書き込み状態になっ
てしまうという誤動作も同様に防止することができる。
すなわち、実施例によらない場合、例えばハイレベル
（読み出しレベル）に維持されているライトエネーブル
信号がノイズNSによって誤ってロウレベル（書き込みレ
ベル）と判定されてしまう危険性があり、このようにロ
ウレベルと誤って判定された場合には、それに従ってメ
モリセルに、書き込まれるべきでないデータが書き込ま
れてしまうことになる。実施例は、ノイズNSによる影響
を避けることができるのでかかるような誤動作を防止で
きる。
号▲▼やライトイネーブル信号▲▼等の制御信
号を受ける入力回路にも同様に適用される。これによっ
て、例えばノイズNSにより一時的に書き込み状態になっ
てしまうという誤動作も同様に防止することができる。
すなわち、実施例によらない場合、例えばハイレベル
（読み出しレベル）に維持されているライトエネーブル
信号がノイズNSによって誤ってロウレベル（書き込みレ
ベル）と判定されてしまう危険性があり、このようにロ
ウレベルと誤って判定された場合には、それに従ってメ
モリセルに、書き込まれるべきでないデータが書き込ま
れてしまうことになる。実施例は、ノイズNSによる影響
を避けることができるのでかかるような誤動作を防止で
きる。
なお、上記出力回路において、MOSFETQ43は、出力信号
がロウレベルからハイレベルに変化する一定期間のみオ
ン状態にされるため、出力信号のレベルが一定のハイレ
ベルにされた定常状態ではオフ状態にされる。これによ
って、他の出力回路の出力端子とがMOSFETQ42,Q43等を
介して結合されてしまうという不都合が生じない。
がロウレベルからハイレベルに変化する一定期間のみオ
ン状態にされるため、出力信号のレベルが一定のハイレ
ベルにされた定常状態ではオフ状態にされる。これによ
って、他の出力回路の出力端子とがMOSFETQ42,Q43等を
介して結合されてしまうという不都合が生じない。
第４図には、第２の参考例が示されている。
この参考例では、上記第１図に示したような出力信号Do
utのハイレベルへの変化を検出して、信号TSTを形成す
るものに代え、出力回路を動作状態から非動作状態（出
力ハイインピーダンス状態）に切り換える出力制御信号
docが発生されたときには、実際にノイズが発生するか
否かにかかわらず、上記信号TSTを発生させるものであ
る。
utのハイレベルへの変化を検出して、信号TSTを形成す
るものに代え、出力回路を動作状態から非動作状態（出
力ハイインピーダンス状態）に切り換える出力制御信号
docが発生されたときには、実際にノイズが発生するか
否かにかかわらず、上記信号TSTを発生させるものであ
る。
このため、内部制御信号発生回路COM−GSに、次の信号
変化検出回路OETDが設けられるものである。
変化検出回路OETDが設けられるものである。
内部制御信号発生回路COM−GSは、特に制限されない
が、内部のライトイネーブル信号weと、チップセレクタ
信号▲▼及び出力イネーブル信号▲▼を受ける
ノア（NOR）ゲート回路G1により、出力制御信号docを形
成する。それ故、この実施例におけるRAMは、第２図に
おいて入力端子Dinと出力端子Doutとがチップ内部で接
続されて共通の外部端子に結合される。このため、新た
に出力イネーブル制御信号▲▼が設けられるもので
ある。このような入出力端子を用いる構成においては、
外部端子数を低減することができるものである。
が、内部のライトイネーブル信号weと、チップセレクタ
信号▲▼及び出力イネーブル信号▲▼を受ける
ノア（NOR）ゲート回路G1により、出力制御信号docを形
成する。それ故、この実施例におけるRAMは、第２図に
おいて入力端子Dinと出力端子Doutとがチップ内部で接
続されて共通の外部端子に結合される。このため、新た
に出力イネーブル制御信号▲▼が設けられるもので
ある。このような入出力端子を用いる構成においては、
外部端子数を低減することができるものである。
この参考例では、上記制御信号docがハイレベルからロ
ウレベルに切り換えられるとき、言い換えるならば、後
述するように出力回路DOBが動作状態から非動作状態に
移行するとき、１ショットのパルスを発生させる次の信
号変化検出回路OETDが設けられる。
ウレベルに切り換えられるとき、言い換えるならば、後
述するように出力回路DOBが動作状態から非動作状態に
移行するとき、１ショットのパルスを発生させる次の信
号変化検出回路OETDが設けられる。
上記信号docは、ノアゲート回路G2の一方の入力に供給
される。上記信号docは、反転遅延回路を構成する縦列
形態のインバータ回路N9ないしN13を介してノアゲート
回路G2の他方の入力に供給される。このノアゲート回路
G2の出力信号は、ハイレベルの出力信号を形成するトラ
ンジスタT12のベースに供給される。このトランジスタT
12のエミッタと回路の接地電位点との間には、レベルシ
フト用のダイオードD6及び回路の接地電位側の出力信号
を形成する出力MOSFETQ46及びQ47が直列に設けられる。
上記MOSFETQ46のゲートには、上記ノアゲート回路G2の
他方の入力に供給される信号が遅延回路を構成する縦列
接続されたインバータ回路N14とN15を通して供給され
る。また、上記MOSFETQ47のゲートには、上記インバー
タ回路N9の出力信号が供給される。
される。上記信号docは、反転遅延回路を構成する縦列
形態のインバータ回路N9ないしN13を介してノアゲート
回路G2の他方の入力に供給される。このノアゲート回路
G2の出力信号は、ハイレベルの出力信号を形成するトラ
ンジスタT12のベースに供給される。このトランジスタT
12のエミッタと回路の接地電位点との間には、レベルシ
フト用のダイオードD6及び回路の接地電位側の出力信号
を形成する出力MOSFETQ46及びQ47が直列に設けられる。
上記MOSFETQ46のゲートには、上記ノアゲート回路G2の
他方の入力に供給される信号が遅延回路を構成する縦列
接続されたインバータ回路N14とN15を通して供給され
る。また、上記MOSFETQ47のゲートには、上記インバー
タ回路N9の出力信号が供給される。
上記MOSFETQ46とダイオードD6との接続点から、前記同
様なアドレスバファADB等の入力回路に設けられるMOSFE
TQ44のゲートに供給される信号TSTが送出される。この
参考例では、多数のアドレスバッファ等の入力回路に対
して共通に上記信号TSTを供給するため、上記のように
トランジスタT12が用いられるものである。
様なアドレスバファADB等の入力回路に設けられるMOSFE
TQ44のゲートに供給される信号TSTが送出される。この
参考例では、多数のアドレスバッファ等の入力回路に対
して共通に上記信号TSTを供給するため、上記のように
トランジスタT12が用いられるものである。
この第２の参考例の動作は、第５図に示したタイミング
図を参照して次に説明する。
図を参照して次に説明する。
上記内部信号weは、読み出し動作のときロウレベルにさ
れ、信号▲▼はチップ選択状態のときにロウレベル
にされ、信号▲▼は出力イネーブル状態のときロウ
レベルにされる。したがって、上記信号we、▲▲▼
及び▲▼が共にロウレベル（論理“0"）のとき、上
記ノアゲート回路G1は出力制御信号docをハイレベルに
する。そして、この信号docは図示しないインバータ回
路等によって反転されて上記出力回路に供給される信号
ｄ▲▼とされる。この状態では、出力回路DOBが動
作状態になって、上記共通の外部端子から出力信号Dout
を送出している。
れ、信号▲▼はチップ選択状態のときにロウレベル
にされ、信号▲▼は出力イネーブル状態のときロウ
レベルにされる。したがって、上記信号we、▲▲▼
及び▲▼が共にロウレベル（論理“0"）のとき、上
記ノアゲート回路G1は出力制御信号docをハイレベルに
する。そして、この信号docは図示しないインバータ回
路等によって反転されて上記出力回路に供給される信号
ｄ▲▼とされる。この状態では、出力回路DOBが動
作状態になって、上記共通の外部端子から出力信号Dout
を送出している。
この状態において、ライトイネーブル信号▲▼をハ
イレベルからロウレベルに変化させて書き込み動作を指
示すると、これに応じて内部信号weがロウレベルからハ
イレベルにされる。この結果、出力制御信号docがロウ
レベルになって前記出力回路DOBが動作状態から非動作
状態に切り換えられる。このようなタイミングにおいて
出力信号Doutが信号の遷移期間にあると、出力回路DOB
においては、その駆動電流が極短い時間内に遮断され、
例えば電源電圧供給線に含まれるインダクタンス成分に
よる逆起電力によって、大きなノイズが電源線に発生す
る。このノイズは回路の接地線との容量結合によって、
回路の接地電位を浮き上がらせる。この第２の参考例で
は、上記出力回路DOBを動作状態から非動作状態に切り
換えるとき、実際に上記のようなノイズが発生するか否
かに無関係に、このタイミングでは前記ノイズが発生す
る虞れがあるため、上記信号変化検出回路OETDにより信
号TSTを発生させ、前記同様に入力回路の出力の固定な
いしロジックスレッショルド電圧をロウレベル側にシフ
トさせるものである。
イレベルからロウレベルに変化させて書き込み動作を指
示すると、これに応じて内部信号weがロウレベルからハ
イレベルにされる。この結果、出力制御信号docがロウ
レベルになって前記出力回路DOBが動作状態から非動作
状態に切り換えられる。このようなタイミングにおいて
出力信号Doutが信号の遷移期間にあると、出力回路DOB
においては、その駆動電流が極短い時間内に遮断され、
例えば電源電圧供給線に含まれるインダクタンス成分に
よる逆起電力によって、大きなノイズが電源線に発生す
る。このノイズは回路の接地線との容量結合によって、
回路の接地電位を浮き上がらせる。この第２の参考例で
は、上記出力回路DOBを動作状態から非動作状態に切り
換えるとき、実際に上記のようなノイズが発生するか否
かに無関係に、このタイミングでは前記ノイズが発生す
る虞れがあるため、上記信号変化検出回路OETDにより信
号TSTを発生させ、前記同様に入力回路の出力の固定な
いしロジックスレッショルド電圧をロウレベル側にシフ
トさせるものである。
すなわち、上記出力制御信号docがハイレベルからロウ
レベルに変化すると、このタイミングでノアゲート回路
G2の一方の入力信号をロウレベルにして、その出力信号
をハイレベルに変化させる。このノアゲート回路G2の出
力信号のハイレベルに応じてトランジスタT12はオン状
態になり、信号TSTはロウレベルからハイレベルに変化
させる。上記出力制御信号docは、インバータ回路N9な
いしN13を通して反転遅延され、ノアゲート回路G2の他
方の入力に供給される信号は、一定期間後にロウレベル
からハイレベルに変化する。これにより、ノアゲート回
路G2の出力信号はハイレベルからロウレベルに変化して
トランジスタT12がオン状態からオフ状態にされる。上
記ノアゲート回路G2の他方の入力に供給される信号は、
インバータ回路N14とN15により遅延されてMOSFETQ46の
ゲートに伝えられる。これによって、MOSFETQ46は、上
記トランジスタT12がオフ状態にされた後にオン状態に
なって、上記信号TSTをハイレベルからロウレベルに変
化させる。このとき、上記出力制御信号docのロウレベ
ルへの変化により、早いタイミングでインバータ回路N9
の出力信号がロウレベルからハイレベルに変化するた
め、MOSFETQ47はオン状態になっている。したがって、
上記信号TSTのハイレベルからロウレベルへの変化は、
上記MOSFETQ46のオン状態に同期して行われる。なお、
出力制御信号docがロウレベルからハイレベルに変化す
るとき、早いタイミングでMOSFETQ47をオフ状態にする
ものである。
レベルに変化すると、このタイミングでノアゲート回路
G2の一方の入力信号をロウレベルにして、その出力信号
をハイレベルに変化させる。このノアゲート回路G2の出
力信号のハイレベルに応じてトランジスタT12はオン状
態になり、信号TSTはロウレベルからハイレベルに変化
させる。上記出力制御信号docは、インバータ回路N9な
いしN13を通して反転遅延され、ノアゲート回路G2の他
方の入力に供給される信号は、一定期間後にロウレベル
からハイレベルに変化する。これにより、ノアゲート回
路G2の出力信号はハイレベルからロウレベルに変化して
トランジスタT12がオン状態からオフ状態にされる。上
記ノアゲート回路G2の他方の入力に供給される信号は、
インバータ回路N14とN15により遅延されてMOSFETQ46の
ゲートに伝えられる。これによって、MOSFETQ46は、上
記トランジスタT12がオフ状態にされた後にオン状態に
なって、上記信号TSTをハイレベルからロウレベルに変
化させる。このとき、上記出力制御信号docのロウレベ
ルへの変化により、早いタイミングでインバータ回路N9
の出力信号がロウレベルからハイレベルに変化するた
め、MOSFETQ47はオン状態になっている。したがって、
上記信号TSTのハイレベルからロウレベルへの変化は、
上記MOSFETQ46のオン状態に同期して行われる。なお、
出力制御信号docがロウレベルからハイレベルに変化す
るとき、早いタイミングでMOSFETQ47をオフ状態にする
ものである。
上記タイミングでは、アドレス信号等の入力信号が供給
されることはないから、上記のようにノイズの有無にか
かわらずに、上記のようなレベル固定ないしロジックス
レッショルド電圧のシフトを行っても何等弊害が生じる
ことはない。
されることはないから、上記のようにノイズの有無にか
かわらずに、上記のようなレベル固定ないしロジックス
レッショルド電圧のシフトを行っても何等弊害が生じる
ことはない。
第６図には、この発明の一実施例の要部回路図が示され
ている。
ている。
この実施例では、出力回路DOBに次の回路を付加するこ
とによって、ノイズの発生を抑えるものである。
とによって、ノイズの発生を抑えるものである。
すなわち、前記第１図に示したような出力回路DOBに、
次の回路が付加されるものである。電源電圧側の出力信
号を送出される出力トランジスタT11のベースと回路の
接地電位点との間に設けられ、上記出力制御信号docを
受けるMOSFETQ34は、そのコンダクタンスが小さく設定
される。このMOSFETQ34には、大きなコンダクタンスを
持つようにされた直列MOSFETQ48とQ49が並列に設けられ
る。上記MOSFETQ48のゲートには、上記出力制御信号doc
が供給される。回路の接地電位側の出力MOSFETQ41のゲ
ートに供給される駆動信号は、縦列形態にされたインバ
ータ回路N16ないしN18からなる反転遅延回路を介して上
記MOSFETQ49のゲートに供給される。
次の回路が付加されるものである。電源電圧側の出力信
号を送出される出力トランジスタT11のベースと回路の
接地電位点との間に設けられ、上記出力制御信号docを
受けるMOSFETQ34は、そのコンダクタンスが小さく設定
される。このMOSFETQ34には、大きなコンダクタンスを
持つようにされた直列MOSFETQ48とQ49が並列に設けられ
る。上記MOSFETQ48のゲートには、上記出力制御信号doc
が供給される。回路の接地電位側の出力MOSFETQ41のゲ
ートに供給される駆動信号は、縦列形態にされたインバ
ータ回路N16ないしN18からなる反転遅延回路を介して上
記MOSFETQ49のゲートに供給される。
この実施例においては、第７図の動作波形図に示すよう
に、出力回路DOBがロウレベルからハイレベルに変化す
る出力信号を形成している信号の遷移期間Trにおいて、
出力制御信号docがロウレベルからハイレベルにされた
場合でも、それが実質的に無効にされる。すなわち、出
力制御信号▲▼がハイレベルにされるとき、MOSF
ETQ34がオン状態になるが、そのコンダクタンスが比較
的小さく設定されている。それ故、出力トランジスタT1
1は急激にはオフ状態に切り替わることがない。そし
て、インバータ回路N16ないしN18からなる反転遅延回路
を介して、遅延時間TDだけ遅れてMOSFETQ49がオン状態
になる。これにより、MOSFETQ48とQ49による大きなコン
ダクタンスによってトランジスタT11のベース電位をハ
イレベルからロウレベルに引き抜くため、トランジスタ
T11がオフ状態にされる。このように、出力信号Doutの
遷移期間において出力トランジスタT11のオン状態から
オフ状態への切り換えを実質的に制限するため、電源供
給線に大きな負荷容量をチャージアップするために流れ
ていた電流が、急激に遮断されてしまうことが防止でき
る。これによって、電源供給線におけるインダクタンス
成分による大きなノイズの発生を未然に防止することが
できる。これによって、回路の動作マージンを大きくで
きるものである。
に、出力回路DOBがロウレベルからハイレベルに変化す
る出力信号を形成している信号の遷移期間Trにおいて、
出力制御信号docがロウレベルからハイレベルにされた
場合でも、それが実質的に無効にされる。すなわち、出
力制御信号▲▼がハイレベルにされるとき、MOSF
ETQ34がオン状態になるが、そのコンダクタンスが比較
的小さく設定されている。それ故、出力トランジスタT1
1は急激にはオフ状態に切り替わることがない。そし
て、インバータ回路N16ないしN18からなる反転遅延回路
を介して、遅延時間TDだけ遅れてMOSFETQ49がオン状態
になる。これにより、MOSFETQ48とQ49による大きなコン
ダクタンスによってトランジスタT11のベース電位をハ
イレベルからロウレベルに引き抜くため、トランジスタ
T11がオフ状態にされる。このように、出力信号Doutの
遷移期間において出力トランジスタT11のオン状態から
オフ状態への切り換えを実質的に制限するため、電源供
給線に大きな負荷容量をチャージアップするために流れ
ていた電流が、急激に遮断されてしまうことが防止でき
る。これによって、電源供給線におけるインダクタンス
成分による大きなノイズの発生を未然に防止することが
できる。これによって、回路の動作マージンを大きくで
きるものである。
上記の実施例から得られる作用効果は、下記の通りであ
る。
る。
（１）３状態出力機能を持つ出力回路に対して、出力す
べき相補的な信号の遅延信号により出力信号の遷移期間
において出力ハイインピーダンス状態にする出力制御信
号を実質的に無効にさせるよう機能を付加することによ
って、出力電流が急激に遮断されることが防止できるか
らノイズの発生を抑えることができる。これによって、
動作マージンを大きくすることができるという効果が得
られる。
べき相補的な信号の遅延信号により出力信号の遷移期間
において出力ハイインピーダンス状態にする出力制御信
号を実質的に無効にさせるよう機能を付加することによ
って、出力電流が急激に遮断されることが防止できるか
らノイズの発生を抑えることができる。これによって、
動作マージンを大きくすることができるという効果が得
られる。
（２）上記（１）により、動作マージンが大きくできる
から、８ビット等のような多ビットでの高速アクセスを
可能としたスタティック型RAMを実現できるという効果
が得られる。
から、８ビット等のような多ビットでの高速アクセスを
可能としたスタティック型RAMを実現できるという効果
が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、メモリセルMC
は、抵抗に代えてＰチャンネルMOSFETを用いたCMOSフリ
ップフロップ回路を用いるものであってもよい。また、
上記出力回路としては、トランジスタとMOSFETからなる
プッシュプル出力回路の他、トランジスタに代えてＮチ
ャンネルMOSFET又はＰチャンネルMOSFETとするものであ
ってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、メモリセルMC
は、抵抗に代えてＰチャンネルMOSFETを用いたCMOSフリ
ップフロップ回路を用いるものであってもよい。また、
上記出力回路としては、トランジスタとMOSFETからなる
プッシュプル出力回路の他、トランジスタに代えてＮチ
ャンネルMOSFET又はＰチャンネルMOSFETとするものであ
ってもよい。
第１図の回路において、MOSFETQ42とQ43を通して得られ
た信号は、インバータ回路等の増幅回路を介して上記ア
ドレスバッファ等の入力回路に設けられる出力レベル固
定又はロジックスレッショルド電圧を変化させるMOSFET
に供給するものであってもよい。
た信号は、インバータ回路等の増幅回路を介して上記ア
ドレスバッファ等の入力回路に設けられる出力レベル固
定又はロジックスレッショルド電圧を変化させるMOSFET
に供給するものであってもよい。
また、第４図に示した信号変化検出回路OETDの具体的回
路は、種々の実施形態を採ることができるものである。
さらに、第６図において出力MOSFETQ41にも、上記トラ
ンジスタT11のベースに設けられた制御回路と同様な機
能を持つ制御回路を設けるものであってもよい。
路は、種々の実施形態を採ることができるものである。
さらに、第６図において出力MOSFETQ41にも、上記トラ
ンジスタT11のベースに設けられた制御回路と同様な機
能を持つ制御回路を設けるものであってもよい。
上記スタティック型RAMを構成する他の周辺回路の具体
的回路構成は、種々の実施形態を採ることができる。
的回路構成は、種々の実施形態を採ることができる。
この発明は、前記のようなスタティック型RAMの他、外
部端子へTTLレベル又はCMOSレベルのような比較的大き
な信号レベルの出力信号を送出する出力回路を有する各
種半導体集積回路装置に広く利用できる。
部端子へTTLレベル又はCMOSレベルのような比較的大き
な信号レベルの出力信号を送出する出力回路を有する各
種半導体集積回路装置に広く利用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、３状態出力機能を持つ出力回路に対し
て、該出力回路への入力信号の遅延信号を受け出力制御
信号による出力ハイインピーダンス状態への開始におい
て上記遅延信号による遷移期間において出力ハイインピ
ーダンス状態にする出力制御信号を実質的に無効にさせ
るよう機能を付加することにより、ノイズの発生を抑え
ることができる。
て得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、３状態出力機能を持つ出力回路に対し
て、該出力回路への入力信号の遅延信号を受け出力制御
信号による出力ハイインピーダンス状態への開始におい
て上記遅延信号による遷移期間において出力ハイインピ
ーダンス状態にする出力制御信号を実質的に無効にさせ
るよう機能を付加することにより、ノイズの発生を抑え
ることができる。
第１図は、この発明の参考例を示す要部具体的回路図、 第２図は、この発明が適用されるスタティック型RAMの
一実施例を示すブロック図、 第３図は、その動作の一例を説明するための波形図、 第４図は、この発明の他の参考例を示す要部具体的回路
図、 第５図は、その動作の一例を説明するためのタイミング
図、 第６図は、この発明の一実施例を示す要部具体的回路
図、 第７図は、その動作の一例を説明するための波形図であ
る。 Ｍ−ARY1〜Ｍ−ARY4……メモリアレイ（メモリマトリッ
クス）、MC……メモリセル、GS……センスアンプ選択回
路、Ｃ−DCR……カラムアドレスデコーダ、SA1〜SA16…
…センスアンプ、COM−GE……内部制御信号発生回路、
Ｒ−DCR……ロウアドレスデコーダ、ADB……アドレスバ
ッファ、Ｃ−SW1〜Ｃ−SW4……カラムスイッチ、DIB1〜
DIB4……データ入力回路、DOB1〜DOB4……データ出力回
路、OETD……信号変化検出回路
一実施例を示すブロック図、 第３図は、その動作の一例を説明するための波形図、 第４図は、この発明の他の参考例を示す要部具体的回路
図、 第５図は、その動作の一例を説明するためのタイミング
図、 第６図は、この発明の一実施例を示す要部具体的回路
図、 第７図は、その動作の一例を説明するための波形図であ
る。 Ｍ−ARY1〜Ｍ−ARY4……メモリアレイ（メモリマトリッ
クス）、MC……メモリセル、GS……センスアンプ選択回
路、Ｃ−DCR……カラムアドレスデコーダ、SA1〜SA16…
…センスアンプ、COM−GE……内部制御信号発生回路、
Ｒ−DCR……ロウアドレスデコーダ、ADB……アドレスバ
ッファ、Ｃ−SW1〜Ｃ−SW4……カラムスイッチ、DIB1〜
DIB4……データ入力回路、DOB1〜DOB4……データ出力回
路、OETD……信号変化検出回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鶴岡 一浩 東京都小平市上水本町1448番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 山内 宏道 東京都小平市上水本町1448番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 遠藤 均 東京都小平市上水本町1448番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 小高 雅則 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (56)参考文献 特開 昭59−54094（ＪＰ，Ａ) 特開 昭62−271296（ＪＰ，Ａ)
Claims (3)
- 【請求項１】出力制御信号によって状態制御される３状
態出力機能を持ち、信号出力状態において入力信号によ
って相補的に駆動されかつ出力ハイインピーダンス状態
においてかかる入力信号が上記出力制御信号によって制
御されることにより共にオフ状態にされるプッシュプル
形態の出力素子を含む出力回路と、 上記入力信号の遅延信号を受け上記出力制御信号による
出力ハイインピーダンス状態への開始において上記遅延
信号による遷移期間に上記出力制御信号を実質的に無効
にさせる第１の回路と、 を具備することを特徴とする半導体集積回路装置。 - 【請求項２】上記第１の回路は、電源電圧側の出力信号
を形成する出力素子の制御端子と回路の接地電位との間
に設けられ、上記出力制御信号により制御される比較的
小さなコンダクタンスを持つようにされた第１のMOSFET
と、この第１のMOSFETと並列形態にされ、上記制御信号
により制御される比較的大きなコンダクタンスを持つよ
うにされた第２のMOSFETと上記回路の接地電位側の出力
素子に供給される出力信号の反転遅延信号を受ける比較
的大きなコンダクタンスを持つようにされた第３のMOSF
ETからなる直列回路とからなるものであることを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置。 - 【請求項３】上記半導体集積回路装置は、メモリアレイ
がMOS回路により構成され、その周辺回路がバイポーラ
型トランジスタとMOSFETとの組合せからなるスタティッ
ク型RAMであり、上記出力回路は電源電圧側の出力信号
を形成するエミッタフォロワ出力トランジスタと、Ｎチ
ャンネル型出力MOSFETからなるものであることを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61306462A JPH0736272B2 (ja) | 1986-12-24 | 1986-12-24 | 半導体集積回路装置 |
| KR870014135A KR880008336A (ko) | 1986-12-24 | 1987-12-11 | 반도체 집적회로 장치 |
| US07/293,760 US4879681A (en) | 1986-12-24 | 1989-01-05 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61306462A JPH0736272B2 (ja) | 1986-12-24 | 1986-12-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63160089A JPS63160089A (ja) | 1988-07-02 |
| JPH0736272B2 true JPH0736272B2 (ja) | 1995-04-19 |
Family
ID=17957299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61306462A Expired - Lifetime JPH0736272B2 (ja) | 1986-12-24 | 1986-12-24 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4879681A (ja) |
| JP (1) | JPH0736272B2 (ja) |
| KR (1) | KR880008336A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2635600A1 (fr) * | 1988-08-19 | 1990-02-23 | Philips Nv | Unite de memoire adressable a circuit de selection d'unite ameliore |
| US5075885A (en) * | 1988-12-21 | 1991-12-24 | National Semiconductor Corporation | Ecl eprom with cmos programming |
| JP2545146B2 (ja) * | 1990-01-25 | 1996-10-16 | 富士通株式会社 | レベル変換回路 |
| US5045726A (en) * | 1990-05-16 | 1991-09-03 | North American Philips Corporation | Low power programming circuit for user programmable digital logic array |
| KR930003001B1 (ko) * | 1990-07-19 | 1993-04-16 | 삼성전자 주식회사 | 저잡음 cmos 드라이버 |
| JP2646850B2 (ja) * | 1990-11-30 | 1997-08-27 | 日本電気株式会社 | 半導体メモリ回路 |
| KR930008838A (ko) * | 1991-10-31 | 1993-05-22 | 김광호 | 어드레스 입력 버퍼 |
| DE69327125T2 (de) * | 1992-03-12 | 2000-04-20 | Sharp K.K. | Halbleiterspeicher |
| US5291455A (en) * | 1992-05-08 | 1994-03-01 | Motorola, Inc. | Memory having distributed reference and bias voltages |
| JPH0636570A (ja) * | 1992-07-16 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置のセンスアンプ回路 |
| JPH0685564A (ja) * | 1992-09-01 | 1994-03-25 | Mitsubishi Electric Corp | 増幅器回路 |
| US5864509A (en) * | 1997-02-21 | 1999-01-26 | Cypress Semiconductor Corp. | Method and apparatus for reducing continuous write cycle current in memory device |
| US6429665B1 (en) * | 1998-09-21 | 2002-08-06 | International Business Machines Corporation | Circuit for detecting an impedance change at a circuit input |
| JP3540243B2 (ja) * | 2000-04-24 | 2004-07-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5954094A (ja) * | 1982-09-21 | 1984-03-28 | Toshiba Corp | 半導体記憶装置 |
| US4791613A (en) * | 1983-09-21 | 1988-12-13 | Inmos Corporation | Bit line and column circuitry used in a semiconductor memory |
| JPS62271296A (ja) * | 1986-05-20 | 1987-11-25 | Fujitsu Ltd | 半導体集積回路 |
-
1986
- 1986-12-24 JP JP61306462A patent/JPH0736272B2/ja not_active Expired - Lifetime
-
1987
- 1987-12-11 KR KR870014135A patent/KR880008336A/ko not_active Withdrawn
-
1989
- 1989-01-05 US US07/293,760 patent/US4879681A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4879681A (en) | 1989-11-07 |
| JPS63160089A (ja) | 1988-07-02 |
| KR880008336A (ko) | 1988-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2560020B2 (ja) | 半導体記憶装置 | |
| JPH0795395B2 (ja) | 半導体集積回路 | |
| JPH0736272B2 (ja) | 半導体集積回路装置 | |
| US4888737A (en) | Semiconductor memory device | |
| KR100300257B1 (ko) | 집적회로메모리및스태틱랜덤액세스메모리 | |
| JPH06196637A (ja) | 保持形ｂｉｃｍｏｓ感知増幅器を有するメモリ | |
| US5587952A (en) | Dynamic random access memory including read preamplifiers activated before rewrite amplifiers | |
| JP2761515B2 (ja) | 半導体記憶装置 | |
| KR930008575B1 (ko) | 저소비 전력 구성의 반도체 집적회로 장치 | |
| US5426381A (en) | Latching ECL to CMOS input buffer circuit | |
| US4845681A (en) | GaAs SCFL RAM | |
| US4908794A (en) | Semiconductor memory device with improved output circuit | |
| JPS61246993A (ja) | 半導体集積回路装置 | |
| JP2610882B2 (ja) | 半導体集積回路装置 | |
| JP2934444B2 (ja) | 半導体メモリ装置 | |
| JPH0536285A (ja) | 半導体記憶回路 | |
| JP2753705B2 (ja) | 半導体記憶装置 | |
| JP2610894B2 (ja) | 半導体記憶装置 | |
| KR100338791B1 (ko) | 워드라인디코더/드라이버회로및방법 | |
| JP2681159B2 (ja) | ダイナミック型ｒａｍ | |
| JPS61214551A (ja) | 半導体集積回路装置 | |
| JPH0650597B2 (ja) | 半導体メモリ | |
| JPS61211896A (ja) | 半導体集積回路装置 | |
| JPH01134787A (ja) | 半導体集積回路装置 | |
| JPS63197090A (ja) | 半導体記憶装置 |