JPH01134787A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えばＥＣＬ
レベルの入力信号が供給されるスタティック型ＲＡＭ　
（ランダム・アクセス・メモリ）に利用して有効な技術
に関するものである。

〔従来の技術〕

ＥＣＬ　（エミッタ　カップルド　ロ・シック）回路と
互換性を持ついわゆるＥＣＬインターフェイスのバイポ
ーラ・ＣＭＯ３型ＲＡＭがある。このようなＲＡＭに関
しては、例えば■日立製作所、昭和６２年３月発行「日
立ＩＣメモリデータブッり（ＨＭ１００４８４、ＨＭ１
０４８４）Ｊがある。

〔発明が解決しようとする問題点〕

上記のＲＡＭでは、ＥＣＬレベルの入力信号を、基準電
圧を参照電圧とするＥＣＬ回路により取り込むようにす
る。上記基準電圧は、定電圧発生回路により形成される
が、動作時の電圧供給線に発生するノイズの影響を受け
てノイズと同相関係のもとにある振幅で変動する。その
ため、入力遷移幅は、第４図の入出力特性図に示すよう
に上記振幅骨だけ広く見えることになってしまう。すな
わち、ワーストケースでは入力信号がロウレベル（−２
Ｖ側）からハイレベル（−１ｖ側）に変化するとき、上
記基準電圧の変動により、ノイズ分だけ等価的にロジッ
クスレッショルドが低下したものとみなされて比較的低
いレベルで出力がロウＬ／へ）Ｌ／　（１，８Ｖ）から
ハイＬ／へ）Ｌ／　（０，９Ｖ）に変化してしまう。逆
に、入力信号がハイレベル（−１Ｖ側）からロウレベル
（−２Ｖｍ）に変化するとき、上記基準電圧の変動によ
り、ノイズ分だけ等価的にロジックスレッシぢルドが上
昇したものとみなされて比較的高いレベルで出力がハイ
レベル（−０，９Ｖ）からロウレベル（−１，８Ｖ）に
変化してしまう。

この発明の目的は、動作マージンの向上を図った半導体
集積回路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ＥＣＬレベルの入力信号受けるトランジスタ
Ｔ２と差動形成にされたトランジスタＴ３のベースに供
給される基準電圧として、トランジスタＴ２のコレクタ
に設けられた分割抵抗の接続点の信号を受けるレベルシ
フト回路を設ける。

〔作　用〕

上記した手段によれば、基準電圧が入力信号の変化に対
応してそれと逆相で変化する。これにより、その入出力
伝達特性が等価的にヒステリシス特性を持つため遷移幅
を零以下にできるから入力レベルマージンの拡大を図る
ことができる。

〔実施例１〕 第１図には、この発明をバイポーラ型トランジスタと０
Ｍ０５回路の組み合わせからなるスタティック型ＲＡＭ
に通用した場合の要部一実施例の回路図が示されている
。特に制限されないが、同図のＲＡＭは、公知のＢｉ−
ＣＭＯ３集積回路の製造技術によって１個の単結晶シリ
コンのような半導体基板上に形成される。なお、同図に
おいて、ＰチャンネルＭＯ３ＦＥＴは、チャンネル部分
くバックゲート）部に矢印を付加することによってＮチ
ャンネル部分　Ｓ　Ｆ　ＥＴと区別している。

この実施例のＲＡＭは、特に制限されないが、ＥＣＬ−
ＣＭＯＳコンパチブルにされたＲＡＭに向けられている
。それ故、電源電圧は、−Ｖｅｅのような負電圧が用い
られる。

メモリセルＭＣは、その１つの具体的回路が代表として
示されており、Ｎチャンネル型の記憶用ＭＯＳＦＥＴＱ
Ｉ、Ｑ２のゲートとドレインは、互いに交差結線される
。特に制限されないが、上記ＭＯ３ＦＥＴＱ１．Ｑ２の
ドレインと回路の接地電位点の間には、情報保持用のポ
リ（多結晶）シリコン層で形成された高抵抗Ｒ１，Ｒ２
が設けられる。上記ＭＯ３ＦＥＴＱＩ、Ｑ２の共通接続
点と相補データ線Ｄｏ、Ｄｏとの間にＮチャンネル型伝
送ゲートＭＯＳＦＥＴＱ３．Ｑ４が設けられる。他のメ
モリセルＭＣも相互において同様な回路構成にされてい
る。これらのメモリセルは、マトリックス状に配置され
ている。同じ行に配置されたメモリセルの伝送ゲートＭ
Ｏ３ＦＥＴＱ３゜Ｑ４等のゲートは、それぞれ例示的に
示された対応するワード線ＷＱ、Ｗｎ等に共通に接続さ
れ、同じ列に配置されたメモリセルの入出力端子は、そ
れぞれ例示的に示された対応する一対の相補データ（又
はビット）線ＤＯ，Ｄｏ及びＤＩ、Ｄｌ等に接続される
。

上記メモリセルＭＣにおいて、それを低消費電力にさせ
るため、その抵抗Ｒ１は、ＭＯ３ＦＥＴＱｌがオフ状態
にされているときのＭＯＳＦＥＴＱ２のゲート電圧をし
きい値電圧以上に維持させることができる程度の高抵抗
値にされる。同様に抵抗Ｒ２も高抵抗値にされる。言い
換えると、上記抵抗Ｒ１は、ＭＯＳＦＥＴＱ９のドレイ
ンリーク電流によってＭＯＳＦＥＴＱ２のゲート容量（
阻水しない）に蓄積されている情報電荷が放電させられ
てしまうのを防ぐ程度の電流供給能力を持つようにされ
る。なお、上記抵抗Ｒ１，Ｒ２に代え、ＰチャンネルＭ
ＯＳ　Ｆ　ＥＴを用いるものであってもよい。

上記メモリアレイＭ−ＡＲＹにおける代表として示され
た一対の相補データ線Ｄｏ、ＤＯと電源電圧Ｖｃｃとの
間には、特に制限されないが、Ｎチャンネル負荷ＭＯＳ
ＦＥＴＱ９．Ｇ６が設けられる。他の代表として示され
た相補データ線Ｄ１゜Ｄｌにも同様なＭＯＳＦＥＴＱ７
．Ｇ８が設けられる。

同図において、ワード線ＷＯは、ＸアドレスデコーダＸ
ＤＣＲを構成するノア（ＮＯＲ）ゲート回路Ｇ１で形成
された出力信号によって選択される。このことは、他の
ワード線Ｗｎについても同様である。上記Ｘアドレスデ
コーダＸＤＣＲは、相互において類似のノアゲート回路
０１．Ｇ２等により構成される。これらのノアゲート回
路Ｇ１゜０２等の入力端子には、後述するように複数ビ
ットからなる外部アドレス信号ＡＯ〜Ａｉ（図示しない
適当な回路装置から出力されたアドレス信号）を受ける
ＸアドレスバッファＸＡＤＢで形成された内部相補アド
レス信号が所定の組合せにより印加される。なお、同図
においては、図面が複雑になってしまうのを防ぐために
、上記ＸアドレスデコーダＸＤＣＲの単位回路は、それ
ぞれ１つのノアゲート回路Ｇｌ、０２等によって示して
いるが、その出力部には後述するような駆動回路、及び
デコード部全体のゲート数を減少させたり、高密度に配
置されるワード線のピッチ（間隔）とその選択出力信号
を形成する単位ゲート回路とのピッチを合わせたり、寄
生入力容量を減らすこと等のため、プレデコーダを配置
する等のように複数段に分割して構成される。

上記メモリアレイにおける一対の相補データ線Ｄｏ、Ｄ
Ｏ及びＤＩ、Ｄｉは、それぞれデータ線選択のための伝
送ゲートＭＯ３ＦＥＴＱ９．ＱｌＯ及びＱｌｌ、Ｇ１２
から構成されたカラムスイッチ回路を介してコモン相補
データ線ＣＤ、ＣＤに接続される。

上記カラムスイッチ回路を構成するＭＯＳＦＥＴＱ９．
ＱＩＯ及びＱｌｌ、Ｇ１２のゲートには、それぞれＹア
ドレスデコーダＹＤＣＲによって形成さた選択信号が供
給される。このＹアドレスデコーダＹＤＣＲは、上記同
様な相互において類似のノアゲート回路Ｇ３．Ｇ４等に
より構成される。

これらのノアゲート回路Ｇ３．Ｇ４等には、複数ビット
からなる外部アドレス信号ＡＯ−Ａｊ（図示しない適当
な回路装置から出力されたアドレス信号）を受けるＹア
ドレスバッファＹ−ＡＤＢで形成された内部相補アドレ
ス信号が所定の組合せにより印加される。上記Ｘアドレ
スデコーダＹＤＣＲを構成するノアゲート回路Ｇ３．Ｇ
４等も実際には、上記ＸアドレスデコーダＸＤＣＲと類
似のプリデコーダ等資含む複数段の論理ゲート回路から
構成される。

上記コモン相補データ線ＣＤ、ＣＤは、読み出し回路Ｒ
Ａの入力端子と、書込み回路ＷＡの出力端子に接続され
る。上記読み出し回路ＲＡは、共通相補データ線ＣＤ、
ＣＤの読み出し信号を増幅するセンスアンプと、ＥＣＬ
出力回路とを含みＥＣＬレベルの読み出し信号を出力端
子Ｄｏｕｔへ送出する。書込み回路ＷＡは、入力端子Ｄ
ｉｎから入力されるＥＣＬレベルの書込みデータ信号を
増幅して、ＣＭＯＳレベルの書き込み信号を形成して上
記共通相補データ線ＣＤ、ＣＤに送出する。

タイミング制御回路ＴＣは、外部端子ＷＥ、Ｃ８からの
制御信号とを受けて、上記読み出し回路ＲＡの動作制御
信号ｒ、書込み回路ＷＡの動作制御信号Ｗ及びアドレス
バッファの動作タイミング信号ｃｓ等を形成する。

ＸアドレスバッファＸＡＤＢは、その１つの回路（単位
回路）が代表として示されている。すなわち、外部端子
ＡＯから供給されるアドレス信号は、バイポーラ型トラ
ンジスタＴ１、レベルシフトダイオードＤ１と、その動
作電流を形成する電流源としてのＭＯ３ＦＥＴＱＩ　３
からなるエミッタフォロワ回路を介して、次のＥＣＬ回
路に供給される。ＥＣＬ回路は、差動トランジスタＴ２
゜Ｔ３と、その共通エミッタに設けられ、その動作電流
を形成する電流源としてのＭＯＳＦＥＴＱＩ４と、上記
差動トランジスタＴ２．Ｔ３のコレクタに設けられた負
荷抵抗とにより構成される。この実施例では、上記トラ
ンジスタＴ２の負荷抵抗は抵抗Ｒ３とＲ４からなる分割
抵抗から構成される。また、トランジスタＴ３の負荷抵
抗は、上記抵抗Ｒ３とＲ４との直列合成抵抗値と同じ抵
抗値を持つようにされた抵抗Ｒ５から構成される。また
、特に制限されないが、上記抵抗Ｒ３とＲ５には、ダイ
オードＤ２からなるレベルシフト手段を介して回路の接
地電位が動作電圧として供給される。上記電流源として
のＭＯＳＦＥＴＱ１３．Ｑｌ４は、そのゲートに後述す
るようなタイミング信号ｃｓが供給されることによって
、その定電流動作のスイッチ制御がなされる。上記一方
の差動トランジスタＴ２のベースには、上記エミッタフ
ォロワ回路の出力信号が供給され、他方の差動トランジ
スタＴ３のベースには、従来のような定電圧発生回路に
よる固定的な基準電圧に代えて、上記差動トランジスタ
Ｔ２の出力信号が利用される。

すなわち、トランジスタＴ２のコレクタに設けられた分
割抵抗Ｒ３とＲ４の接続点の信号は、エミッタフォロワ
トランジスタＴ８のベースに供給される。このトランジ
スタＴ８のエミッタにはダイオードＤ３と上記同様なＭ
ＯＳＦＥＴＱ２７からなる定電流源が設けられる。上記
ダイオードＤ３によりレベルシフトされた信号Ｖｒが基
準電圧として上記差動トランジスタＴ３のベースに供給
される。上記基準電圧Ｖｒの変化幅は、抵抗Ｒ３の抵抗
値が抵抗Ｒ４の抵抗値に比べて比較的小く設定されるこ
とにより、基準電圧Ｖｒのレベル変化幅は、後述するよ
うにトランジスタＴ２のコレクタ出力信号に比べて小さ
くされる。以上の各回路素子により、入力回路ＩＢが構
成される。

上記入力回路ＩＢを構成する差動増幅トランジスタＴ２
．Ｔ３のコレクタから送出され、外部端子ＡＯから供給
されたアドレス信号と同相のアドレス信号と逆相のアド
レス信号とからなるＥＣＬレベルの相補信号は、次のレ
ベル変換回路ＬＶＣによってＣＭＯＳレベルに変換され
る。すなわち、上記トランジスタＴ３とＴ２のコレクタ
から得られる相補信号は、ＰチャンネルＭＯ３ＦＥＴＱ
Ｉ５、Ｑｌ６のゲートに供給される。これらのＭＯＳＦ
ＥＴＱ１５．Ｑｌ６のドレインには、電流ミラー形態に
されたＮチャンネルＭＯ３ＦＥＴＱＩ７、Ｑｌ８が設け
られる。このようなＭＯ３増幅回路は、上記Ｐチャンネ
ルＭＯ３ＦＥＴＱＩ　５とＱｌ６のゲートに互いに逆相
の相補信号が供給されるので、ＭＯ３ＦＥＴＱＩ　５．
Ｑｌ　６のドレイン電流が差動的に流れる。例えば、Ｍ
ＯＳ　Ｆ　ＥＴＱ１５の電流が相対的大きくされると、
ＭＯＳＦＥＴＱ１６の電流は相対的に小さくされる。こ
の場合には上記ＭＯ３ＦＥＴＱＩ　５を通して大きな電
流が電流ミラー形態のＭＯＳＦＥＴＱ１７に供給される
ので、これに応じてＭＯ３ＦＥＴＱＩ　８の電流も大き
くされる。したがって、ＰチャンネルＭＯ３ＦＥＴＱＩ
　６とＮチャンネルＭＯ３ＦＥＴＱ１８が相補的に動作
させられるので、その出力ノードＮ１からははゾ負の電
源電圧−Ｖｅｅのようなロウレベルの出力信号が得られ
る。また、逆の入力信号によってＭＯ３ＦＥＴＱＩ　６
の電流が相対的に大きくされると、ＭＯ３ＦＥＴＱＩ　
５の電流が相対的に小さくされる結果、上記電流ミラー
形態のＭＯＳＦＥＴＱ１７．Ｑｌ８の動作電流が小さく
なり、出力ノードＮ１からははゾ回路の接地電位のよう
なハイレベルの出力信号が得られる。

以上のレベル変換回路によって形成された内部アドレス
信号と逆相のアドレス信号（Ｎ２）を形成するため、上
記類似のＭＯＳＦＥＴＱＩ　９〜Ｑ２２により構成され
たレベル変換回路が設けられる。このレベル変換回路の
入力であるＭＯＳＦＥＴＱ１９．Ｑ２０のゲートには、
上記の場合と逆相のＥＣＬレベルの相補信号が供給され
る。

この実施例では、上記アドレスデコーダを構成する多数
のゲート回路の入力容量からなる比較的大きな容量値の
負荷容量を高速で駆動するため、次の出力回路ＯＢが設
けられる。すなわち、上記レベル変換回路ＬＶＣによっ
て形成された相補信号のうちの一方の出力ノードＮ１の
信号は、バイポーラ型ＮＰＮ出力トランジスタＴ４のベ
ースに供給される。この出力トランジスタＴ４は、容量
性負荷の充電動作、言い換えるならば、ハイレベルの出
力動作を行う、上記出力トランジスタＴ４とカスケード
接続（準コンプリメンタリプッシュプル形Ｂ）にされた
上記同様な出力トランジスタＴ５は、上記容量性負荷の
放電動作、言い換えるならば、ロウレベルの出力動作を
行う、この出力トランジスタＴ５を上記出力トランジス
タＴ４に対して相補的に動作させるため、トランジスタ
Ｔ５のベースとコレクタとの間にＭＯ３ＦＥＴＱ２３が
設けられる。このＭＯ３ＦＥＴＱ２３のゲートには、上
記レベル変換回路ＬＶＣによって形成された相補信号の
うちの他方の出力ノードＮ２の信号が供給される。上記
出力トランジスタＴ５のベースと負の電源電圧−ｖｅｅ
との間には、その出力信号ａＱを受けるＭＯ３ＦＥＴＱ
２４が設けられる。

上記出力信号ａＯと逆相の出力信号ａＯを形成する出力
回路も上記類偵のトランジスタＴ６．Ｔ７及びＭＯ３Ｆ
ＥＴＱ２５．Ｑ２６から構成される。ただし、容量性負
荷の充電動作を行う出力トランジスタＴ６のベースには
、上記他方の出力ノードＮ２におるけ出力信号が供給さ
れ、容量性負荷の放電動作を行う出力トランジスタＴ７
のベースとコレクタの間に設けられたＭＯ３ＦＥＴＱ２
５のゲートには、上記一方の出力ノードＮ１における出
力信号が供給される。

この出力回路ＯＢの動作は、次の通りである。

上記レベル変換回路ＬＶＣにおける一方の出力ノードＮ
１の出力信号がハイレベル（回路の接地電位）なら、出
力トランジスタＴ４はオン状態にされて、出力信号ａＯ
をハイレベルにする。この時、上記レベル変換回路ＬＶ
Ｃにおける他方の出力ノードＮ２の出力信号はロウレベ
ル（負の電源電圧−Ｖｅｅ）であるため、ＭＯ３ＦＥＴ
Ｑ２３がオフ状態にされ、上記出力信号ａＯのハイレベ
ルによってＭＯ３ＦＥＴＱ２４はオン状態にされる。上
記ＭＯ３ＦＥＴＱ２４のオン状態によって出力トランジ
スタＴ５のベースには、はりロウレベルが供給される。

これにより、出力トランジスタＴ５はオフ状態にされる
。したがって、容量性負荷が高速に充電され、出力信号
ａＯは高速にハイレベルに充電される。

上記状態から、上記一方の出力ノードＮ１の信号がロウ
レベルに、他方の出力ノードＮ２の信号がハイレベルに
変化すると、上記一方の出力ノードＮ１のロウレベルに
よって出力トランジスタＴ４はオフ状態にされる。上記
他方の出力ノードＮ２のハイレベルによって、ＭＯ３Ｆ
ＥＴＱ２３はオン状態にされる。、二のＭＯＳＦＥＴＱ
２３のオフ状Ｇによって、出力信号ａＯのハイレベルは
、出力トランジスタＴ５のベースに供給されることによ
って、この出力トランジスタＴ５をオン状態にさせる。

言い換えれば、ＭＯ３ＦＥＴＱｊ３のオン状態によって
出力トランジスタＴ５は、そのベースとコレクタが接続
されることによって、ダイオード形態にされ、ハイレベ
ルの出力信号ａＯを高速に放電させる。この時、出力信
号ａＯのハイレベルによってＭＯ３ＦＥＴＱ２４は、オ
ン状態にされているものであるが、ＭＯ３ＦＥＴＱ２３
に比べてそのコンダクタンスが小さく設定されているこ
とによって、上記出力トランジスタＴ５のオン動作を阻
害しないようにされる。

上記出力信号ａＱと逆相の出力信号ａＯを形成する出力
回路の動作は、上記レベル変換回路ＬＶＣからの出力信
号（Ｎ１．Ｎ２）が逆相で供給されることによって、上
記の場合とは出力トランジスタＴ６．Ｔ７が逆にオン／
オフ制御される。なお、出力トランジスタＴ５が飽和領
域で駆動されることを防＋ｈするため、ＭＯ５ＦＥＴＱ
２３のドレインが回路の接地電位ではなくトランジスタ
Ｔ５のコレクタに接続され、同様にトランジスタＴ７が
飽和領域で駆動されることを防止するため、ＭＯ３ＦＥ
ＴＱ２５のドレインが回路の接地電位ではな（、トラン
ジスタＴ７のコレクタに接続されている。これによって
、スイッチング動作の高速化を図っている。

この実施例では、アドレスバッファの出力部に電流駆動
能力の大きなバイポーラ型トランジスタを用いることに
よって、その負荷としてのアドレスデコーダを構成する
多数のＭＯＳＦＥＴのゲートに付加されるゲート容量等
の比較的大きな容量値にされた寄生容量の充電／放電動
作を高速に行うことができる。このような出力回路ＯＢ
は、図示しないが上記アドレスデコーダＸＤＣＲ，ＹＤ
ＣＲの出力部、あるいはプレデコーダの出力部にも設け
ることによって、メモリアレイの選択動作の高速化を図
ることができる。

上記出力回路ＯＢの相補出力信号ａ　ＯｒＴＯを送出さ
せ、る出力端子には、ラッチ形態にされたＣＭＯＳイン
バータ回路ＩＶＩとＩＶ２が設けられる。これらのＣＭ
ＯＳインバータ回路ＩＶＩと■ｖ２は、それを構成する
ＭＯＳ　Ｆ　ＥＴのコンダクタンスが上記出力回路ＯＢ
の出力トランジスタに比べて充分小さく設定されること
によって、上記出力回路ＯＢの切り換え動作を阻害しな
いようにされる。

この実施例では、特に制限されないが、上記アドレスバ
ッファにおける入力回路ＩＢの低消費電力化を図るため
、上述のようなタイミング信号Ｃ３が用いられる。タイ
ミング制御回路ＴＣは、チップ選択信号Ｃ８がロウレベ
ルにされてから少なくともアドレス信号の取り込みが終
了するまでの間だけ上記タイミング信号ｃｓをハイレベ
ルにした後ロウレベルにする。これにより、入力回路■
Ｂは、少なくともアドレス信号が取り込まれた後は上記
タイミング信号ｃｓのロウレベルによりその動作電流が
遮断される。このようにすることによって、アドレスバ
ッファＡＤＢでの消費電流の低減が可能になる。なお、
チップ選択信号Ｃ８をロウレベルに維持しておいて、ア
ドレス信号の切り換えて連続して書き込み又は読み出し
を行う動作モードを付加する場合には、例えば、アドレ
ス信号変換検出回路を設けて、取り込むべきアドレス信
号が供給される毎に上記タイミング信号ｃｓを発生され
ればよい。この実施例では、上記のように入力回路ＩＢ
をアドレス信号を取り込んだ後に非動作状態にするもの
としても、取り込んだアドレス信号はラッチ回路（ＩＶ
ｌ、ＩＶ２）より保持されているから問題ない。

すなわち、タイミング信号ａｓをロウレベルにして定電
流源を構成するＭＯ３ＦＥＴＱ１３．Ｑ１４及びＱ２７
等をオフ状態にさせることにより、入力回路ＩＢの動作
電流が遮断されるから、その出力信号は抵抗Ｒ３，Ｒ４
とＲ５を通して共にハイレベルの出力信号が送出される
ことになる。このハイレベルの出力信号を受けるレベル
変換回路ＬｖＣのＰチャンネルＭＯ３ＦＢＴＱ１５．Ｑ
１６及びＱ１９．Ｑ２０等は、共にオフ状態にされる。

この結果、レベル変換回路ＬＶＣの出力（Ｎ１、Ｎ２）
は、ハイインピーダンス状態にされ、出力回路ＯＢのト
ランジスタＴ４〜Ｔ７等は全てオフ状態にされる。しか
しながら、出力回路ＯＢの出力端子には、ＣＭＯＳイン
バータ回路ＩＶＩ。

ＩＶ２等により構成されたラッチ回路が設けられている
ので、上記タイミング信号ＣＳがハイレベルの時に取り
込まれたアドレス信号ＡＯに従って内部相補アドレス信
号ａＯ，ａＯを保持している。

このラッチ回路に保持されたアドレス信号によって、ア
ドレスバッファが非動作状態にされるにもかかわらず、
上記取り込まれたアドレス信号に従ったメモリセルの選
択動作が継続して行われている。このとき、出力回路Ｏ
Ｂの出力レベルは、上記ＣＭＯＳインバータ回路ＩＶＩ
、ＩＶ２１７）動作によって、上記出力トランジスタＴ
４、Ｔ６により形成される出力ハイレベル（−Ｖ。）は
回路の接地電位（Ｏｖ）まで上昇し、トランジスタＴ５
、Ｔ７により形成される出力ロウレベル＝（Ｖ　ｅｅ　
−■、りは電源電圧−Ｖｅｅまで低下する。すなわち、
上記ＣＭＯＳインバータ回路ＩＶＩとＩＶ２を構成する
オン状態にされたＰチャンネルＭＯ３ＦＥＴとＮチャン
ネルＭＯＳ　Ｆ　ＥＴとによりレベル補償動作が行われ
るものである。これによって、アドレスデコーダ回路を
構成する０Ｍ０８回路の入力レベルが、フルスイングの
レベルになるから、ＮチャンネルＭＯＳ　Ｆ　ＥＴとＰ
チャンネルＭＯ３ＦＥＴとが完全に相補的に動作するこ
とになるため、前記のようなレベル減少によりオフ状態
になるべきＰチャンネルＭＯＳ　Ｆ　ＥＴ又はＮチャン
ネルＭＯ３ＦＥＴがウィークリイにオン状態にされるこ
とによる直流電流が生じることがない。これによって、
ＣＭＯ３回路における消費電流を理論的には零にするこ
とができる。

上記アドレス信号をランチ回路に保持させる構成におい
ては、例えば、ライトイネーブル信号ＷＥがハイレベル
の読み出し動作なら、メモリセルの選択動作、読み出し
回路ＲＡの増幅動作によって出力端子Ｄｏｕｔへ選択さ
れたメモリセルの記憶情報に従ったハイレベル／ロウレ
ベルの読み出シ信号が送出される。この時に、ＲＡＭの
電源電圧線−Ｖｅｅ又は回路の接地電位に比較的大きな
ノイズが発生する。しかしながら、この実施例では、上
記タイミング化ｃｓのロウレベルによってアドレスバッ
ファＸＡＤＢ、ＹＡＤＢが非動作状態にされており、ア
ドレス信号はラッチ回路に保持されているので、上記ノ
イズに対して何ら悪影響を受けること（誤動作）がない
。

また、上記構成に代えて、タイミング信号ｃｓをチップ
選択信号Ｃ８がハイレベルにされるチップ非選択期間の
とき、ロウレベルにしてもよい。

この場合には、チップ非選択状態においてアドレスバッ
ファの消費電流を低減できる。

上記入力回路ＩＢの動作を第３図の動作波形図を参照し
て次に詳細に説明する。

入力信号ＡＯがロウレベルのとき、トランジスタＴ２が
オフ状態に、トランジスタＴ３がオン状態になるため、
基準電圧Ｖｒは回路の接地電位からダイオードＤ２の順
方向電圧ｖＦ及びトランジスタＴ８のベース、エミッタ
間電圧ｖ１及びダイオードＤ３の順方向電圧Ｖ、の和の
電圧（約−３Ｖａｔ）のような比較的高い電位にされる
。ここで、Ｖ□＝ｖ２とする。そして、上記入力信号Ａ
Ｏがロウレベルからハイレベルに変化すると、それがエ
ミッタフォロワトランジスタＴ１とダイオードＤ１を通
してトランジスタＴ２に伝えられるため、それに応じて
トランジスタＴ３からトランジスタＴ２への電流切り換
えが行われる。したがって、基準電圧Ｖｒは、上記伝達
経路における信号遅延時間だけ遅れてトランジスタＴ２
に流れる電流に従った抵抗Ｒ３の電圧降下分だけ低下す
る。すなわち、トランジスタＴ２のベースに供給される
入力信号と、トランジスタＴ３のベースに供給される基
準電圧Ｖｒが逆相で変化するため、そのコレクタ出力（
ＡＯ’　、ＡＯ’　”）は急峻に変化するものとなる。

入力信号ＡＯのハイレベルへの切り換えによって、トラ
ンジスタＴ２がオン状態に、トランジスタＴ３がオフ状
態になると、基準電圧Ｖｒは、−（３ｖ□＋ｔｘＲ３）
に低下する。ここで、■は、ＭＯ３ＦＥＴＱ１４により
形成される定電流である。

逆に、入力信号ＡＯがハイレベルからロウレベルに切り
替わるときには、上記電圧−（３Ｖ、ｔ＋）ｘＲ３）を
起点として、逆方向にレベル変化が行われるものとなる
。それ故、この実施例の入力回路ＩＢの入出力伝達特性
は、等測的に上記Ｉ×Ｒ３のような電圧をヒステリシス
幅とするヒステリシス特性を持つようにされる。このこ
とを第４図を用いて説明すると、入力信号がロウレベル
とみなされる範囲は、同図に右下がりの斜線を付した領
域になり、入力信号がハイレベルとみなされる範囲は、
左下がりの斜線を付した範囲になり、入出力伝達特性が
ヒステリシス特性を持つようになる。これによって、そ
の遷移幅は零以下の、いわば負の遷移幅を持つようにさ
れる。これによって、動作マージンの拡大を図ることが
できる。

〔実施例２〕 第２図には、この発明の他の一実施例の回路図が示され
ている。

この実施例回路は、基本的には上記第１図における入力
回路ＩＢと同様である。ただし、この実施例では、入力
端子Ｖｔｎからの静電破壊を防止するために入力抵抗Ｒ
１１や、保護ダイオードＤ４、Ｄ５が設けられる。また
、この実施例では定電流源として上記のようなＭＯ３Ｆ
ＥＴＱ１４、Ｑ２７に代えて、定電圧ＶＢを受けるトラ
ンジスタＴ９、ＴＩＯとエミッタ抵抗Ｒ８、Ｒ９から構
成される。また、他の定電流源としてのＭＯＳ　Ｆ　Ｅ
ＴＱ１３は、比較的高い抵抗値を持つ抵抗ＲＩＯに置き
換えられる。

更に、入力信号Ｖｔｎがロウレベルのときの基準電圧Ｖ
ｒのレベル（高いレベル）を設定するダイオードＤ２は
、抵抗Ｒ６に置き換えられるやこの場合、抵抗Ｒ６には
上記定電流トランジスタＴ９により形成された定電流が
常に流れるため、定電圧のレベルシフト回路を構成する
。また、エミッタフォロワトランジスタＴ８には、レベ
ルシフト用ダイオードＤ３と抵抗Ｒ７が直列に設けられ
る。

これにより、入力信号Ｖｉｎがロウレベルにされたとき
の基準電圧Ｖｒのレベル（高いレベル）は、上記抵抗Ｒ
６の電圧降下と、抵抗Ｒ７の電圧降下により微調整が可
能になる。上記レベルシフト用ダイオードＤ３は、省略
して抵抗Ｒ７とトランジスタＴＩＯにより形成される定
電流により、上記基準電圧Ｖｒのレベルを設定するもの
であってもよい。この構成では、上記のような定電流値
と抵抗値の組み合わせにより、任意のヒステリシス特性
を持つ入出力伝達特性の設定が可能になる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）　Ｅ　ＣＬレベルの入力信号トランジスタＴ２と
差動形成にされたトランジスタＴ３のベースに供給され
る基準電圧として、トランジスタＴ２のコレクタに設け
られた分割抵抗の接続点の信号を受けるレベルシフト回
路を設けることによって、基準電圧が入力信号の変化に
対応してそれと逆相で変化することになる。これにより
、その入出力伝達特性が等価的にヒステリシス特性を持
つため遷移幅を零以下にできるから入力レベルマージン
の拡大を図ることができるという効果が得られる。

（２）上記差動増幅回路における帰還作用によって信号
の切り替わりが高速になるため、高速化が可能になると
いう効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、メモリセルは、ラッチ形態の２つの記憶用ＭＯＳ　
Ｆ　ＥＴのみから構成して、情報保持のために、リフレ
ッシュ動作を行わせるようにするものであってもよい、
この場合、リフレッシュ動作は、単にワード線を選択状
態にさせるだけでよい。

上記入力信号は、ＥＣＬレベルの他、２値信号であれば
何であってもよい、すなわち、この発明は上記のような
り　ｉ−ＣＭＯ３構成のスタティック型ＲＡＭ、ＥＣＬ
構成のバイポーラ型ＲＡＭ。

ＥＣＬしさルの入力信号を受ける各種半導体集積回路装
置の他、２値信号を受けて動作する各種半導体集積回路
装置に広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ＥＣＬレベルの入力信号トランジスタＴ２
と差動形成にされたトランジスタＴ３のベースに供給さ
れる基準電圧として、トランジスタＴ２のコレクタに設
けられた分割抵抗の接続点の信号を受けるレベルシフト
回路を設けることによって、基準電圧が入力信号の変化
に対応してそれと逆相で変化することになる。これによ
り、その入出力伝達特性が等価的にヒステリシス特性を
持つため遷移幅を零以下にできるから入力レベルマージ
ンの拡大を図ることができる。

【図面の簡単な説明】

第１図は、この発明が適用されたスタティック型ＲＡＭ
の一実施例を示す要部回路図、第２図は、この発明の他
の一実施例を示す回路図、 第３図は、その動作の一例を説明するための波形図、 第４図は、この発明を説明するための入出力伝達特性図
である。 Ｍ−ＡＲＹ・・メモリアレイ、ＸＡＤＢ・・Ｘアドレス
バッファ、ＹＡＤＢ・・Ｙアドレスノ〈ソファ、ＸＤＣ
Ｒ・・Ｘアドレスデコーダ、ＹＤＣＲ・・Ｙアドレスデ
コーダ、ＭＣ・・メモリセル、ＷＡ・・古込み回路、Ｒ
Ａ・・読み出し回路、ＴＣ・・タイミング制御回路、Ｉ
Ｂ・入力回路、ＬＶＣ・・レベル変換回路、ＯＢ・・出
力回路、ＦＦ・・ランチ回路 第　２　図 第　３　図 第　４　図 −２，０−１，１１

Claims (1)

【特許請求の範囲】
1. １．２値信号を受けるトランジスタＴ２と、このトラン
   ジスタＴ２と差動形成にされたトランジスタＴ３と、上
   記トランジスタＴ２のコレクタに設けられた分割抵抗と
   、上記分割抵抗の接続点の信号を受けて、上記トランジ
   スタＴ３のベースに基準電位として供給するレベルシフ
   ト回路とを含む入力回路を具備することを特徴とする半
   導体集積回路装置。 ２、上記差動トランジスタＴ３のコレクタには、上記分
   割抵抗の合成抵抗値と同じ抵抗値を持つようにされた負
   荷抵抗が設けられ、上記分割抵抗と負荷抵抗にはレベル
   シフト手段を介して動作電圧が供給されるものであるこ
   とを特徴とする特許請求の範囲第１項記載の半導体集積
   回路装置。 ３、上記レベルシフト回路は、上記分割抵抗の接続点の
   信号を受けるエミッタフォロワトランジスタＴ８と、そ
   のエミッタに設けられたレベルシフト手段とを含むもの
   であることを特徴とする特許請求の範囲第１又は第２項
   記載の半導体集積回路装置。 ４、上記２値信号は、ＥＣＬレベルの信号であることを
   特徴とする特許請求の範囲第１、第２又は第３項記載の
   半導体集積回路装置。