JPH0736439B2

JPH0736439B2 - 固体撮像装置

Info

Publication number: JPH0736439B2
Application number: JP5142293A
Authority: JP
Inventors: 一哉松本; 力中村
Original assignee: Olympus Corp; Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1993-06-14
Filing date: 1993-06-14
Publication date: 1995-04-19
Anticipated expiration: 2010-04-19
Also published as: JPH06217201A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、横形静電誘導トランジ
スタを固体撮像素子とする固体撮像装置に関するもので
ある。

【０００２】

【従来の技術】従来、ビデオカメラ、ファクシミリ等に
用いられる固体撮像装置として、ＢＢＤ，ＣＣＤ等の電
荷転送素子あるいはＭＯＳトランジスタ等を用いるもの
がある。しかし、これらの固体撮像装置は、信号電荷転
送時に電荷の漏れがあること、光検出感度が低いこと等
の種々の問題点がある。

【０００３】このような問題点を一挙に解決するものと
して、静電誘導トランジスタ(Static Induction Transi
storの頭文字をとってＳＩＴと呼ばれている）を用いた
固体撮像装置が既に提案されている。このＳＩＴは光電
変換作用および光電荷蓄積作用を有するフォトトランジ
スタの一種であり、電界効果トランジスタや接合形トラ
ンジスタに比較して、高入力インピーダンス、高速性、
非飽和性、低雑音、低消費電力等の特徴を具えているも
のである。

【０００４】したがって、このＳＩＴを固体撮像素子と
して用いれば、高感度、高速応答性および広いダイナミ
ックレンジを有する固体撮像装置を得ることができるも
のであり、かかる装置は特開昭５５−１５２２９号公報
に開示されている。

【０００５】図１はこの既知の固体撮像装置の各画素を
構成するＳＩＴの断面図を示すものである。このＳＩＴ
１は縦形構造で、ドレイン領域はｎ⁺形の基板２から成
り、ソース領域は基板２上に堆積されたチャネル領域を
構成するｎ^-形エピタキシャル層３の表面に形成された
ｎ⁺形領域４から成る。エピタキシャル層３の表面に
は、更にソース領域４を囲むようにｐ⁺形の信号蓄積ゲ
ート領域５が形成されており、このゲート領域５上に絶
縁膜６を介して電極７が設けられ、これにより電極／絶
縁膜／ゲート領域から成るいわゆるＭＩＳ構造のゲート
電極が形成されている。なお、チャネル領域を構成する
ｎ^-形エピタキシャル層３の不純物濃度は、ゲート電極
７の印加バイアスが０Ｖでもチャネル領域が空乏化さ
れ、高い電位障壁が生じてピンチオフするような低濃度
に選択されている。

【０００６】かかるＳＩＴ１の動作原理を以下に説明す
る。ドレイン・ソース間にバイアスが印加されていない
状態において、光がチャネル領域３およびゲート領域５
に入射すると、ここで生成した電子−正孔対のうち正孔
はゲート領域５に蓄積され、電子はドレイン領域４を経
てアースに流れ去る。光入力に対応してゲート領域５に
蓄積された正孔は、ゲート領域５の電位を上げ、チャネ
ル領域３の電位障壁を光入力に応じて下げる。ドレイン
・ソース間にバイアスを印加し、かつゲート電極７に順
方向電圧を印加すると、ゲート領域５の正孔蓄積量に応
じてドレイン・ソース間に電流が流れ、光入力に対し増
幅された出力が得られる。その光増幅率Ｓは、

【数１】で表され、その値は通常１０³以上であり、従来のバイ
ポーラトランジスタより１桁以上も高感度である。な
お、上式において２ａはゲート領域５，５間の距離、ｌ
₁はゲート領域５の深さ、ｌ₂はゲート・ドレイン領域
間の距離を表わす。上式から明らかなように、一層高い
光増幅率を得るには、２ａを小さくする一方、エピタキ
シャル層３の厚さとゲート領域５の深さとを大きくする
必要がある。例えば、１０³〜１０⁴のＳを得るには、
通常ｌ₁＝２〜３μｍ、ｌ₂＝５〜６μｍが必要とされ
る。

【０００７】

【発明が解決しようとする課題】ところで、このように
構成される固体撮像装置における各ＳＩＴ間には、図示
のように、分離領域８を設けて、各ＳＩＴの信号電荷を
分離する必要があるが、この分離には酸化膜分離、拡散
分離、Ｖ字溝分離等の方法が一般に使用されている。こ
の場合、分離領域８はエピタキシャル層３の表面から基
板２に到るまで設けられるが、エピタキシャル層３が厚
いと、それだけその領域の形成が困難になる。一方、光
増幅率Ｓを上げるためにゲート領域５を深く形成するこ
とは、拡散法等では限界がある。また、ゲート領域５を
深くすると、ゲート領域５で光の吸収が起こり分光感度
が悪化する。これらの理由により、縦形構造のＳＩＴか
ら成る固体撮像装置においては、感度向上にはおのずか
ら限界があり、これはその構造上避けられない欠点であ
る。

【０００８】このような欠点を除去するものとして、本
願人は特願昭５８−２４５０５９号において、横形構造
のＳＩＴを用いる固体撮像装置を開発した。図２にその
横形構造ＳＩＴの一例の構成を示す。この横形構造ＳＩ
Ｔ（以下、ＬＳＩＴと略記する）１１は、ｐ^-またはｐ
形基板１２上にチャネル領域を構成するｎ^-形エピタキ
シャル層１３を成長させ、このエピタキシャル層１３
に、拡散法等によりその表面から基板１２に達するｎ⁺
形のソース領域１４およびドレイン領域１５を形成する
と共に、これらソース領域１４とドレイン領域１５との
間のエピタキシャル層１３の表面に、ゲート絶縁膜１６
を介してポリシリコン等のゲート電極１７を設けて絶縁
ゲートを形成したものである。なお、ソース領域１４お
よびドレイン領域１５には、それぞれＡｌ等のソース電
極１８およびドレイン電極１９が接合して設けられ、ま
た隣接するＬＳＩＴとはエピタキシャル層１３の表面か
ら基板１２に達して設けた絶縁物２０で分離されてい
る。以下、このような絶縁ゲート構造のＬＳＩＴを、Ｉ
ＧＬＴ(Insulated Gate Lateral Transistor) と略記す
る。

【０００９】図２に示すＩＧＬＴ１１においては、光を
照射しない暗電流状態において、ソース（ドレイン）電
極電圧Ｖ_S＝０、ドレイン（ソース）電極電圧Ｖ_D＝
０、ゲート電極電圧Ｖ_G＝Ｖ（Ｖ＜０）基板電圧Ｖ_SUB
＝Ｖ₁（Ｖ₁＜０）とすると、ゲート電極１７にゲート
電圧Ｖが印加された状態によって、絶縁膜からなるゲー
ト領域１６とチャネル領域１３の境界から空乏層がチャ
ネル全体に広がる。しかして、この時点では非定常状態
動作なので、空乏層中に正孔は存在しない。次に光を照
射して空乏層中に入れると、正光−電子対が発生し、正
孔はゲート絶縁膜１６とチャネル領域１３の界面に蓄積
される。そして、界面に正孔が蓄積された分だけ、ソー
ス・ドレイン領域間の障壁ポテンシャルの高さが減少す
る。

【００１０】ある一定の正孔蓄積時間後に、ドレイン電
極１９に正電圧を印加すると、界面蓄積正孔に応じたソ
ース・ドレイン電流Ｉ_SDが流れる。この電流Ｉ_SDは、光
が照射されず正孔が界面に存在しない時に比べて増大す
る。すなわち、光量がソース・ドレイン電流Ｉ_SDの変化
として取り出すことができるものである。なお、本願人
は上記特願昭５８−２４５０５９号において、接合ゲー
ト構造のＬＳＩＴも提案している。

【００１１】本発明の目的は、横形静電誘導トランジス
タを固体撮像素子とする固体撮像装置において、任意の
信号読み出し方式を採用でき、したがって設計自由度を
大幅に向上できるよう適切に構成した固体撮像装置を提
供することにある。

【００１２】

【課題を解決するための手段および作用】上記目的を達
成するため、本発明では、絶縁物または第一導電型を有
する高抵抗半導体基体上に形成した第二導電型を有する
半導体層の表面に、第二導電型を有する低抵抗拡散層よ
りなるソース領域およびドレイン領域を設けると共に、
これらソース領域とドレイン領域との間に、光励起によ
り発生したキャリアを蓄積するゲート領域を設け、前記
半導体層の表面と平行にソース・ドレイン電流が流れる
ように構成した静電誘導トランジスタを具える固体撮像
素子を多数マトリックス状に配列したアレイと、このア
レイの各固体撮像素子を順次走査する水平および垂直走
査回路を有し、各固体撮像素子のゲート、ソースおよび
ドレイン端子のうちの少なくとも２端子を各ライン毎に
各々共通に接続し、これら各ラインの電位を前記水平お
よび垂直走査回路により制御して、各固体撮像素子のゲ
ート領域に蓄積された光電荷に応じたソース・ドレイン
電流を順次ビデオラインに流す走査手段とを具える。

【００１３】

【実施例】先ず、本発明の固体撮像装置を構成し得る横
形静電誘導トランジスタよりなる固体撮像素子について
説明する。図３ＡおよびＢは固体撮像素子の第１の例を
示すもので、図３Ａは平面図を、図３Ｂは図３ＡのＸ−
Ｘ′線断面図を表わす。本例の固体撮像素子２１はＩＧ
ＬＴ構造のもので、ｐ^-基板２２上にチャネル領域を構
成するｎ^-形エピタキシャル層２３を成長し、このエピ
タキシャル層中にｎ形不純物を添加して成るｎ⁺形のソ
ース領域２４およびドレイン領域２５を形成して、これ
ら領域にそれぞれＡｌ等より成るソース電極２６および
ドレイン電極２７を接合して設けると共に、ソース領域
２４およびドレイン領域２５の各々を完全に囲むよう
に、エピタキシャル層２３の表面にゲート絶縁膜２８を
介してＳｎＯ₂，ＩＴＯ等の透明導電材料より成るゲー
ト電極２９を設けて絶縁ゲートを形成する。なお、本例
では基板２２に複数のＩＧＬＴ２１をマトリックス状に
形成するもので、隣接する画素間は、エピタキシャル層
２３の表面から基板２２に達して設けた半導体酸化物、
絶縁物等より成る分離領域３０によって電気的に分離す
る。

【００１４】本例においては、ソース領域２４およびド
レイン領域２５の各々を完全に囲むように絶縁ゲートを
設けたものであるから、ゲート面積すなわち開口率を大
きくとれると共に、ソース・ドレイン間のチャネル領域
を広くとれる。その結果、光入力時のゲートポテンシャ
ルの安定性が向上し、良好なＳ／Ｎを得ることができ
る。

【００１５】図４ＡおよびＢは、固体撮像素子の第２の
例を示すもので、図４Ａは平面図を、図４Ｂは図４Ａの
Ｘ−Ｘ′線断面図を表わす。この固体撮像素子３１は第
１の例と同様ＩＧＬＴ構造のものであるが、本例ではソ
ース領域、ドレイン領域および絶縁ゲートを同心円状に
形成すると共に、ソース領域のみを絶縁ゲートで完全に
囲むようにしたものである。すなわち、ｐ^-基板３２上
にチャネル領域を構成するｎ^-形エピタキシャル層３３
を成長し、このエピタキシャル層中にｎ形不純物を添加
して成るｎ⁺形の円形のソース領域３４およびこのソー
ス領域３４を完全に囲むようにドレイン領域３５を同心
円状に形成して、これら領域にそれぞれＡｌ等より成る
ソース電極３６およびドレイン電極３７を接合して設け
ると共に、ソース領域３４とドレイン領域３５との間の
エピタキシャル層３３の表面にソース領域３４を完全に
囲むようにゲート絶縁膜３８を介してＳｎＯ₂，ＩＴＯ
等の透明導電材料より成るゲート電極３９を設けて同心
円状の絶縁ゲートを形成する。なお、本例では基板３２
に複数のＩＧＬＴを、各々が正三角形の頂点に位置する
ように形成するもので、隣接する画素間は、エピタキシ
ャル層３３の表面から基板３２に達して設けた半導体酸
化物、絶縁物等より成る分離領域４０によって電気的に
分離する。

【００１６】本例によれば、第１の例と同様の効果があ
る他、ソース領域３４、ドレイン領域３５および絶縁ゲ
ートを同心円状に形成するものであるから、画素間の特
性のばらつきを小さくできると共に、絶縁ゲートが直接
分離領域４０に接しないから分離領域４０での表面漏れ
電流を無視できる等の効果がある。

【００１７】なお、ソース領域３４とドレイン領域３５
との形成位置を入れ変えてドレイン領域３５を絶縁ゲー
トで完全に囲むように構成することもでき、この場合に
も同様の効果を得ることができる。また、本例による画
素の平面形状は円形に限らず、トポロジー的に等価な形
状であればよい。

【００１８】図５ＡおよびＢは、固体撮像素子の第３の
例を示すもので、図５Ａは平面図を、図５Ｂは図５Ａの
Ｘ−Ｘ′線断面図を表わす。この固体撮像素子４１は接
合ゲート構造のＬＳＩＴ（以下これをJunction Gate La
teral Transistorの頭文字をとってＪＧＬＴと略記す
る）で、その接合ゲートにより第１の例と同様にソース
領域およびドレイン領域の各々を完全に囲むように構成
したものである。すなわち、ｐ^-基板４２上にチャネル
領域を構成するｎ^-形エピタキシャル層４３を成長し、
このエピタキシャル層中にｎ形不純物を添加して成るｎ
⁺形のソース領域４４およびドレイン領域４５を形成し
て、これら領域にそれぞれＡｌ等より成るソース電極４
６およびドレイン電極４７を接合して設けると共に、ソ
ース領域４４およびドレイン領域４５の各々を完全に囲
むように、ｐ形不純物を添加して成るｐ⁺形のゲート領
域４８を形成して、このゲート領域４８にＳｎＯ₂，Ｉ
ＴＯ等の透明導電材料より成るゲート電極４９を接合し
て設けて接合ゲートを形成する。なお、マトリックス状
の隣接する各画素間は、エピタキシャル層４３の表面か
ら基板４２に達して設けた半導体酸化物、絶縁物等より
成る分離領域５０によって電気的に分離する。本例は、
ゲート構造のみが第１の例と異なるもので、その作用、
効果は第１の例と同様である。

【００１９】図６ＡおよびＢは、固体撮像素子の第４の
例を示すもので、図６Ａは平面図を、図６Ｂは図６Ａの
Ｘ−Ｘ′線断面図を表わす。この固体撮像素子５１は、
第３の例と同様ＪＧＬＴ構造のものであるが、本例では
第２の例と同様に、ソース領域、ドレイン領域およびゲ
ート領域を同心状に形成すると共に、ソース領域のみを
ゲート領域で囲むようにしたものである。すなわち、ｐ
^-基板５２上にチャネル領域を構成するｎ^-形エピタキ
シャル層５３を成長し、このエピタキシャル層中にｎ形
不純物を添加して成るｎ⁺形の円形のソース領域５４お
よびこのソース領域５４を完全に囲むようにドレイン領
域５５を同心円状に形成して、これら領域にそれぞれＡ
ｌ等より成るソース電極５６およびドレイン電極５７を
接合して設けると共に、ソース領域５４とドレイン領域
５５との間にソース領域５４を完全に囲むように、ｐ形
不純物を添加して成るｐ⁺形のゲート領域５８を形成し
て、このゲート領域５８にＳｎＯ₂，ＩＴＯ等の透明導
電材料より成るゲート電極５９を接合して設けて同心円
状の接合ゲートを形成する。なお、隣接する各画素間
は、エピタキシャル層５３の表面から基板５２に達して
設けた半導体酸化物、絶縁物等より成る分離領域６０に
よって電気的に分離する。

【００２０】本例は、ゲート構造のみが第２の例と異な
るもので、その作用、効果は第２の例と同様である。ま
た、ソース領域５４とドレイン領域５５との形成位置を
入れ変えてドレイン領域５５をゲート領域５８で完全に
囲むよう構成することもでき、この場合にも同様の効果
を得ることができる。

【００２１】図７ＡおよびＢは、固体撮像素子の第５の
例を示すもので、図７Ａは平面図を、図７Ｂは図７Ａの
Ｘ−Ｘ′線断面図を表わす。この固体撮像素子６１は、
分離領域６２を、チャネル領域を構成するｎ^-形エピタ
キシャル層３３の表面から基板３２に達して、エピタキ
シャル層３３とは逆導電形のｐ⁺拡散層をもって六角形
状に形成した点のみが図４Ａ，Ｂに示す第２の例と異な
るものであり、図４Ａ，Ｂに示す符号と同一符号は同一
作用を成すものを表わす。

【００２２】このように、分離領域６２を拡散層をもっ
て構成することにより、これを半導体酸化物や絶縁物で
構成する場合に比べ、分離領域界面すなわち画素間での
リーク電流をより安定に抑えることができると共に、製
作も容易にできる。

【００２３】図７Ａ，Ｂに示す例ではｐ⁺拡散層より成
る分離領域６２を、エピタキシャル層３３の表面から基
板３２に達して設けたが、この分離領域６２は必ずしも
基板３２に達して設ける必要はない。この場合の固体撮
像素子を第６の例として図８Ａに示す。

【００２４】図８Ａに示す固体撮像素子６５は、ｐ⁺拡
散層より成る分離領域６２をエピタキシャル層３３の表
面から基板３２に達しない深さに形成した点のみが、第
５の例と異なるものである。この場合には、分離領域６
２の下方に基板３２に達する空乏層が形成されるよう
に、分離領域６２に電極６６を介してエピタキシャル層
３３に対して適当な逆バイアスＶ_Rを印加して、隣接す
る画素間を電気的に分離する。

【００２５】本例によれば、第５の例と同様の効果が得
られると共に、分離領域６２の深さが基板３２に達しな
いから、その面積を基板３２に達するまで形成する場合
に比べ３〜５倍小さくでき、したがって画素寸法の縮小
化が図られ、高密度化に極めて有利となる。なお、この
ように分離領域を拡散により形成する構成は、上記特願
昭５８−２４５０５９号に記載したＬＳＩＴ等にも同様
に適用することができる。

【００２６】また、分離領域は第２の例や第４の例に示
すように、最外側にソース領域またはドレイン領域を形
成する場合においては、その最外側の領域をもって構成
することができる。この場合の固体撮像素子を第７およ
び第８の例として図８ＢおよびＣにそれぞれ示す。

【００２７】図８Ｂに示す固体撮像素子６７は、ｎ⁺形
のドレイン領域３５の中央部を深くし、また図８Ｃに示
す固体撮像素子６９は、ｎ⁺形のドレイン領域３５全体
の深さを深くして、それぞれドレイン領域３５を分離領
域としても作用させるようにした点のみが、第２の例と
異なるものである。

【００２８】このように、ドレイン領域３５の一部また
は全体の深さを深くすることによって、このドレイン領
域３５を画素間の分離領域としても作用させることがで
き、これにより高密度化および製作性を容易にできる。
なお、このようにドレイン領域を分離領域としても作用
させる構成は第４の例に示すＪＧＬＴ構造のものにも有
効に適用することができると共に、最外側がソース領域
の場合でも、同様にしてこのソース領域を分離領域とし
ても作用させることができる。

【００２９】第１，第２，第５〜第８の例および図２に
示すようなＩＧＬＴ構造のものにおいては、ゲート絶縁
膜に接するエピタキシャル層の表面に、エピタキシャル
層とは逆導電形のゲート領域を形成することができる。
この場合の固体撮像素子を第９および第１０の例として
図９Ａ，Ｂおよび図１０にそれぞれ示す。

【００３０】図９ＡおよびＢに平面図およびそのＸ−
Ｘ′線断面図で示す固体撮像素子７１は、図７Ａ，Ｂに
示す第５の例のＩＧＬＴにおいて、ゲート絶縁膜３８に
接するｎ^-形エピタキシャル層３３の表面に、ｎ⁺形の
ソース領域３４およびドレイン領域３５に亘ってイオン
注入法等によりｐ形のゲート領域７３を形成したもので
ある。また、図１０に示す固体撮像素子７５は、同様に
図７Ａ，Ｂに示すＩＧＬＴにおいて、ゲート絶縁膜３８
に接するｎ^-形エピタキシャル層３３の表面の一部にイ
オン注入法等によりｐ形のチャネル領域７３を形成した
ものである。

【００３１】このように、ゲート絶縁膜直下の半導体層
表面に、外半導体層とは逆導電形のゲート領域を設ける
ことにより、飽和露光量をより大きくすることができる
と共に、特に第９の例のようにゲート領域をソース領域
およびドレイン領域に亘って形成する場合には、ＪＧＬ
Ｔ構造のものに比べて、ソース、ゲートおよびドレイン
位置において、いわゆる自己整合構造プロセスを採用す
ることができる。

【００３２】上述したＩＧＬＴおよびＪＧＬＴにおい
て、ソース領域およびドレイン領域の各々をゲート領域
で完全に囲む構成のものとしては第１および第３の例を
示したが、これら各領域を同心円状に形成してソース領
域およびドレイン領域の各々をゲート領域で完全に囲む
こともできる。

【００３３】図１１ＡおよびＢは固体撮像素子の第１１
の例を示すもので、図１１Ａは平面図を、図１１Ｂは図
１１ＡのＸ−Ｘ′線断面図を表わす。この固体撮像素子
８１はＩＧＬＴ構造のもので、ソース領域およびドレイ
ン領域の各々をゲート領域で完全に囲むように、これら
各領域を同心円状に形成したものである。すなわちｐ ^-
基板８２上にチャネル領域を構成するｎ^-形エピタキシ
ャル層８３を成長し、このエピタキシャル層中にｎ形不
純物を添加して成るｎ⁺形の円形のソース領域８４およ
び切欠き部を有するリング状のドレイン領域８５を同心
円状に形成して、これら領域にそれぞれＡｌ等より成る
ソース電極８６およびドレイン電極８７を接合して設け
ると共に、ソース領域８４およびドレイン領域８５の各
々を完全に囲むようにドレイン領域８５の切欠き部を通
して連結してエピタキシャル層８３の表面にゲート絶縁
膜８８を介してＳｎＯ₂・ＩＴＯ等の透明導電材料より
成るゲート電極８９を設けて同心円状の絶縁ゲートを形
成する。なお、本例では基板８２に複数のＩＧＬＴを、
各々が三角形の頂点に位置するように形成するもので、
隣接する画素間は、エピタキシャル層８３の表面から基
板８２に達して設けた半導体酸化物、絶縁物等より成る
分離領域９０によって電気的に分離する。

【００３４】本例によれば、第１の例において説明した
と同様の効果を得ることができると共に、特に各領域を
同心円状に形成するものであるから、各画素間のばらつ
きを小さくできる。なお、このようにソース領域および
ドレイン領域の各々をゲート領域で完全に囲むように、
これら各領域を同心円状に形成する構成は、ＩＧＬＴ構
造のものに限らず、ＪＧＬＴ構造のものにも有効に適す
ることができる。

【００３５】図１２ＡおよびＢは固体撮像素子の第１２
の例を示すもので、図１２Ａは平面図を、図１２Ｂは図
１２ＡのＸ−Ｘ′線断面図を表わす。この固体撮像素子
９１は、第１１の例に示したＩＧＬＴ８１において、ド
レイン領域８５の切欠き部におけるゲート領域を除去し
て、ソース領域８４を囲む第１のゲート領域と、ドレイ
ン領域８５を囲む第２のゲート領域を分離して設けたも
のである。これら第１，第２のゲート領域は、それぞれ
エピタキシャル層８３の表面にゲート絶縁膜８８−１，
８８−２を介してゲート電極８９−１，８９−２を設け
て構成する。

【００３６】このようにゲート領域を分離することによ
り、増幅の段階で最外側の第２のゲート領域に蓄積した
光信号電荷を、ソース領域８４とドレイン領域８５との
間の電流を制御する内側の第１のゲート領域に転送する
ことができ、これにより単一のゲート構成に比べてより
大きい増幅率を得ることができる。

【００３７】図１３ＡおよびＢは固体撮像素子の第１３
の例を示すもので、図１３Ａは平面図を、図１３Ｂは図
１３ＡのＸ−Ｘ′線断面図を表わす。この固体撮像素子
１０１は、第２の例（図４Ａ，Ｂ）に示したＩＧＬＴ３
１において、ゲート電極を同一のゲート絶縁膜３８上で
第１のゲート電極３９−１と第２のゲート電極３９−２
とに二重のリング状に分離して、各々のゲート電極によ
って第１および第２のゲート領域を形成したものであ
る。

【００３８】かかる構成によれば、前述した第１２の例
における効果に加えて、第１または第２のゲート領域か
ら第２または第１のゲート領域への光信号電荷の転送効
率を大きくできる。

【００３９】なお、第１２および第１３の例における構
成は、上述したＪＧＬＴ構造のものおよび他のＩＧＬＴ
構造のものにも有効に適用することができる。

【００４０】上述した固体撮像素子の各例では、ソース
電極およびドレイン電極を各々Ａｌ等の金属で形成した
が、ゲート電極に接するソース領域およびドレイン領域
下でも入射光を受光していることが実験で判明した。し
たがって、ソース電極およびドレイン電極を、ゲート電
極と同様に透明電極またはポリシリコン等の半透明電極
で構成することもでき、これにより光受光効率をさらに
増加させることができる。

【００４１】また、上記各例では、ｎ^-／ｐ^-又はｐの
エピタキシャルによる２層構造としたが、ｐ^-のみを基
板として用い、エピタキシャル層無しでも良好な光電変
換特性をもつＩＧＬＴおよびＪＱＬＴを得ることがで
き、これによりプロセスを更に容易にできると共に、安
価にできる。また、このようにｐ^-のみを基板として用
いても、ｎ^-／ｐ構造同様、基板からバックゲートを印
加するよう構成することができる。このように構成する
ことにより、チャネル電流を表面のゲートと基板との両
方で制御できるから、同じ構造のデバイスでも、その基
板バイアスによって、光電変換特性を変化させることが
できる。したがって、基板バイアスを適当に選定すれ
ば、所望の光電変換特性を自由に設定することができ
る。

【００４２】更に、ｎ^-（チャネル）／ｐ^-又はｐ基板
の他に、ｎ^-（チャネル）／絶縁物あるいはｎ^-（チャ
ネル）／絶縁物／Ｓｉの層構造とすることができ、特に
後者の場合においては完全に絶縁した形でバックゲート
をかけられる利点がある。更にまた、上記各例では、全
てチャネル領域を流れる電荷が電子の場合、すなわち、
ｎチャネルのものを示したが、チャネル領域はｐチャネ
ルで形成してもよい。ただし、この場合は、各領域の導
電形を反対にし、バイアス印加電圧の極性を逆にする必
要がある。また、半導体材料としては、周期律表のIV
族、Ｖ族の単体元素や、III −Ｖ族、II−VI族化合物半
導体のようなバルク結晶の他に、これらのアモルファス
体を用いることもできる。

【００４３】次に、上述したような横形静電誘導トラン
ジスタ（ＬＳＩＴ）よりなる固体撮像素子の特性および
駆動方法について説明する。なお、上述した固体撮像素
子は、そのゲート構造によって絶縁ゲート横形静電誘導
トランジスタ（ＩＧＬＴ）と、接合ゲート横形静電誘導
トランジスタ（ＪＧＬＴ）とに大別されるが、以下では
ＩＧＬＴを例にとって説明する。

【００４４】図１４はＩＧＬＴ構造の一例を示すもので
あり、上述した図４に示す第２の例に対応するものであ
る。ｐ形基板１１１の上にｎ^-形エピタキシャル層１１
２を成長し、このエピタキシャル層中にｎ⁺拡散層より
成るドレイン領域１１３と、同じくｎ⁺形拡散層より成
るソース領域１１４とを同心円状に形成する。これらド
レイン領域１１３とソース領域１１４との間のエピタキ
シャル層１１２の表面にはゲート絶縁膜１１５を形成
し、その上に透明導電材料より成るゲート電極１１６を
設けて絶縁ゲート構造を形成したものである。したがっ
て本例ではゲート領域によってソース領域１１４を完全
に囲む構造となっている。ソース領域１１４に接続され
たソース端子１１７、ドレイン領域１１３に接続された
ドレイン端子１１８、ゲート電極１１６に接続されたゲ
ート端子１１９および基板１１１に接続された基板端子
１２０にはそれぞれソース電圧Ｖ_S、ドレインＶ_D、ゲ
ート電圧Ｖ_Gおよび基板電圧Ｖ_SUBを印加するものとす
る。

【００４５】図１５は、図１４に示す固体撮像素子の等
価回路図を示すものである。本例の固体撮像素子の諸元
は次の通りである。基板１１１はシリコンより成り、そ
のｐ形不純物濃度は１×１０¹²原子／ｃｍ³である。ま
た、チャネルを構成するエピタキシャル層１１２はシリ
コンより成り、そのｎ形不純物濃度は７×１０¹²原子／
ｃｍ³である。チャネルの厚さｄ₂＋ｄ₃は４〜１０μ
ｍ、ドレイン領域１１３およびソース領域１１４の拡散
深さｄ₂は０．５μｍ、酸化シリコンより成るゲート絶
縁膜１１５の厚さｄ₁は８００Å、円形のソース領域１
１４の径ｌ₁は６μｍ、リング状のゲート領域の長さｌ
₂は３μｍ程度である。このように構成したＩＧＬＴで
はゲート領域によってソース領域を取囲むためチャネル
領域の面積を十分広くとることができ、良好な光電変換
特性を得ることができることを確認した。

【００４６】次に上述した固体撮像素子の特性を説明す
る。図１６において、横軸にゲート端子１１９に印加さ
れるゲート電圧Ｖ_Gをリニアスケールでとり、縦軸にソ
ース端子１１７とドレイン端子１１８との間を流れる電
流Ｉ_Dを対数スケールでとり、ドレイン端子１１８に印
加される電圧Ｖ_D（＞０）をパラメータとして示すもの
でありソース電圧Ｖ_SはＶ_S＝０、基板電圧Ｖ_SUBは負
として基板１１１とエピタキシャル層１１２との間のｐ
ｎ接合は逆バイアスしてある。これらグラフからわかる
ように、ドレイン電圧Ｖ_Dが大きいほど大きな電流Ｉ_D
が流れ、また、ゲート電圧Ｖ_Gが正で大きいほど、大き
な電流Ｉ_Dが流れることもわかる。図１６において、実
線はゲート絶縁膜１１５の直下に正孔の反転層が殆ど存
在しない非定常状態での電流Ｉ_Dを示す、点線は正孔反
転層が完全に存在する熱的平衡状態での電流Ｉ_Dを示し
ている。ここでＶ_S＝０，Ｖ_SUB＝Ｖ_SUB1（＜０）は同
一条件とする。

【００４７】次に、上述した固体撮像素子の受光動作の
一例について、図１７を参照して説明する。まず、光が
照射されていない暗状態において、ソース電圧Ｖ_S＝
０，ドレイン電圧Ｖ_D＝Ｖ_D1＝０，ゲート電圧Ｖ_G＝Ｖ
_G1（＜０），基板電圧Ｖ_SUB＝Ｖ_SUB1（＜０）とする。
ここでゲート端子１１９にゲート電圧Ｖ_G1が印加されて
いることによってゲート絶縁膜１１５とエピタキシャル
層１１２との境界から空乏層がチャネル領域全体に拡が
る。この時点では、非定常状態であるので、空乏層中に
は正孔は存在しない。次に光が照射されると、空乏層内
で正孔−電子対が発生し、正孔はゲート絶縁膜１１５と
エピタキシャル層１１２との界面にあるゲート領域に蓄
積される。このように、界面に正孔が蓄積されると、そ
れに対応してソース・ドレイン領域間の障壁ポテンシャ
ルの高さが低くなる。

【００４８】ある一定の正孔蓄積時間後に、ドレイン端
子１１８に正電圧Ｖ_D2を印加すると、界面に蓄積された
正孔に応じてソース・ドレイン領域間に電流Ｉ_Dが流れ
る。この電流Ｉ_Dは、光が照射されず、正孔が界面に存
在しないときにソース・ドレイン領域間に流れる暗電流
Ｖ_D1に比べて大きなものとなる。すなわち、入射光量の
変化をソース・ドレイン領域間を流れる電流Ｉ_Dの変化
として取出すことができる。

【００４９】この場合、固体撮像素子を、ゲート領域に
よってソースまたはドレイン領域の少なくとも一方を囲
むように構成すると、ゲート領域の面積、したがってチ
ャネル領域の面積が大きくなり開口率が大きくなるの
で、光電変換効率は高くなり、入射光量に正確に対応し
た量の正孔をゲート領域に安定に蓄積することができ、
したがって電流Ｉ_DのＳ／Ｎを大きくすることができ
る。

【００５０】飽和露光量以上の孔が光蓄積時間に入射す
ると、飽和量以上の正孔が発生されるが、これらは大部
分基板１１１へ流れ去る。したがって、飽和露光量以上
の光量が入射する場合には、ソース・ドレイン間電流Ｉ
_Dは飽和電流値Ｉ_D2に固定される。

【００５１】図１８は横軸に光蓄積時間をリニアスケー
ルでとり、縦軸にソース・ドレイン間電流Ｉ_Dを対数ス
ケールでとり、光強度をパラメータとして示すものであ
る。強度が強い程ソース・ドレイン間電流Ｉ_Dは速く立
ち上がり、強度が弱い程立ち上がりは緩やかとなる。暗
時において飽和電流Ｉ_D2に達するまでの時間は約１０秒
であり、この時間は、正孔の熱的な発生レートによって
決まる。

【００５２】上述した固体撮像素子を実際に固体撮像装
置に組込む場合には、電流Ｉ_Dの変化を主として電圧の
変化に変換して信号処理を行っている。主な電流電圧変
換方法としては、ソースフォロワおよびソース接地があ
るが、次にこれらを図１９および図２０を参照して説明
する。

【００５３】図１９はソースフォロワを示し、ソース端
子１１７に負荷抵抗Ｒ_Lを接続し、出力電圧Ｖ_OUTこの
負荷抵抗間から取出す。図２０はソース接地の例を示
し、本例ではドレイン端子１１８に負荷抵抗Ｒ_Lを接続
し、出力電圧Ｖ_OUTはこの負荷抵抗間から取出すように
なっている。これら図１９および図２０においては、ゲ
ート領域に入射する光をｈνで示した。

【００５４】図２１は光電変換動作のタイミングチャー
トを示すものであり、横軸に時間ｔをとり、縦軸にゲー
ト電圧Ｖ_G，ドレイン電圧Ｖ_D，ソース電圧Ｖ_Sおよび
基板電圧Ｖ_SUBをそれぞれとって示す。基板電圧Ｖ_SUB
は常時逆バイアス電圧Ｖ_SUB1（＜０）となっており、ソ
ース電圧Ｖ_Sは常時グラウンドレベルＶ_S1（＝０）に保
たれている。動作周期Ｔは、蓄積時間Ｔ₁と、読み出し
時間Ｔ₂と、リセット時間Ｔ₃とから構成されている。

【００５５】蓄積時間Ｔ₁中は、ゲート電圧Ｖ_Gは反転
バイアス電圧Ｖ_G1（＜０）、ドレイン電圧Ｖ_Dはグラウ
ンドレベルＶ_D1（＝０）に保たれている。このようなバ
イアス状態では、入射光によって生じる正孔はゲート領
域に蓄積されるが、信号出力は生じない。読み出し時間
Ｔ₂中は、ゲート電圧Ｖ_Gは読み出し電圧Ｖ_G2（Ｖ_G1≦
Ｖ_G2＜０）に保たれ、ドレイン電圧Ｖ_DはハイレベルＶ
_D2（＞０）となり、信号を読み出し得る状態となる。図
２１ではＶ_G1＜Ｖ_G2としたが、Ｖ_G1＝Ｖ_G2とすることも
できる。リセット時間Ｔ₃中は、ドレイン電圧Ｖ_Dハイ
レベルＶ_D2に維持したままゲート電圧Ｖ_Gを順方向リセ
ット電圧Ｖ_G3（＞０）とし、ゲート領域に蓄積された正
孔を放出させる。ここで、リセット時間Ｔ₃中には、出
力信号が出なくてもよいような場合には、ドレイン電圧
Ｖ_DはグランドレベルＶ_D1（＝０）としてもよい。ま
た、リセット方法としては、ソース電圧Ｖ_Sおよびドレ
イン電圧Ｖ_Dのどちらか一方または双方をゲートに対し
て順バイアスにする方法もある。

【００５６】上述したようにして光蓄積を行った後、読
み出しを行って得られた出力信号を図２２および図２３
に示す。図２２は横軸に入射光量を対数スケールでと
り、縦軸に光入射時の出力電圧Ｖ_OUTと暗状態での出力
電圧Ｖ_DARKとの差、すなわちＶ _OUT−Ｖ_DARKの絶対値を
対数スケールでとって示すものである。図２２から明ら
かなように階調度は、

【数２】の良好な特性が得られることが実験により確認された。

【００５７】図２３は、横軸に読み出し時のドレイン電
圧Ｖ_D2をリニアスケールでとり、縦軸に光入射時と暗状
態との出力電圧の差の絶対値｜Ｖ_OUT−Ｖ_DARK｜をリニ
アスケールでとって示すものである。図２３から明らか
なように、読み出し時のドレイン電圧Ｖ_D2が高いほど大
きな出力電圧が得られ、しかもこの関係は良好な直線性
となっていることが実験的に確認された。また、ゲート
電圧Ｖ_G，ソース電圧Ｖ_S，ドレイン電圧Ｖ_D，基板電
圧Ｖ_SUBを調整することにより飽和露光量、感度、階調
度γなどを変えることができることも実験により確認し
た。

【００５８】上述した固体撮像素子の動作方法は、図２
１に示したものだけに限られるものではなく、他の方法
も考えられる。蓄積時間Ｔ₁中には出力信号が出ない状
態とすればよいのであるから、この蓄積時間中にソース
電圧Ｖ_SをハイレベルＶ_S2＝Ｖ_D2（＞０）とすることも
できる。この場合の動作タイミングチャートを図２４を
参照して説明する。

【００５９】図２４において、横軸は時間ｔを示し、縦
軸はゲート電圧Ｖ_G，ドレイン電圧Ｖ_D，ソース電圧Ｖ
_Sをそれぞれ示す。なお、基板電圧Ｖ_SUBは一定であ
り、Ｖ _SUB＜０である。蓄積時間Ｔ₁中はゲート電圧Ｖ
_Gは反転バイアス電圧Ｖ_G1（＜０）、ドレイン電圧Ｖ_D
およびソース電圧Ｖ_SはハイレベルＶ_S2＝Ｖ_D2（＞０）
となっており、光を受光するが信号は出力しない状態に
なっている。読み出し時間Ｔ₂中は、ゲート電圧Ｖ_Gは
読み出し電圧Ｖ_G2（Ｖ_G1≦Ｖ_G2＜０）とし、ソース電圧
Ｖ_SはローレベルＶ_S1（＝０）とする。これによって信
号を読み出す状態となる。またリセット時間Ｔ₃は、ゲ
ート電圧Ｖ_Gを順方向リセット電圧Ｖ_G3（＞０）とし
て、光の入射によって蓄積された正孔をゲート電極直下
にあるゲート領域から放出する状態とする。

【００６０】なお、図２４に示す例では、リセット時間
Ｔ₃中、Ｖ_S1＝Ｖ_D1（＝０）として信号が出ないように
したが、リセット時にも信号が出てもよい場合には、ド
レイン電圧Ｖ_DはハイレベルＶ_D2とすることもできる。
さらに、Ｖ_G3を大きくとることができる場合には、ドレ
イン電圧Ｖ_DをＶ_D2とし、ソース電圧Ｖ_SをＶ_S2とする
こともできる。図２４に示す例では、蓄積時間Ｔ₁中に
ソース電圧Ｖ_SをハイレベルＶ_S2とするので、光の効果
および正孔保持能力を向上することができる効果があ
る。

【００６１】上述したように、リセット動作は正孔をゲ
ート直下から掃き出せばよいのであるから、基板電圧Ｖ
_SUBを変えてもリセットを行うことができる。次にその
ような例を図２５を参照して説明する。

【００６２】図２５において、横軸は時間ｔを示し、縦
軸は順次上からゲート電圧Ｖ_G，ドレイン電圧Ｖ_D，ソ
ース電圧Ｖ_S，基板電圧Ｖ_SUBをそれぞれ示している。
本例では、リセット時間Ｔ₃中は、基板電位Ｖ_SUBをＶ
_SUB2（＜０）とすることにより、ゲート直下に蓄積され
ている正孔を強制的に基板に掃き出すことができる。こ
の方法ではゲート電圧Ｖ_Gが２値でよいため駆動回路が
簡単となる。更に、リセットは基板電圧Ｖ_SUBを変える
だけでよいので一括してチップ全体をリセットすること
ができる効果が得られる。

【００６３】ある入射光強度に対する最適受光動作状態
を決める一つの要因に蓄積時間Ｔ₁を変える方法がある
が、この場合の動作特性を図２６に示す。図２６におい
て、横軸に入射光強度を対数スケールでとり、縦軸に出
力｜Ｖ_OUT−Ｖ_DARK｜を対数スケールでとり、蓄積時間
Ｔ₁をパラメータとして示すグラフである。入射光強度
が弱い場合、出力が小さくなることは図１８に示した通
りであるが、同じ入射光強度に対しては、蓄積時間Ｔ₁
が短くなると出力が小さくなることが図２６からわか
る。したがって、入射光の強度を検出し、それらに応じ
て蓄積時間Ｔ₁を決定し、入射光強度が大きい場合には
蓄積時間Ｔ₁を短くし、入射光強度が小さい場合は蓄積
時間Ｔ₁を長くすることによって、最適な露光状態が得
られることになる。

【００６４】上述したように最適露光状態を得るには、
ゲート電圧Ｖ_G2を変えることによっても行うことができ
る。図２７において、横軸には読み出しゲート電圧Ｖ_G2
をリニアスケールでとり、縦軸には出力電圧｜Ｖ_OUT−
Ｖ_DARK｜を対数スケールでとり、入射光強度をパラメー
タとして示すものである。ゲート電圧Ｖ_G2が低く、入射
光強度が低い場合には出力電圧が小さく、またゲート電
圧Ｖ_G2が高く、入射光強度が高いときに出力電圧は早く
飽和してしまうことがわかる。したがって、入射光強度
を検出し、入射光強度が低いときにはゲート電圧Ｖ_G2を
高くして信号の読み出しを行い、入射光強度が大きいと
きにはゲート電圧Ｖ_G2を低くして読み出しを行うことに
よって、常に最適の受光動作が達成されることになる。
さらに、蓄積時間Ｔ₁中にゲート電圧Ｖ_G1または基板電
圧Ｖ_SUB1を変えることにより、一層広い範囲で良好な露
光状態が得られることも明らかである。

【００６５】上述した固体撮像素子の動作説明では、絶
縁ゲート構造を有するＩＧＬＴを例にとったが、ゲート
拡散領域を容量を介して取ったＪＧＬＴにも同様の説明
が当て嵌まることは勿論である。

【００６６】次に、本発明の固体撮像装置について説明
する。固体撮像装置では、固体撮像素子をマトリックス
状に配列し、これをラスタ走査することにより映像信号
を取り出している。この走査方法としては、ドレイン・
ゲート選択方式、ソース・ゲート選択方式、ソース・ド
レイン選択方式があり、以下その各々について説明す
る。

【００６７】固体撮像装置の第１の実施例においては、
図２８に示すように、ｍ×ｎ個のＬＳＩＴ２５０−１
１，２５０−１２，２５０−２１，２５０−２２，・・
・，２５０−ｍｎをマトリックス状に配列し、ＸＹアド
レス方式により順次信号を読み出すように構成する。各
画素を構成するＬＳＩＴとしては、第３〜１３図に示し
たようにゲート領域によってソースおよびドレイン領域
の少なくとも一方を囲む構成とした横形の静電誘導トラ
ンジスタだけでなく、図２に示したようにソース・ドレ
イン領域間にゲート領域を設けた構成の横形静電誘導ト
ランジスタとすることもできる。

【００６８】本実施例では、各ＬＳＩＴのソース端子は
接地し、Ｘ方向に配列された各行のＬＳＩＴ群のゲート
端子は行ライン２５１−１，２５１−２，・・・，２５
１−ｍにそれぞれ接続する。またＹ方向に配列された各
行のＬＳＩＴ群のドレイン端子は列ライン２５２−１，
２５２−２，・・・，２５２−ｎにそれぞれ接続し、こ
れら列ラインはそれぞれ列選択用トランジスタ２５３−
１，２５３−２，・・・，２５３−ｎおよび２５３−
１′，２５３−２′，・・・，２５３−ｎ′を介してそ
れぞれビデオライン２５４およびグラウンドライン２５
４′に共通に接続する。ビデオライン２５４には負荷抵
抗２５５を介してビデオ電源Ｖ_DDを接続する。行ライン
２５１−１，２５１−２，・・・，２５１−ｍは垂直走
査回路２５６に接続され、それぞれ信号φ_G1，φ_G2，・
・・，φ_Gmが順次に印加されるように構成する。また、
列選択トランジスタ２５３−１，２５３−２，・・・，
２５３−ｎおよび２５３−１′，２５３−２′，・・
・，２５３−ｎ′のゲート端子は水平走査回路２５７に
接続され、それぞれ信号φ_D1，φ_D2，・・・，φ_Dnおよ
びその反転信号が印加されるように構成する。

【００６９】次に、図２９を参照して本実施例の固体撮
像装置の動作を説明する。図２９は垂直走査信号φ_Gお
よび水平走査信号φ_Dを示すものである。行ライン２５
１−１，２５１−２，・・・に印加される信号φ_G1，φ
_G2，・・・は小さい振幅の読み出しゲート電圧Ｖφ
_Gと、それより大きい振幅のリセットゲート電圧Ｖφ_R
とより成るもので、一つの行ラインの走査期間ｔ_Hの間
はＶφ_G、次の行ラインの水平走査に移るまでの水平ブ
ランキング期間ｔ_BLにはＶφ_Rの値になるように設定さ
れている。列選択用トランジスタのゲート端子に加えら
れる水平走査信号φ _D1，φ_D2，・・・は列ライン２５２
−１，２５２−２，・・・を選択するための信号であ
り、低レベルは列選択用トランジスタ２５３−１，２５
３−２，・・・をオフ、反選択用トランジスタ２５３−
１′，２５３−２′，・・・をオン、高レベルは列選択
用トランジスタをオン、反選択用トランジスタをオフと
する電圧値となるように設定されている。

【００７０】次に、上述したＬＳＩＴの動作原理に基づ
いて、図２８に示した固体撮像装置の動作を図２９に示
す信号波形を参照して説明する。垂直走査回路２５６の
作動により信号φ_G1がＶφ_Gとなると、行ライン２５１
−１に接続されたＬＳＩＴ群２５０−１１，２５０−１
２，・・・，２５０−１ｎが選択され、水平走査回路２
５７より出力される信号φ_D1，φ_D2，・・・により水平
選択トランジスタ２５３−１，２５３−２，・・・，２
５３−ｎが順次オンすると、ＬＳＩＴ２５０−１１，２
５０−１２，・・・，２５０−１ｎの信号が順次にビデ
オライン２５４より出力される。

【００７１】続いて、このＬＳＩＴ群２５０−１１，２
５０−１２，・・・，２５０−１ｎは信号Ｖ_G1が高レベ
ルＶφ_Rになったときに一斉にリセットされ、次に光信
号を蓄積し得る状態となる。次いで信号φ_G2がＶφ_Gと
なると行ライン２５１−２に接続されたＬＳＩＴ群２５
０−２１，２５０−２２，・・・，２５０−２ｎが選択
され、水平走査信号φ_D1，φ_D2，・・・によりＬＳＩＴ
２５０−２１，２５０−２２，・・・，２５０−２ｎの
光信号が順次に読み出され、続いてφ_G2がＶφ _Rとなる
ことにより一斉にリセットされる。以下同様にして順次
のＬＳＩＴの光信号が読み出され、１フィールドのビデ
オ信号が出力される。

【００７２】この第１実施例において、反選択トランジ
スタ群２５３−１′，１５３−２′，・・・，２５３−
ｎ′を設けたのは、選択されていないＬＳＩＴのドレイ
ンをこれらトランジスタを介してグラウンド電位に固定
するためであるが、これらの反選択トランジスタ群を設
けなくても、ゲートに光信号を蓄積することは可能であ
るので、本実施例から反選択トランジスタを省くことも
できる。また、本実施例では、垂直走査信号φ_Gの電圧
を蓄積時と読み出し時とで相違させたが、蓄積時と読み
出し時ともＶφ_Gとすることもできる。この場合には、
ゲートパルスφφ_Gは２つのレベルを有するものでよい
ので垂直走査回路２５６の構成が簡単となる。

【００７３】上述した第１の実施例では、ＬＳＩＴ２５
０−１１，２５０−１２，・・・，２５０−ｍｎのソー
ス端子は、全て一定の電位すなわちグラウンドレベルと
なっているが、各列のＬＳＩＴ群のソース端子を共通と
し、水平走査回路と並列に設けたシフトレジスタより成
る水平リセット回路に接続することもできる。

【００７４】図３０は、このような水平リセット回路を
設けた第２の実施例を示すものである。図３０におい
て、各列のＬＳＩＴ群２５０−１１，２５０−２１，・
・・，２５０−ｍ１；２５０−１２，２５０−２２，・
・・，２５０−ｍ２；・・・；２５０−１ｎ，２５０−
２ｎ，・・・，２５０−ｍｎのソース端子をそれぞれソ
ースライン２５９−１，２５９−２，・・・，２５９−
ｎに共通に接続し、これらソースラインを水平走査回路
２５７に対して並列に配置した水平リセット回路２５８
に接続する。

【００７５】次に、本実施例の動作を図３１を参照して
説明する。垂直走査回路２５６の作動により信号φ_G1が
Ｖφ_Gとなると、行ライン２５１−１に選択されたＬＳ
ＩＴ群２５０−１１，２５０−１２，・・・，２５０−
１ｎが選択され、水平走査回路２５７より順次に出力さ
れる信号φ_D1，φ_D2，・・・により水平選択トランジス
タ２５３−１，２５３−２，・・・，２５３−ｎが順次
にオンとなり、選択されたＬＳＩＴ群２５０−１１，２
５０−１２，・・・，２５０−１ｎが順次にオンとなり
ゲート領域に蓄積された光電荷に対応したソース・ドレ
イン電流がビデオライン２５４に流れ、負荷抵抗２５５
間に出力信号が得られる。各ＬＳＩＴのリセットは信号
φ_D1，φ_D2，・・・の直後に水平リセット回路２５８か
ら信号φ _S1，φ_S2，・・・，φ_Snをソースライン２５９
−１，２５９−２，・・・，２５９−ｎに与えることに
より行う。すなわち、各ＬＳＩＴのソース領域に、ゲー
ト電圧Ｖφ_Gに対して順バイアスの電位を印加すること
によりゲート領域に蓄積された正孔を掃き出すことがで
きる。

【００７６】第１の実施例では、リセットは各行のＬＳ
ＩＴ群毎に行うが、本実施例では各ＬＳＩＴ毎に行うこ
とができるので、全てのＬＳＩＴの光蓄積時間を完全に
同一とすることができる効果がある。また、ゲート電圧
のパルスレベルが２値となるため垂直走査回路２５６の
設計が容易となる効果もある。

【００７７】図３２は、ソース・ゲート選択方式を採用
した本発明の固体撮像装置の第３の実施例を示すもので
ある。図３２に示すように、本実施例の固体撮像装置で
は、ＬＳＩＴ２６０−１１，２６０−１２，・・・，２
６０−ｍｎをマトリックス状に配置し、ＸＹアドレス方
式により信号を読み出すように構成する点は前例と同様
である。すなわち各画素を構成するＬＳＩＴのドレイン
をビデオ電源Ｖ_DDに共通し接続し、Ｘ方向に配列された
各行のＬＳＩＴ群のゲート端子を、行ライン２６１−
１，２６１−２，・・・，２６１−ｍにそれぞれ接続す
る。またＹ方向に配列された各列のＬＳＩＴ群のソース
端子は、列ライン２６２−１，２６２−２，・・・，２
６２−ｎにそれぞれ接続する。

【００７８】これらの列ラインは、それぞれ列選択用ト
ランジスタ２６３−１，２６３−２，・・・，２６３−
ｎおよび２６３−１′，２６３−２′，・・・，２６３
−ｎ′を介してビデオライン２６４及びグラウンドライ
ン２６４′にそれぞれ共通に接続し、ビデオラインは負
荷抵抗２６５を介して接地する。そして行ライン２６１
−１，２６１−２，・・・，２６１−ｍは垂直走査回路
２６６に接続し、それぞれ信号φ_G1，φ_G2，・・・，φ
_Gmが印加されるようになっている。また、列選択用トラ
ンジスタ２６３−１，２６３−２，・・・，２６３−ｎ
及び２６３−１′，２６３−２′，・・・，２６３−
ｎ′のゲート端子は、水平走査回路２６７に接続し、そ
れぞれ信号φ_S1，φ_S2，・・・，φ_Sn及び各々の反転信
号が印加するように構成する。

【００７９】次に、図３３に示した信号波形図に基づい
て、垂直走査信号φ_G及び水平走査信号φ_Sについて説
明する。行ラインに加えられる信号φ_G1，φ_G2，・・・
は、小さい振幅の読み出しゲート電圧Ｖφ_Gとそれより
大きい振幅のリセット電圧Ｖφ_Rより成るもので、一つ
の行ラインの走査期間ｔ_Hの間はＶφ_G、次の行ライン
の水平走査に移るまでのブランキング期間ｔ_BLにはＶφ
_Rの値になるように設定されている。列選択用トランジ
スタ２６３−１，２６３−２，・・・，２６３−ｎのゲ
ート端子に加えられる水平走査信号φ_S1，φ_S2，・・・
は列ラインを選択するための信号で、低レベルは列選択
用トランジスタ２６３−１，２６３−２，・・・，２６
３−ｎをオフ、反選択用トランジスタ２６３−１′，２
６３−２′，・・・，２６３−ｎ′をオン、高レベルは
列選択用トランジスタをオン、反選択用トランジスタを
オフする電圧値になるように設定されている。

【００８０】次にＬＳＩＴの動作原理に基づいて、図３
２に示した固体撮像装置の動作を説明する。垂直走査回
路２６６の作動により、信号φ_G1が読み出しレベルＶφ
_Gになると、行ライン２６１−１に接続されたＬＳＩＴ
群２６０−１１，２６０−１２，・・・，２６０−１ｎ
が選択され、水平走査回路２６７より出力される信号φ
_S1，φ_S2，・・・，φ_Snにより、水平選択トランジスタ
２６３−１，２６３−２，・・・，２６３−ｎが順次オ
ンすると、順次ＬＳＩＴ２６０−１１，２６０−１２，
・・・，２６０−１ｎの信号がビデオライン２６４より
出力される。

【００８１】続いて、このＬＳＩＴ群は、信号φ_G1が高
レベルＶφ_Rになった時に一斉にリセットされる。次い
で、信号φ_G2がＶφ_Gとなると、行ライン２６１−２に
接続されたＬＳＩＴ群２６０−２１，２６０−２２，・
・・，２６０−２ｎが選択され、水平走査信号φ_S1，φ
_S2，・・・，φ_Snにより、ＬＳＩＴ２６０−２１，２６
０−２２，・・・，２６０−２ｎの光信号が順次読み出
され、続いて一斉にリセットされる。以下同様にして順
次各画素の光信号が読み出され、１フィールドのビデオ
信号が得られる。

【００８２】本実施例において、反選択トランジスタ群
２６３−１′，２６３−２′，・・・，２６３−ｎ′を
設けたのは、非選択ＬＳＩＴのソースをグラウンド電位
に固定するためであるが、反選択トランジスタ群がない
場合でも、ゲートに光信号を蓄積することは可能であ
り、したがって、本実施例の変形例として、反選択トラ
ンジスタがない固体撮像装置がある。また本実施例にお
いて、読み出し時のゲート電圧Ｖφ_Gを蓄積時のレベル
と同レベルとすることもできる。

【００８３】本実施例では、第１実施例に比べてドレイ
ンの配線が容易であり、また画素分離を簡略化すること
ができる特徴があり、したがって一画素の微細化に有利
であることを実験的に確認した。また、各画素信号をソ
ースフォロワ形式で読み出すようにしたので、ドレイン
寄生容量の影響が少ないと共に列ラインの負荷容量を小
さくでき、高速読み出しに有利である。

【００８４】図３２に示す第３の実施例では、各ＬＳＩ
Ｔのドレイン端子を電源Ｖ_DDに共通に接続したが、図３
４に示すように、各ＬＳＩＴのドレイン端子をビデオラ
イン２６４に接続し、このビデオライン２６４を負荷抵
抗２６５を介して電源Ｖ_DDに接続することもできる（ソ
ース接地形式読み出し）。この第４の実施例では、選択
されていない総てのＬＳＩＴのソース・ドレインは反選
択トランジスタを介して相互接続されるため選択された
ＬＳＩＴ以外のＬＳＩＴからは信号（反選択信号）がま
ったく出力されない特徴がある。

【００８５】図３５は、ソース・ドレイン選択方式を採
用した本発明の固体撮像装置の第５の実施例を示すもの
である。図３５に示すように、本実施例の固体撮像装置
は、ＬＳＩＴ２７０−１１，２７０−１２，・・・，２
７０−ｍｎが、マトリックス状に配置され、ＸＹアドレ
ス方式により信号を読み出すように構成されている。す
なわち各画素を構成するＬＳＩＴのゲート端子は接地さ
れており、Ｘ方向に配列された各行のＬＳＩＴ群のソー
ス端子は、行ライン２７１−１，２７１−２，・・・，
２７１−ｍにそれぞれ接続されている。またＹ方向に配
列された各行のＬＳＩＴ群のドレイン端子は、列ライン
２７２−１，２７２−２，・・・，２７２−ｎに接続さ
れている。

【００８６】これらの列ラインは、それぞれ列選択用ト
ランジスタ２７３−１，２７３−２，・・・，２７３−
ｎおよび２７３−１′，２７３−２′，・・・，２７３
−ｎ′を介してビデオライン２７４及びビデオ電源Ｖ_DD
にそれぞれ共通に接続されている。ビデオライン２７４
は電流計２７５を介してビデオ電源Ｖ_DDに接続されてい
る。そして行ライン２７１−１，２７１−２，・・・，
２７１−ｍは垂直走査回路２７６に接続され、それぞれ
信号φ_S1，φ_S2，・・・，φ_Smが加わるようになってい
る。また、列選択用トランジスタ２７３−１，２７３−
２，・・・，２７３−ｎおよび２７３−１′，２７３−
２′，・・・，２７３−ｎ′のゲート端子は水平走査回
路２７７に接続され、それぞれ信号φ_D1，φ_D2，・・
・，φ_Dnおよびその反転信号が加わるように構成されて
いる。

【００８７】図３６に示した波形図に基づいて、垂直走
査信号φ_S及び水平走査信号φ_Dについて説明する。行
ラインに加えられる信号φ_S1，φ_S2，・・・は、小さい
振幅の読み出しソース電圧Ｖφ_Sとそれより大きい振幅
のリセット電圧Ｖφ_Rより成るもので、一つの行ライン
の走査期間ｔ_Hの間はＶφ_S、次の行ラインの水平走査
に移るまでのブランキング期間ｔ_BLにはＶφ_Rの値にな
るように設定されている。列選択用トランジスタ２７３
−１，２７３−２，・・・，２７３−ｎのゲート端子に
加えられる水平走査信号φ_D1，φ_D2，・・・は列ライン
を選択するための信号で、低レベルは列選択用トランジ
スタ２７３−１，２７３−２，・・・，２７３−ｎをオ
フ、反選択用トランジスタ２７３−１′，２７３−
２′，・・・，２７３−ｎ′をオン、高レベルは列選択
用トランジスタをオン、反選択用トランジスタをオフす
る電圧値になるように設定されている。

【００８８】次に、ＬＳＩＴの動作原理に基づいて、図
３５に示した固体撮像装置の動作を説明する。垂直走査
回路２７６の作動により、信号φ_S1がＶφ_Sになると、
行ライン２７１−１に接続されたＬＳＩＴ群２７０−１
１，２７０−１２，・・・，２７０−１ｎが選択され、
水平走査回路２７７より出力される信号φ_D1，φ_D2，・
・・，φ_Dnにより、水平選択トランジスタ２７３−１，
２７３−２，・・・，２７３−ｎが順次オンすると、順
次ＬＳＩＴ２７０−１１，２７０−１２，・・・，２７
０−１ｎの信号がビデオライン２７４より出力される。
続いて、このＬＳＩＴ群は、ブランキング期間ｔ_BL中信
号φ_S1が高レベルＶφ_Rになった時に一斉にリセットさ
れる。次いで、信号φ_S2がＶφ_Sとなると、行ライン２
７１−２に接続されたＬＳＩＴ群２７０−２１，２７０
−２２，・・・，２７０−２ｎが選択され、水平走査信
号φ_D1，φ_D2，・・・，φ_Dnにより、ＬＳＩＴ２７０−
２１，２７０−２２，・・・，２７０−２ｎの光信号が
順次読み出され、続いて一斉にリセットされる。以下同
様にして順次各画素の光信号が読み出され、１フィール
ドのビデオ電流信号が得られる。

【００８９】本実施例において、反選別トランジスタ群
２７３−１′，２７３−２′，・・・，２７３−ｎ′を
設けたのは、非選択ＬＳＩＴのドレインを電源Ｖ_DDの電
位に固定するためであるが、反選択トランジスタ群がな
い場合でも、ゲートに光信号が蓄積される事は可能であ
り、したがって、本実施例の変形例として、反選択トラ
ンジスタがない固体撮像装置が考えられる。なお、本実
施例の特徴として、選択されたＬＳＩＴ以外のＬＳＩＴ
からは信号（反選択信号）がまったく出力されない利点
がある。

【００９０】

【発明の効果】以上詳細に説明したように、本発明の固
体撮像装置によれば、信号読み出し方法として、ゲート
・ドレイン選択方式、ソース・ゲート選択方式、ソース
・ドレイン選択方式を任意に選ぶことができるので、設
計自由度が大幅に向上し、それぞれの要求に応じた最適
の選択方式を採用することができる。

【図面の簡単な説明】

【図１】従来の縦形ＳＩＴの構成を示す断面図である。

【図２】本発明の固体撮像装置に適用可能な横形ＳＩＴ
の一例の構成を示す断面図である。

【図３】本発明に係る固体撮像装置を構成し得る固体撮
像素子の第１の例を示す図である。

【図４】同じく、第２の例を示す図である。

【図５】同じく、第３の例を示す図である。

【図６】同じく、第４の例を示す図である。

【図７】同じく、第５の例を示す図である。

【図８】同じく、第６，７および第８の例をそれぞれ示
す図である。

【図９】同じく、第９の例を示す図である。

【図１０】同じく、第１０の例を示す図である。

【図１１】同じく、第１１の例を示す図である。

【図１２】同じく、第１２の例を示す図である。

【図１３】同じく、第１３の例を示す図である。

【図１４】本発明に係る固体撮像装置を構成する固体撮
像素子の動作を説明するための図である。

【図１５】図１４の等価回路図である。

【図１６】ゲート電圧対ソース・ドレイン電流特性をド
レイン電圧をパラメータとして示すグラフである。

【図１７】ゲート電圧対ソース・ドレイン電流の特性を
示すグラフである。

【図１８】蓄積時間対ソース・ドレイン電流特性を入射
光強度をパラメータとして示すグラフである。

【図１９】ソースフォロワ形の電流電圧変換方法を示す
回路図である。

【図２０】ソース接地形の電流電圧変換方法を示す回路
図である。

【図２１】蓄積時、読み出し時およびリセット時のゲー
ト、ドレインおよびソース電圧の変化を示す信号波形図
である。

【図２２】入射光量対出力電圧特性を示すグラフであ
る。

【図２３】ドレイン電圧対出力電圧特性を示すグラフで
ある。

【図２４】ドレイン電圧を制御してリセットを行う場合
の動作を説明するための信号波形図である。

【図２５】基板電圧を制御してリセットを行うようにし
た動作を説明するための信号波形図である。

【図２６】入射光強度対出力電圧特性を、蓄積時間をパ
ラメータとして示すグラフである。

【図２７】ゲート電圧対出力電圧特性を、入射光強度を
パラメータとして示すグラフである。

【図２８】本発明の固体撮像装置の第１実施例の構成を
示す回路図である。

【図２９】同じく、その動作を説明するための信号波形
図である。

【図３０】本発明の固体撮像装置の第２実施例を示す回
路図である。

【図３１】同じく、その動作説明用の信号波形図であ
る。

【図３２】本発明の固体撮像装置の第３実施例を示す回
路図である。

【図３３】同じく、その動作説明用信号波形図である。

【図３４】本発明の固体撮像装置の第４実施例を示す回
路図である。

【図３５】同じく、第５実施例を示す回路である。

【図３６】図３５に示す固体撮像装置の動作を説明する
ための信号波形図である。

【符号の説明】

１１，２１，３１，４１，５１，６１，６５，６７，６
９，７１，７５，８１，９１，１０１固体撮像素子１２，２２，３２，４２，５２，８２基板１３，２３，３３，４３，５３，８３エピタキシャル
層１２，２４，３４，４４，５４，８４ソース領域１５，２５，３５，４５，５５，８５ドレイン領域１６，２８，３８，８８ゲート絶縁膜１７，２９，３９，４９，５９，８９ゲート電極１８，２６，３６，４６，５６，８６ソース電極１９，２７，３７，４７，５７，８７ドレイン電極２０，３０，４０，５０，６０，６２，９０分離領域４８，５８ゲート領域６６電極７３ゲート領域１１１半導体基板１１２エピタキシャル層１１３ドレイン領域１１４ゲート領域１１５ゲート絶縁膜１１６ゲート電極１１７ソース端子１１８ドレイン端子１１９ゲート端子１２０基板端子Ｖ_S ソース電圧Ｖ_G ゲート電圧Ｖ_D ドレイン電圧Ｖ_SUB 基板電圧２５０−１１，２５０−１２，・・・，２５０−ｍｎ
固体撮像素子２５１−１，２５１−２，・・・，２５１−ｍ行ライ
ン２５２−１，２５２−２，・・・，２５２−ｎ列ライ
ン２５３−１，２５３−２，・・・，２５３−ｎ；２５３
−１′，２５３−２′，・・・，２５３−ｎ′ 列選択
用トランジスタ２５４ビデオライン２５４′ グラウンドライン２５５負荷抵抗Ｖ_DD ビデオ電源２５６垂直走査回路２５７水平走査回路２５８水平リセット回路２６０−１１，２６０−１２，・・・，２６０−ｍｎ
固体撮像素子２６１−１，２６１−２，・・・，２６１−ｍ行ライ
ン２６２−１，２６２−２，・・・，２６２−ｎ列ライ
ン２６３−１，２６３−２，・・・，２６３−ｎ；２６３
−１′，２６３−２′，・・・，２６３−ｎ′ 列選択
用トランジスタ２６４ビデオライン２６５負荷抵抗２６６垂直走査回路２６７水平走査回路２７０−１１，２７０−１２，・・・，２７０−ｍｎ
固体撮像素子２７１−１，２７１−２，・・・，２７１−ｍ行ライ
ン２７２−１，２７２−２，・・・，２７２−ｎ列ライ
ン２７３−１，２７３−２，・・・，２７３−ｎ；２７３
−１′，２７３−２′，・・・，２７３−ｎ′ 列選択
用トランジスタ２７４ビデオライン２７５電流計２７６垂直走査回路２７７水平走査回路

Claims

【特許請求の範囲】

【請求項１】絶縁物または第一導電型を有する高抵抗
半導体基体上に形成した第二導電型を有する半導体層の
表面に、第二導電型を有する低抵抗拡散層よりなるソー
ス領域およびドレイン領域を設けると共に、これらソー
ス領域とドレイン領域との間に、光励起により発生した
キャリアを蓄積するゲート領域を設け、前記半導体層の
表面と平行にソース・ドレイン電流が流れるように構成
した静電誘導トランジスタを具える固体撮像素子を多数
マトリックス状に配列したアレイと、このアレイの各固体撮像素子を順次走査する水平および
垂直走査回路を有し、各固体撮像素子のゲート、ソース
およびドレイン端子のうちの少なくとも２端子を各ライ
ン毎に各々共通に接続し、これら各ラインの電位を前記
水平および垂直走査回路により制御して、各固体撮像素
子のゲート領域に蓄積された光電荷に応じたソース・ド
レイン電流を順次ビデオラインに流す走査手段とを具え
ることを特徴とする固体撮像装置。
【請求項２】前記走査手段は、各固体撮像素子のソー
ス端子を定電位に接続し、ゲートおよびドレイン端子を
各ライン毎に各々共通に接続して、これらゲートおよび
ドレイン端子の電位を前記垂直および水平走査回路によ
りそれぞれ制御して各固体撮像素子を順次に選択するよ
う構成したことを特徴とする請求項１記載の固体撮像装
置。
【請求項３】前記走査手段は、各固体撮像素子のドレ
イン端子を定電位に接続し、ゲートおよびソース端子を
各ライン毎に各々共通に接続して、これらゲートおよび
ソース端子の電位を前記垂直および水平走査回路により
それぞれ制御して各固体撮像素子を順次に選択するよう
構成したことを特徴とする請求項１記載の固体撮像装
置。
【請求項４】前記走査手段は、水平リセット回路を有
し、ゲートおよびドレイン端子を各ライン毎に各々共通
に接続して、これらゲートおよびドレイン端子の電位を
前記垂直および水平走査回路によりそれぞれ制御すると
共に、各固体撮像素子のソース端子を各ライン毎に共通
に接続して、その各ラインの電位を前記水平リセット回
路により制御して、各固体撮像素子を順次に選択して信
号を読み出すと共に、信号読み出し動作直後に当該固体
撮像素子をリセットするよう構成としたことを特徴とす
る請求項１記載の固体撮像装置。
【請求項５】前記走査手段は、非選択ソースラインを
グラウンド電位と等しくする手段を具えることを特徴と
する請求項３記載の固体撮像装置。