JPH0523548B2 - - Google Patents
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- JPH0523548B2 JPH0523548B2 JP59273957A JP27395784A JPH0523548B2 JP H0523548 B2 JPH0523548 B2 JP H0523548B2 JP 59273957 A JP59273957 A JP 59273957A JP 27395784 A JP27395784 A JP 27395784A JP H0523548 B2 JPH0523548 B2 JP H0523548B2
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- Japan
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- electrode region
- photoelectric conversion
- potential
- transistors
- mos
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は光電変換装置に係り、特に、第一導電
型の半導体からなる制御電極領域と、前記第一導
電型とは異なる第二導電型の半導体からなる第一
及び第二の主電極領域と、を有し、光エネルギー
を受けることにより生成されるキヤリアを前記制
御電極領域に蓄積可能な複数のトランジスタと、 前記第一の主電極領域を選択的に基準電位に保
持する為の第１のスイツチと、 前記第一の主電極領域と前記トランジスタから
の信号を読出す為の容量素子とを選択的に接続す
る為の第２のスイツチと、 を具え、蓄積動作、読出し動作及びリフレツシユ
動作を行う光電変換装置に関する。
型の半導体からなる制御電極領域と、前記第一導
電型とは異なる第二導電型の半導体からなる第一
及び第二の主電極領域と、を有し、光エネルギー
を受けることにより生成されるキヤリアを前記制
御電極領域に蓄積可能な複数のトランジスタと、 前記第一の主電極領域を選択的に基準電位に保
持する為の第１のスイツチと、 前記第一の主電極領域と前記トランジスタから
の信号を読出す為の容量素子とを選択的に接続す
る為の第２のスイツチと、 を具え、蓄積動作、読出し動作及びリフレツシユ
動作を行う光電変換装置に関する。
本発明は、たとえば放送用テレビ、一般用ビデ
オカメラ等の光電変換装置に適用される。
オカメラ等の光電変換装置に適用される。
近年光電変換装置殊に、固体撮像装置に関する
研究が、半導体技術の進展と共に積極的に行なわ
れ、一部では実用化され始めている。
研究が、半導体技術の進展と共に積極的に行なわ
れ、一部では実用化され始めている。
これらの固体撮像装置は、大きく分けると
CCD型とMOS型の２つに分類される。CCD型撮
像装置は、MOSキヤパシタ電極下にポテンシヤ
ルの井戸を形成し、光の入射により発生した電荷
をこの井戸に蓄積し、読出し時には、これらのポ
テンシヤルの井戸を、電極にかけるパルスにより
順次動かして、蓄積された電荷を出力アンプ部ま
で転送して読出すという原理を用いている。また
CCD型撮像装置の中には、受光部はpn接合ダイ
オード構造を使い、転送部はCCD構造で行なう
というタイプのものもある。また一方、MOS型
撮像装置は、受光部を構成するpn接合よりなる
フオトダイオードの夫々に光の入射により発生し
た電荷を蓄積し、読出し時には、それぞれのフオ
トダイオードに接続されたMOSスイツチングト
ランジスタを順次オンすることにより蓄積された
電荷を出力アンプ部に読出すという原理を用いて
いる。
CCD型とMOS型の２つに分類される。CCD型撮
像装置は、MOSキヤパシタ電極下にポテンシヤ
ルの井戸を形成し、光の入射により発生した電荷
をこの井戸に蓄積し、読出し時には、これらのポ
テンシヤルの井戸を、電極にかけるパルスにより
順次動かして、蓄積された電荷を出力アンプ部ま
で転送して読出すという原理を用いている。また
CCD型撮像装置の中には、受光部はpn接合ダイ
オード構造を使い、転送部はCCD構造で行なう
というタイプのものもある。また一方、MOS型
撮像装置は、受光部を構成するpn接合よりなる
フオトダイオードの夫々に光の入射により発生し
た電荷を蓄積し、読出し時には、それぞれのフオ
トダイオードに接続されたMOSスイツチングト
ランジスタを順次オンすることにより蓄積された
電荷を出力アンプ部に読出すという原理を用いて
いる。
CCD型撮像装置は、比較的簡単な構造をもち、
また、発生し得る雑音からみても、最終段におけ
るフローテイング・デイフユージヨンよりなる電
荷検出器の容量値だけがランダム雑音に寄与する
ので、比較的低雑音の撮像装置であり、低照度撮
影が可能である。ただし、CCD型撮像装置を作
るプロセス的制約から、出力アンプとしてMOS
型アンプがオンチツプ化されるため、シリコン
と、SiO2膜との界面から画像上、目につきやす
い１／ｆ雑音が発生する。従つて、低雑音とはい
いながら、その性能に限界が存在している。ま
た、高解像度化を図るためにセル数を増加させて
高密度化すると、一つのセルの面積が小さくなり
一つのポテンシヤル井戸に蓄積できる最大の電荷
量が減少し、ダイナミツクレンジがとれなくなる
ので、今後、固体撮像装置が高解像度化されてい
く上で大きな問題となる。また、CCD型の撮像
装置は、ポテンシヤルの井戸を順次動かしながら
蓄積電荷を転送していくわけであるから、セルの
一つに欠陥が存在してもそこで電荷転送がストツ
プしたり、あるいは、電荷量ダウンが起り、製造
歩留りが上がらないという欠点も有している。
また、発生し得る雑音からみても、最終段におけ
るフローテイング・デイフユージヨンよりなる電
荷検出器の容量値だけがランダム雑音に寄与する
ので、比較的低雑音の撮像装置であり、低照度撮
影が可能である。ただし、CCD型撮像装置を作
るプロセス的制約から、出力アンプとしてMOS
型アンプがオンチツプ化されるため、シリコン
と、SiO2膜との界面から画像上、目につきやす
い１／ｆ雑音が発生する。従つて、低雑音とはい
いながら、その性能に限界が存在している。ま
た、高解像度化を図るためにセル数を増加させて
高密度化すると、一つのセルの面積が小さくなり
一つのポテンシヤル井戸に蓄積できる最大の電荷
量が減少し、ダイナミツクレンジがとれなくなる
ので、今後、固体撮像装置が高解像度化されてい
く上で大きな問題となる。また、CCD型の撮像
装置は、ポテンシヤルの井戸を順次動かしながら
蓄積電荷を転送していくわけであるから、セルの
一つに欠陥が存在してもそこで電荷転送がストツ
プしたり、あるいは、電荷量ダウンが起り、製造
歩留りが上がらないという欠点も有している。
これに対してMOS型撮像装置は、構造的には
CCD型撮像装置、特にフレーム転送型の装置に
比較して少し複雑ではあるが、蓄積容量を大きく
し得る様に構成でき、ダイナミツクレンジを広く
とれるという優位性をもつ。また、たとえセルの
１つに欠陥が存在しても、Ｘ−Ｙアドレス方式の
ためその欠陥による他のセルへの影響がなく、製
造歩留り的には有利である。しかしながら、この
MOS型撮像装置では、MOSトランジスタと
MOSアンプとの間には大きな浮遊容量が存在す
るために、読出し時にはきわめて大きな信号電圧
ドロツプが発生し、出力電圧が下がつてしまうこ
と、配線容量が大きく、これによるランダム雑音
の発生が大きいこと、また各フオトダイオードお
よび水平スキヤン用のMOSスイツチングトラン
ジスタの寄生容量のばらつきによる固定パターン
雑音の混入等があり、CCD型撮像装置に比較し
て低照度撮影はむずかしいこと等の欠点を有して
いる。
CCD型撮像装置、特にフレーム転送型の装置に
比較して少し複雑ではあるが、蓄積容量を大きく
し得る様に構成でき、ダイナミツクレンジを広く
とれるという優位性をもつ。また、たとえセルの
１つに欠陥が存在しても、Ｘ−Ｙアドレス方式の
ためその欠陥による他のセルへの影響がなく、製
造歩留り的には有利である。しかしながら、この
MOS型撮像装置では、MOSトランジスタと
MOSアンプとの間には大きな浮遊容量が存在す
るために、読出し時にはきわめて大きな信号電圧
ドロツプが発生し、出力電圧が下がつてしまうこ
と、配線容量が大きく、これによるランダム雑音
の発生が大きいこと、また各フオトダイオードお
よび水平スキヤン用のMOSスイツチングトラン
ジスタの寄生容量のばらつきによる固定パターン
雑音の混入等があり、CCD型撮像装置に比較し
て低照度撮影はむずかしいこと等の欠点を有して
いる。
また、将来の撮像装置の高解像度化においては
各セルのサイズが縮小され、蓄積電荷が減少して
いく。これに対しチツプサイズから決まつてくる
配線容量は、たとえ線幅を細くしてもあまり下が
らない。このため、MOS型撮像装置は、ますま
すＳ／Ｎ的に不利になる。
各セルのサイズが縮小され、蓄積電荷が減少して
いく。これに対しチツプサイズから決まつてくる
配線容量は、たとえ線幅を細くしてもあまり下が
らない。このため、MOS型撮像装置は、ますま
すＳ／Ｎ的に不利になる。
CCD型およびMOS型撮像装置は、以上の様な
一長一短を有しながらも次第に実用化レベルに近
ずいてきてはいる。しかし、さらに将来必要とさ
れる高解像化を進めていくうえで本質的に大きな
問題を有しているといえる。
一長一短を有しながらも次第に実用化レベルに近
ずいてきてはいる。しかし、さらに将来必要とさ
れる高解像化を進めていくうえで本質的に大きな
問題を有しているといえる。
それらの固体撮像装置に関し、特開昭56−
150878“半導体撮像装置”、特開昭56−157073“半
導体撮像装置”、特開昭56−165473“半導体撮像装
置”に新しい方式が提案されている。CCD型、
MOS型の撮像装置が、光入射により発生した電
荷を主電極（例えばMOSトランジスタのソース）
に蓄積するのに対して、ここで提案されている方
式は、光入射により発生した電荷を制御電極（例
えばバイポーラ・トランジスタのベース、SIT
（静電誘導トランジスタ）あるいはMOSトランジ
スタのゲートに蓄積し、光により発生した電荷に
より、流れる電流をコントロールするという新し
い考え方にもとずくものである。すなわち、
CCD型、MOS型が、光入射により蓄積された電
荷そのものを外部へ読出してくるのに対して、こ
こで提案されている方式は、各セルの増幅機能に
より電荷増幅してから蓄積された電荷を読出すわ
けであり、また見方を変えるとインピーダンス変
換により低インピダンス出力として読出すわけで
ある。従つて、ここで提案されている方式は、高
出力、広ダイナミツクレンジ、低雑音であり、か
つ、光信号により励起されたキヤリア（電荷）は
制御電極に蓄積することから、非破壊読出しがで
きる等のいくつかのメリツトを有している。さら
に将来の高解像度化に対しても可能性を有する方
式であるといえる。
150878“半導体撮像装置”、特開昭56−157073“半
導体撮像装置”、特開昭56−165473“半導体撮像装
置”に新しい方式が提案されている。CCD型、
MOS型の撮像装置が、光入射により発生した電
荷を主電極（例えばMOSトランジスタのソース）
に蓄積するのに対して、ここで提案されている方
式は、光入射により発生した電荷を制御電極（例
えばバイポーラ・トランジスタのベース、SIT
（静電誘導トランジスタ）あるいはMOSトランジ
スタのゲートに蓄積し、光により発生した電荷に
より、流れる電流をコントロールするという新し
い考え方にもとずくものである。すなわち、
CCD型、MOS型が、光入射により蓄積された電
荷そのものを外部へ読出してくるのに対して、こ
こで提案されている方式は、各セルの増幅機能に
より電荷増幅してから蓄積された電荷を読出すわ
けであり、また見方を変えるとインピーダンス変
換により低インピダンス出力として読出すわけで
ある。従つて、ここで提案されている方式は、高
出力、広ダイナミツクレンジ、低雑音であり、か
つ、光信号により励起されたキヤリア（電荷）は
制御電極に蓄積することから、非破壊読出しがで
きる等のいくつかのメリツトを有している。さら
に将来の高解像度化に対しても可能性を有する方
式であるといえる。
第６図は、上記電荷を制御電極に蓄積する方式
の光センサセルを複数個配列した従来の光電変換
装置の回路図である。
の光センサセルを複数個配列した従来の光電変換
装置の回路図である。
同図において、上記光センサセル１０１はライ
ン状に配列され、各出力端子はMOSトランジス
タ５1〜５oを介して共通出力ライン２０に接続さ
れている。共通出力ライン２０は、出力アンプ２
１を介して出力端子２２に接続されるとともに、
ラインリフレツシユ用のMOSトランジスタ２４
を介して接地されている。また、MOSトランジ
スタ５1〜５oの各ゲート電極は、ロジツク回路１
９の端子７1〜７oにそれぞれ接続されている。
ン状に配列され、各出力端子はMOSトランジス
タ５1〜５oを介して共通出力ライン２０に接続さ
れている。共通出力ライン２０は、出力アンプ２
１を介して出力端子２２に接続されるとともに、
ラインリフレツシユ用のMOSトランジスタ２４
を介して接地されている。また、MOSトランジ
スタ５1〜５oの各ゲート電極は、ロジツク回路１
９の端子７1〜７oにそれぞれ接続されている。
このような従来の光電変換装置において、各光
センサセル１０１の光情報信号は、MOSトラン
ジスタ５1〜５oが順次ON状態となることで、共
通出力ライン２０および出力アンプ２０を介して
シリアルに読出される。
センサセル１０１の光情報信号は、MOSトラン
ジスタ５1〜５oが順次ON状態となることで、共
通出力ライン２０および出力アンプ２０を介して
シリアルに読出される。
しかしながら、ある光センサセル１０１の読出
し動作に要する時間は、共通出力ライン２０が有
する浮遊容量に比例する。したがつて、光センサ
セル１０１の個数ｎが増加する程、全体として続
出しに要する時間は急激に増大する。
し動作に要する時間は、共通出力ライン２０が有
する浮遊容量に比例する。したがつて、光センサ
セル１０１の個数ｎが増加する程、全体として続
出しに要する時間は急激に増大する。
このように従来では、高解像度を達成しようと
して光センサセルの個数ｎを増加させると、高速
読出し動作が困難になるという問題点を有してい
た。
して光センサセルの個数ｎを増加させると、高速
読出し動作が困難になるという問題点を有してい
た。
さらに、上述したように光センサセル１０１
は、制御電極に光励起による電荷を蓄積する方式
であるために、読出しが終了すると、その蓄積電
荷をリフレツシユする必要がある。
は、制御電極に光励起による電荷を蓄積する方式
であるために、読出しが終了すると、その蓄積電
荷をリフレツシユする必要がある。
従来、このリフレツシユ動作は全ての光センサ
セル１０１の読出し動作終了後に一括して行われ
ていたために、特に、光センサセル１０１を二次
元配列した場合、一括リフレツシユ動作が終了し
てから光センサセル１０１の読出し動作が開始さ
れるまでの時間が各光センサセル１０１によつて
異なつており、高速動作の達成および光電変換特
性の均一化等にとつて不都合であつた。
セル１０１の読出し動作終了後に一括して行われ
ていたために、特に、光センサセル１０１を二次
元配列した場合、一括リフレツシユ動作が終了し
てから光センサセル１０１の読出し動作が開始さ
れるまでの時間が各光センサセル１０１によつて
異なつており、高速動作の達成および光電変換特
性の均一化等にとつて不都合であつた。
本発明による光電変換装置は、上記従来の問題
点を解決しようとするものであり、第一導電型の
半導体からなる制御電極領域と、前記第一導電型
とは異なる第二導電型の半導体からなる第一及び
第二の主電極領域と、を有し、光エネルギーを受
けることにより生成されるキヤリアを前記制御電
極領域に蓄積可能な複数のトランジスタと、 前記第一の主電極領域を選択的に基準電位に保
持する為の第１のスイツチと、 前記第一の主電極領域と前記トランジスタから
の信号を読出す為の容量素子とを選択的に接続す
る為の第２のスイツチと、 を具え、蓄積動作、読出し動作及びリフレツシユ
動作を行う光電変換装置において、 前記第二の主電極領域を前記蓄積動作、前記読
出し動作及び前記リフレツシユ動作中、前記制御
電極領域に対して逆方向にバイアスする手段と、 前記容量素子に読出された信号を順次走査する
為の走査手段と、 前記リフレツシユ動作時に、前記第１のスイツ
チ及び第２のスイツチを動作させて、前記第一の
主電極領域と前記容量素子とを前記基準電位に保
持し、前記制御電極領域と前記第一の主電極領域
との接合を順方向にバイアスして前記制御電極領
域と前記容量素子との電位をリセツトする手段
と、 を有することを特徴とする。
点を解決しようとするものであり、第一導電型の
半導体からなる制御電極領域と、前記第一導電型
とは異なる第二導電型の半導体からなる第一及び
第二の主電極領域と、を有し、光エネルギーを受
けることにより生成されるキヤリアを前記制御電
極領域に蓄積可能な複数のトランジスタと、 前記第一の主電極領域を選択的に基準電位に保
持する為の第１のスイツチと、 前記第一の主電極領域と前記トランジスタから
の信号を読出す為の容量素子とを選択的に接続す
る為の第２のスイツチと、 を具え、蓄積動作、読出し動作及びリフレツシユ
動作を行う光電変換装置において、 前記第二の主電極領域を前記蓄積動作、前記読
出し動作及び前記リフレツシユ動作中、前記制御
電極領域に対して逆方向にバイアスする手段と、 前記容量素子に読出された信号を順次走査する
為の走査手段と、 前記リフレツシユ動作時に、前記第１のスイツ
チ及び第２のスイツチを動作させて、前記第一の
主電極領域と前記容量素子とを前記基準電位に保
持し、前記制御電極領域と前記第一の主電極領域
との接合を順方向にバイアスして前記制御電極領
域と前記容量素子との電位をリセツトする手段
と、 を有することを特徴とする。
このように構成することで、高速読出し動作が
達成されるとともに、光センサセルを二次元配列
した場合であつても、すべての光センサセルの蓄
積時間を均一化することができる。
達成されるとともに、光センサセルを二次元配列
した場合であつても、すべての光センサセルの蓄
積時間を均一化することができる。
また、容量素子の電位のリセツトと同時に第一
の主電極領域が基準電位に設定され、制御電極領
域と第一の主電極領域との間が順バイアスされて
制御電極領域に蓄積されたキヤリアが消滅する。
この時、第二の主電極領域は逆バイアス電位に保
持されて制御電極領域の電位がリセツトされるた
め、接合容量等に起因するノイズが乗りにくく、
リセツト動作も簡易なものとなる。
の主電極領域が基準電位に設定され、制御電極領
域と第一の主電極領域との間が順バイアスされて
制御電極領域に蓄積されたキヤリアが消滅する。
この時、第二の主電極領域は逆バイアス電位に保
持されて制御電極領域の電位がリセツトされるた
め、接合容量等に起因するノイズが乗りにくく、
リセツト動作も簡易なものとなる。
以下、本発明の実施例を図面を用いて詳細に説
明する。
明する。
第１図は本発明による光電変換装置を構成する
光センサセルの断面図であり、第２図は該光セン
サセルの等価回路である。なお、以下では各部位
で共通するものについては同一の番号をつける事
とする。
光センサセルの断面図であり、第２図は該光セン
サセルの等価回路である。なお、以下では各部位
で共通するものについては同一の番号をつける事
とする。
第１図において、リン（Ｐ）、アンチモン
（Sb）、ヒ素（As）等の不純物をドープしてｎ型
又はn+型とされたシリコン基板１２の上に、通
常PSG膜等で構成されるパシベーシヨン膜１
３； シリコン酸化膜（SiO2）より成る絶縁酸化膜
３； となり合う光センサセルとの間を電気的に絶縁
するためのSiO2あるいはSi3N4等よりなる絶縁膜
又はポリシリコン膜等で構成される素子分離領域
４； エピタキシヤル技術等で形成される不純物濃度
の低いn-領域５； その上の例えば不純物拡散技術又はイオン注入
技術を用いてボロン(B)等の不純物をドープしたバ
イポーラトランジスタのベースとなるｐ領域６； 不純物拡散技術、イオン注入技術等で形成され
るバイポーラトランジスタのエミツタとなるn+
領域７； 信号を外部へ読出すための、例えばアルミニウ
ム（Al），Al−Si，Al−Cu−Si等の導電材料で
形成される配線８； 絶縁膜３を通して、浮遊状態になされたｐ領域
６にパルスを印加するための電極９； 基板１２の裏面にオーミツクコンタクトをとる
ために不純物拡散技術等で形成された不純物濃度
の高いn+領域１０； 基板の電位を与える、すなわちバイポーラトラ
ンジスタのコレクタ電位を与えるためのアルミニ
ウム等の導電材料で形成される電極１１； より構成されている。
（Sb）、ヒ素（As）等の不純物をドープしてｎ型
又はn+型とされたシリコン基板１２の上に、通
常PSG膜等で構成されるパシベーシヨン膜１
３； シリコン酸化膜（SiO2）より成る絶縁酸化膜
３； となり合う光センサセルとの間を電気的に絶縁
するためのSiO2あるいはSi3N4等よりなる絶縁膜
又はポリシリコン膜等で構成される素子分離領域
４； エピタキシヤル技術等で形成される不純物濃度
の低いn-領域５； その上の例えば不純物拡散技術又はイオン注入
技術を用いてボロン(B)等の不純物をドープしたバ
イポーラトランジスタのベースとなるｐ領域６； 不純物拡散技術、イオン注入技術等で形成され
るバイポーラトランジスタのエミツタとなるn+
領域７； 信号を外部へ読出すための、例えばアルミニウ
ム（Al），Al−Si，Al−Cu−Si等の導電材料で
形成される配線８； 絶縁膜３を通して、浮遊状態になされたｐ領域
６にパルスを印加するための電極９； 基板１２の裏面にオーミツクコンタクトをとる
ために不純物拡散技術等で形成された不純物濃度
の高いn+領域１０； 基板の電位を与える、すなわちバイポーラトラ
ンジスタのコレクタ電位を与えるためのアルミニ
ウム等の導電材料で形成される電極１１； より構成されている。
第２図の等価回路のコンデンサ２は電極９、絶
縁膜３、ｐ領域６のMOS構造より構成され、又
バイポーラトランジスタ１（以下、光電変換トラ
ンジスタとする。）はエミツタ（第一の主電極領
域となる）としてのn+領域７、ベース（制御電
極領域となる）としてのｐ領域６、不純物濃度の
小さいn-領域５、コレクタ（第二の主電極領域
となる）としてのｎ又はn+領域１２の各部分よ
り構成されている。これらの図面から明らかなよ
うに、ｐ領域６は浮遊領域になされている。
縁膜３、ｐ領域６のMOS構造より構成され、又
バイポーラトランジスタ１（以下、光電変換トラ
ンジスタとする。）はエミツタ（第一の主電極領
域となる）としてのn+領域７、ベース（制御電
極領域となる）としてのｐ領域６、不純物濃度の
小さいn-領域５、コレクタ（第二の主電極領域
となる）としてのｎ又はn+領域１２の各部分よ
り構成されている。これらの図面から明らかなよ
うに、ｐ領域６は浮遊領域になされている。
以下、光センサセルの基本動作を第１図及び第
２図を用いて説明する。
２図を用いて説明する。
この光センサセルの基本動作は、光入射による
電荷蓄積動作、読出し動作およびリフレツシユ動
作より構成される。電荷蓄積動作においては、例
えばエミツタは、配線８を通して接地され、コレ
クタは電極１１を通して正電位にバイアスされて
いる。またベースは、あらかじめコンデンサ２
に、リフレツシユ動作で電極９を通して正のパル
ス電圧VRFを印加することにより負電位、すなわ
ち、エミツタ７に対して逆バイアス状態にされて
いるものとする。
電荷蓄積動作、読出し動作およびリフレツシユ動
作より構成される。電荷蓄積動作においては、例
えばエミツタは、配線８を通して接地され、コレ
クタは電極１１を通して正電位にバイアスされて
いる。またベースは、あらかじめコンデンサ２
に、リフレツシユ動作で電極９を通して正のパル
ス電圧VRFを印加することにより負電位、すなわ
ち、エミツタ７に対して逆バイアス状態にされて
いるものとする。
後に詳細に説明するが、リフレツシユ動作時に
電極９を通して印加される正のパルス電圧VRFに
よつて、ベースであるｐ領域６の電位は、−aVRF
で表わされる負電位に設定される。ただし、ａは
キヤパシタ２の容量と、ベース・コレクタ間およ
びベース・エミツタ間の容量との容量分割によつ
て決まる定数である。
電極９を通して印加される正のパルス電圧VRFに
よつて、ベースであるｐ領域６の電位は、−aVRF
で表わされる負電位に設定される。ただし、ａは
キヤパシタ２の容量と、ベース・コレクタ間およ
びベース・エミツタ間の容量との容量分割によつ
て決まる定数である。
この状態において、第１図に示す様に光センサ
セルの表側から光１４が入射してくると、半導体
内においてエレクトロン・ホール対が発生する。
この内、エレクトロンは、ｎ領域１２が正電位に
バイアスされているのでｎ領域１２側に流れだし
ていつてしまうが、ホールはｐ領域６にどんどん
蓄積されていく。このホールのｐ領域への蓄積に
よりｐ領域６の電位は次第に正電位に向かつて変
化していく。
セルの表側から光１４が入射してくると、半導体
内においてエレクトロン・ホール対が発生する。
この内、エレクトロンは、ｎ領域１２が正電位に
バイアスされているのでｎ領域１２側に流れだし
ていつてしまうが、ホールはｐ領域６にどんどん
蓄積されていく。このホールのｐ領域への蓄積に
よりｐ領域６の電位は次第に正電位に向かつて変
化していく。
このベース電位の変化量をΔVBとすると、蓄積
動作が終了した時点で、ベース電位は−aVRF＋
ΔVBとなつている。
動作が終了した時点で、ベース電位は−aVRF＋
ΔVBとなつている。
読出し動作状態では、エミツタ、配線８は浮遊
状態に、コレクタは正電位VCCに保持される。こ
の状態で、電極９に読出し用の正の電圧VREを印
加すると、ベース電位は ａ（VRE−VRF）＋ΔVB となる。このように、エミツタ電位に対して、ベ
ース電位が正方向にバイアスされると、エレクト
ロンは、エミツタからベースに注入され、コレク
タ電位が正電位になつているので、ドリフト電界
により加速されて、コレクタに到達する。ベース
領域６に蓄積された電荷はある程度ベース電流と
して失なわれるが、コレクタ電流の１／hfeであ
り非常に小さな値であり、ベース領域の電荷の減
衰はほとんど無視できる。
状態に、コレクタは正電位VCCに保持される。こ
の状態で、電極９に読出し用の正の電圧VREを印
加すると、ベース電位は ａ（VRE−VRF）＋ΔVB となる。このように、エミツタ電位に対して、ベ
ース電位が正方向にバイアスされると、エレクト
ロンは、エミツタからベースに注入され、コレク
タ電位が正電位になつているので、ドリフト電界
により加速されて、コレクタに到達する。ベース
領域６に蓄積された電荷はある程度ベース電流と
して失なわれるが、コレクタ電流の１／hfeであ
り非常に小さな値であり、ベース領域の電荷の減
衰はほとんど無視できる。
電極９に印加している正電圧VREをゼロボルト
にもどした時には、印加したときとは逆に、 −ａ・VRE なる電圧がベース電位に加算されるので、ベース
電位は、正電圧VREを印加する前の状態 −aVRF＋ΔVB にもどる。
にもどした時には、印加したときとは逆に、 −ａ・VRE なる電圧がベース電位に加算されるので、ベース
電位は、正電圧VREを印加する前の状態 −aVRF＋ΔVB にもどる。
次いでｐ領域６に蓄積された電荷をリフレツシ
ユする動作について説明する。
ユする動作について説明する。
上記構成に係る光センサセルでは、すでに述べ
たごとく、ｐ領域６に蓄積された電荷は、読出し
動作では消滅しない。このため新しい光情報を入
力するためには、前に蓄積されていた電荷を消滅
させるためのリフレツシユ動作が必要である。ま
た同時に、浮遊状態になされているｐ領域６の電
位を所定の負電圧に帯電させておく必要がある。
たごとく、ｐ領域６に蓄積された電荷は、読出し
動作では消滅しない。このため新しい光情報を入
力するためには、前に蓄積されていた電荷を消滅
させるためのリフレツシユ動作が必要である。ま
た同時に、浮遊状態になされているｐ領域６の電
位を所定の負電圧に帯電させておく必要がある。
上記構成に係る光センサセルでは、リフレツシ
ユ動作も読出し動作と同様、電極９に正電圧を印
加することにより行なう。このとき、配線８を通
してエミツタを接地する。コレクタは、電極１１
を通して正電位にしておく。
ユ動作も読出し動作と同様、電極９に正電圧を印
加することにより行なう。このとき、配線８を通
してエミツタを接地する。コレクタは、電極１１
を通して正電位にしておく。
この状態で正電圧VRFなる電圧が電極９に印加
されると、ベース電極には、 aVRF なる電圧が、前の読出し動作のときと同様瞬時的
にかかる。この電圧により、ベース・エミツタ間
は順方向にバイアスされて導通状態となり、電流
が流れ始め、ベース電位は次第に低下していく。
されると、ベース電極には、 aVRF なる電圧が、前の読出し動作のときと同様瞬時的
にかかる。この電圧により、ベース・エミツタ間
は順方向にバイアスされて導通状態となり、電流
が流れ始め、ベース電位は次第に低下していく。
そして、正電圧VRFのパルスが立下がること
で、ベース電位はすでに述べたように所定の負電
位−aVRFに設定され、上記各動作が繰り返され
る。
で、ベース電位はすでに述べたように所定の負電
位−aVRFに設定され、上記各動作が繰り返され
る。
次に、上記光センサセルを用いた本発明による
光電変換装置の第１実施例について説明する。
光電変換装置の第１実施例について説明する。
第３図において１1〜１oは光電変換トランジス
タ、２1〜２oは該光電変換トランジスタに制御信
号を伝達するためのキヤパシタであり、各々ｎ個
配列されている。６1〜６oはサンプルホールド回
路であり、光電変換トランジスタ１1〜１oのエミ
ツタ端子からの出力信号のオンオフ制御を行う
MOSトランジスタ３1〜３oと、該出力信号を蓄
積するキヤパシタ４1〜４oと、該キヤパシタから
の蓄積された出力信号の読出しの制御を行う
MOSトランジスタ５1〜５oとから構成されてい
る。１９は、MOSトランジスタ５1〜５oのオン
オフ動作を制御するロジツク回路、２１は出力信
号を読出すアンプ、２０は共通出力ライン、２４
は共通出力ライン２０に蓄積された電荷を放電さ
せるMOSトランジスタ、１８は正電圧入力端子、
１５は電源入力端子、２２は出力端子、２３は
MOSトランジスタ２４に制御信号を送る制御入
力端子、１６はMOSトランジスタ３1〜３oに制
御信号を送る制御信号入力端子、１７はキヤパシ
タ２1〜２oに制御信号を送る制御信号入力端子、
７1〜７oはロジツク回路の出力端子である。
タ、２1〜２oは該光電変換トランジスタに制御信
号を伝達するためのキヤパシタであり、各々ｎ個
配列されている。６1〜６oはサンプルホールド回
路であり、光電変換トランジスタ１1〜１oのエミ
ツタ端子からの出力信号のオンオフ制御を行う
MOSトランジスタ３1〜３oと、該出力信号を蓄
積するキヤパシタ４1〜４oと、該キヤパシタから
の蓄積された出力信号の読出しの制御を行う
MOSトランジスタ５1〜５oとから構成されてい
る。１９は、MOSトランジスタ５1〜５oのオン
オフ動作を制御するロジツク回路、２１は出力信
号を読出すアンプ、２０は共通出力ライン、２４
は共通出力ライン２０に蓄積された電荷を放電さ
せるMOSトランジスタ、１８は正電圧入力端子、
１５は電源入力端子、２２は出力端子、２３は
MOSトランジスタ２４に制御信号を送る制御入
力端子、１６はMOSトランジスタ３1〜３oに制
御信号を送る制御信号入力端子、１７はキヤパシ
タ２1〜２oに制御信号を送る制御信号入力端子、
７1〜７oはロジツク回路の出力端子である。
以下、本発明による光電変換装置の第１実施例
の動作について説明する。ここでは、第３図に示
したMOSトランジスタ３1〜３o，５1〜５o，２４
はＮチヤンネルであるとする。
の動作について説明する。ここでは、第３図に示
したMOSトランジスタ３1〜３o，５1〜５o，２４
はＮチヤンネルであるとする。
蓄積動作では、まず制御信号入力端子１６にＨ
レベルを入力してMOSトランジスタ３1〜３oを
ON状態、ロジツク回路１９の出力端子７1〜７o
よりすべてＨレベルを出力してMOSトランジス
タ５1〜５oをON状態、制御信号入力端子２３よ
りＨレベルを入力してMOSトランジスタ２４を
ON状態とする事により、光電変換トランジスタ
１1〜１oの全てのエミツタを接地し、さらに正電
圧入力端子１８より正のバイアス電圧を入力する
事により、光電変換トランジスタ１1〜１oのすべ
てのコレクタを正電位をバイアスする。
レベルを入力してMOSトランジスタ３1〜３oを
ON状態、ロジツク回路１９の出力端子７1〜７o
よりすべてＨレベルを出力してMOSトランジス
タ５1〜５oをON状態、制御信号入力端子２３よ
りＨレベルを入力してMOSトランジスタ２４を
ON状態とする事により、光電変換トランジスタ
１1〜１oの全てのエミツタを接地し、さらに正電
圧入力端子１８より正のバイアス電圧を入力する
事により、光電変換トランジスタ１1〜１oのすべ
てのコレクタを正電位をバイアスする。
また、後述するリフレツシユ動作により、光電
変換トランジスタ１1〜１oのベースは負電位−
aVRFに設定されている。この状態で光センサセ
ルに光を照射し、ベースにホールを蓄積する。こ
こで、ベースの蓄積電圧をΔVBとする。
変換トランジスタ１1〜１oのベースは負電位−
aVRFに設定されている。この状態で光センサセ
ルに光を照射し、ベースにホールを蓄積する。こ
こで、ベースの蓄積電圧をΔVBとする。
読出し動作は、制御信号入力端子１６にＨレベ
ルを入力してMOSトランジスタ３1〜３oをON状
態、ロジツク回路１９の出力端子７1〜７oより全
てＬレベルを出力してMOSトランジスタ５1〜５
ｏをoff状態とする事により、光電変換トランジス
タ１1〜１oの全てのエミツタ端子をキヤパシタ４
１〜４oと接続させる。また、正電圧入力１８より
正のバイアス電圧を入力する事により光電変換ト
ランジスタ１11〜１1oの全てのコレクタを正電位
にバイアスする。この状態で、制御信号入力端子
１７より正電圧VREのパルスを入力すると、光が
照射された光センサセルの光電変換トランジスタ
のベース電位はａ（VRE−VRF）＋ΔVBとなり、ベ
ース電流によつて決められるコレクタ電流が流
れ、接続されたキヤパシタにその光電変換トラン
ジスタの出力電圧（光情報信号）がホールドされ
る。一方、光の照射されない光センサセルの光電
変換トランジスタのベース電圧はａ（VRE−VRF）
となり、VRE＝VRFとするとベース電圧は0Vとな
り接続されたキヤパシタには電荷が蓄積されな
い。
ルを入力してMOSトランジスタ３1〜３oをON状
態、ロジツク回路１９の出力端子７1〜７oより全
てＬレベルを出力してMOSトランジスタ５1〜５
ｏをoff状態とする事により、光電変換トランジス
タ１1〜１oの全てのエミツタ端子をキヤパシタ４
１〜４oと接続させる。また、正電圧入力１８より
正のバイアス電圧を入力する事により光電変換ト
ランジスタ１11〜１1oの全てのコレクタを正電位
にバイアスする。この状態で、制御信号入力端子
１７より正電圧VREのパルスを入力すると、光が
照射された光センサセルの光電変換トランジスタ
のベース電位はａ（VRE−VRF）＋ΔVBとなり、ベ
ース電流によつて決められるコレクタ電流が流
れ、接続されたキヤパシタにその光電変換トラン
ジスタの出力電圧（光情報信号）がホールドされ
る。一方、光の照射されない光センサセルの光電
変換トランジスタのベース電圧はａ（VRE−VRF）
となり、VRE＝VRFとするとベース電圧は0Vとな
り接続されたキヤパシタには電荷が蓄積されな
い。
キヤパシタ４1〜４oにホールドされた電圧を出
力端子２２から読出すには、制御信号入力端子１
６よりＬレベルを入力してMOSトランジスタ３1
〜３oをOFF状態とした後、ロジツク回路の出力
端子７1〜７oより順次Ｈレベルを出力し、MOS
トランジスタ５1〜５oを順次ON状態とする事に
より実現される。ただし、ホールドされた各電圧
が、アンプ２１を通して出力端子２２より読出さ
れる毎に、制御入力端子２３よりＨレベルを入力
してMOSトランジスタ２４をON状態にし、信
号を読出されたキヤパシタに蓄積された電荷を放
電し、再び制御入力端子２３をＬレベルとし
MOSトランジスタ２４をOFF状態とする。この
ようにして、サンプルホールド回路６1〜６oから
出力端子２２への読出し動作を順次６1から６oに
ついて行う事により一ライン分の読出しをする事
ができる。
力端子２２から読出すには、制御信号入力端子１
６よりＬレベルを入力してMOSトランジスタ３1
〜３oをOFF状態とした後、ロジツク回路の出力
端子７1〜７oより順次Ｈレベルを出力し、MOS
トランジスタ５1〜５oを順次ON状態とする事に
より実現される。ただし、ホールドされた各電圧
が、アンプ２１を通して出力端子２２より読出さ
れる毎に、制御入力端子２３よりＨレベルを入力
してMOSトランジスタ２４をON状態にし、信
号を読出されたキヤパシタに蓄積された電荷を放
電し、再び制御入力端子２３をＬレベルとし
MOSトランジスタ２４をOFF状態とする。この
ようにして、サンプルホールド回路６1〜６oから
出力端子２２への読出し動作を順次６1から６oに
ついて行う事により一ライン分の読出しをする事
ができる。
ここで、たとえばある光電変換トランジスタ１
ｉからサンプルホールド回路６iへの読出しに要す
る時間をtRE1、サンプルホールド回路６iにホール
ドされた電圧を出力端子２２より読出すのに要す
る時間をtRE2、サンプルホールド回路６iのキヤパ
シタ４iの電荷を放電するのに要する時間をtBE3と
すると、各センサセルは全て同じ条件であるとす
れば、一ライン読み出しに要する時間はtRE1＋ｎ
（tRE2＋tRE3）となる。サンプルホールド回路６1〜
６oを構成するMOSトランジスタ５1〜５oには高
速のスイツチングMOSトランジスタが用いられ
るので、前記のキヤパシタ４iから出力端子２２
への読出し時間tRE2と、前記電荷放電時間tRE3は
小さな値である。一方光電変換トランジスタ１1
〜１oは増幅作用をもつてはいるが、光センサセ
ルが密度化されると、各のセルの大きさが小さく
なるために、ベース領域に発生するキヤリア量が
減少しエミツタ電流はある一定の値に制限され
る。従つて前記光電変換トランジスタからの読出
し時間tRE1は比較的大きく、tRE1〓tRE2，tRE1〓tRE3
となる。
ｉからサンプルホールド回路６iへの読出しに要す
る時間をtRE1、サンプルホールド回路６iにホール
ドされた電圧を出力端子２２より読出すのに要す
る時間をtRE2、サンプルホールド回路６iのキヤパ
シタ４iの電荷を放電するのに要する時間をtBE3と
すると、各センサセルは全て同じ条件であるとす
れば、一ライン読み出しに要する時間はtRE1＋ｎ
（tRE2＋tRE3）となる。サンプルホールド回路６1〜
６oを構成するMOSトランジスタ５1〜５oには高
速のスイツチングMOSトランジスタが用いられ
るので、前記のキヤパシタ４iから出力端子２２
への読出し時間tRE2と、前記電荷放電時間tRE3は
小さな値である。一方光電変換トランジスタ１1
〜１oは増幅作用をもつてはいるが、光センサセ
ルが密度化されると、各のセルの大きさが小さく
なるために、ベース領域に発生するキヤリア量が
減少しエミツタ電流はある一定の値に制限され
る。従つて前記光電変換トランジスタからの読出
し時間tRE1は比較的大きく、tRE1〓tRE2，tRE1〓tRE3
となる。
ここで、光電変換トランジスタからの読出し時
間tRE1はキヤパシタ４1〜４oの容量に依存する。
また、キヤパシタ４1〜４oの容量は共通出力ライ
ン２０の有する浮遊容量によつて決定されてい
る。
間tRE1はキヤパシタ４1〜４oの容量に依存する。
また、キヤパシタ４1〜４oの容量は共通出力ライ
ン２０の有する浮遊容量によつて決定されてい
る。
そこで、本実施例において、キヤパシタ４1〜
４oの容量が共通出力ライン２０の浮遊容量に等
しく設定された場合の一ライン読出し時間を、第
６図に示す従来例における一ライン読出し時間と
比較する。
４oの容量が共通出力ライン２０の浮遊容量に等
しく設定された場合の一ライン読出し時間を、第
６図に示す従来例における一ライン読出し時間と
比較する。
まず、第６図における従来例では、ある光セン
サセル１０１から出力端子２２に読出す時間は前
述したキヤパシタ４1に蓄積される時間と同じtRE1
となり、共通出力ライン２０からの放電時間は同
様にしてtRE3となるから、一ライン読出し時間は
ｎ（tRE1＋tRE3）となる。前述した本発明による光
電変換装置と同様に、tRE1〓tRE3である。ｎの大
きいラインセンサ等において、一ラインの読出し
時間を、本発明による光電変換装置と比較する
と、ｎ（tRE1＋tRE3）〓tRE1＋ｎ（tRE2＋tRE3）とな
り、本発明による光電変換装置は十分な高速読出
しが可能な事を示している。
サセル１０１から出力端子２２に読出す時間は前
述したキヤパシタ４1に蓄積される時間と同じtRE1
となり、共通出力ライン２０からの放電時間は同
様にしてtRE3となるから、一ライン読出し時間は
ｎ（tRE1＋tRE3）となる。前述した本発明による光
電変換装置と同様に、tRE1〓tRE3である。ｎの大
きいラインセンサ等において、一ラインの読出し
時間を、本発明による光電変換装置と比較する
と、ｎ（tRE1＋tRE3）〓tRE1＋ｎ（tRE2＋tRE3）とな
り、本発明による光電変換装置は十分な高速読出
しが可能な事を示している。
次に、リフレツシユ動作においては、制御信号
入力端子１６にＨレベルを入力してMOSトラン
ジスタ３1〜３oをON状態、ロジツク回路１９の
出力端子７1〜７oにすべてＨレベルを出力して
MOSトランジスタ５1〜５oをON状態、制御信号
入力端子２３よりＨレベルを入力してMOSトラ
ンジスタ２４をON状態とし、光電変換トランジ
スタ１1〜１oのすべてのエミツタを接地する。ま
た正電圧入力端子１８より正のバイアス電圧を入
力する事により光電変換トランジスタ１1〜１oの
すべてのコレクタを正電位にバイアスする。この
状態で、制御信号入力端子１７より正電圧VRFの
パルスを入力することによりリフレツシユ動作が
行われ、すでに述べたように、ベース電位は初期
状態の負電位−aVRFに往帰する。この時、ベー
ス電位のリセツトと同時にキヤパシタ４1〜４oの
電位もリセツトされる。
入力端子１６にＨレベルを入力してMOSトラン
ジスタ３1〜３oをON状態、ロジツク回路１９の
出力端子７1〜７oにすべてＨレベルを出力して
MOSトランジスタ５1〜５oをON状態、制御信号
入力端子２３よりＨレベルを入力してMOSトラ
ンジスタ２４をON状態とし、光電変換トランジ
スタ１1〜１oのすべてのエミツタを接地する。ま
た正電圧入力端子１８より正のバイアス電圧を入
力する事により光電変換トランジスタ１1〜１oの
すべてのコレクタを正電位にバイアスする。この
状態で、制御信号入力端子１７より正電圧VRFの
パルスを入力することによりリフレツシユ動作が
行われ、すでに述べたように、ベース電位は初期
状態の負電位−aVRFに往帰する。この時、ベー
ス電位のリセツトと同時にキヤパシタ４1〜４oの
電位もリセツトされる。
以上説明した蓄積、読出し、そしてリフレツシ
ユの各動作を繰返すことによつてラインセンセの
動作が実現される。
ユの各動作を繰返すことによつてラインセンセの
動作が実現される。
なお、本実施例では、MOSトランジスタ３1〜
３o，５1〜５o，２４はいずれもｎチヤンネルと
して説明したが、ＰチヤンネルあるいはＰチヤン
ネルとＮチヤンネルを組合せた相補性MOSトラ
ンジスタで構成する事も可能である。
３o，５1〜５o，２４はいずれもｎチヤンネルと
して説明したが、ＰチヤンネルあるいはＰチヤン
ネルとＮチヤンネルを組合せた相補性MOSトラ
ンジスタで構成する事も可能である。
次に、本発明による光電変換装置の第２実施例
について説明する。
について説明する。
第４図は、本発明の第２実施例の回路図であ
る。
る。
同図において、１11〜１no光電変換トランジス
タ、２11〜２noが該光電変換トランジスタ１11〜
１noに制御信号を伝達するキヤパシタであり、そ
れぞれ２次元的にｎ列，ｍ行に配列されている。
６1〜６oはサンプルホールド回路であり、光電変
換トランジスタ１11〜１noエミツタ端子からの出
力信号の制御を行うMOSトランジスタ３1〜３o
と、該MOSトランジスタ３1〜３oの一方の主電
極と電源入力端子１５とを接続するキヤパシタ４
１〜４oと、該MOSトランジスタ３1〜３oの一方の
主電極にゲート電極が接続されたMOSトランジ
スタ９1〜９oと、該MOSトランジスタ９1〜９oと
電源入力端子２５とに各々主電極が接続されると
ともに、ゲート電極がロジツク回路１９ａ端子７
１〜７oに各々接続されたMOSトランジスタ５1〜
５oと、MOSトランジスタ９1〜９oの他方の主電
極と共通出力ライン２０に一方を接続され、電源
入力端子１５に他方を接続された抵抗８1〜８oと
からなる。１７は光センサセルに制御信号を与え
る制御信号入力端子、１６はMOSトランジスタ
３1〜３oに制御信号を与える制御信号入力端子、
１８は正電圧入力端子、２２は出力端子、２６は
MOSトランジスタ１０1〜１０oに制御信号を与
える制御入力端子、２７は電源入力端子である。
タ、２11〜２noが該光電変換トランジスタ１11〜
１noに制御信号を伝達するキヤパシタであり、そ
れぞれ２次元的にｎ列，ｍ行に配列されている。
６1〜６oはサンプルホールド回路であり、光電変
換トランジスタ１11〜１noエミツタ端子からの出
力信号の制御を行うMOSトランジスタ３1〜３o
と、該MOSトランジスタ３1〜３oの一方の主電
極と電源入力端子１５とを接続するキヤパシタ４
１〜４oと、該MOSトランジスタ３1〜３oの一方の
主電極にゲート電極が接続されたMOSトランジ
スタ９1〜９oと、該MOSトランジスタ９1〜９oと
電源入力端子２５とに各々主電極が接続されると
ともに、ゲート電極がロジツク回路１９ａ端子７
１〜７oに各々接続されたMOSトランジスタ５1〜
５oと、MOSトランジスタ９1〜９oの他方の主電
極と共通出力ライン２０に一方を接続され、電源
入力端子１５に他方を接続された抵抗８1〜８oと
からなる。１７は光センサセルに制御信号を与え
る制御信号入力端子、１６はMOSトランジスタ
３1〜３oに制御信号を与える制御信号入力端子、
１８は正電圧入力端子、２２は出力端子、２６は
MOSトランジスタ１０1〜１０oに制御信号を与
える制御入力端子、２７は電源入力端子である。
以下本発明による第２実施例の動作を第４図を
用いて説明する。
用いて説明する。
前述したように、本発明に係る光電変換トラン
ジスタ１11〜１noは蓄積動作と、読み出し動作
と、リフレツシユ動作とからなる基本動作により
光電変換を実現する。第４図に示したすべての
MOSトランジスタがＮチヤンネルであるとし、
正電源入力端子１８と電源入力端子２５は正電圧
とし、電源入力端子１５と電源入力端子２７は接
地されているとする。
ジスタ１11〜１noは蓄積動作と、読み出し動作
と、リフレツシユ動作とからなる基本動作により
光電変換を実現する。第４図に示したすべての
MOSトランジスタがＮチヤンネルであるとし、
正電源入力端子１８と電源入力端子２５は正電圧
とし、電源入力端子１５と電源入力端子２７は接
地されているとする。
蓄積動作においては、まず制御入力端子２６に
Ｈレベルを入力する事によりMOSトランジスタ
１０1〜１０oをON状態とし、光電変換トランジ
スタ１11〜１onのすべてのエミツタを接地する。
また正電源入力端子１８より入力される正電圧に
より光電変換トランジスタ１11〜１noのすべての
コレクタ端子を正電圧に固定し、制御信号入力端
子１７1〜１７nの任意の端子より正電圧VRFのパ
ルスを与え、光電トランジスタ１11〜１noのベー
スは所定の負電位に設定されている。この状態
で、光センサセルに光を照射し、ベースにホール
を蓄積する。
Ｈレベルを入力する事によりMOSトランジスタ
１０1〜１０oをON状態とし、光電変換トランジ
スタ１11〜１onのすべてのエミツタを接地する。
また正電源入力端子１８より入力される正電圧に
より光電変換トランジスタ１11〜１noのすべての
コレクタ端子を正電圧に固定し、制御信号入力端
子１７1〜１７nの任意の端子より正電圧VRFのパ
ルスを与え、光電トランジスタ１11〜１noのベー
スは所定の負電位に設定されている。この状態
で、光センサセルに光を照射し、ベースにホール
を蓄積する。
なお、光電変換トランジスタ１11〜１noのベー
スに負電位を与えるパルス印加は１行のみでもよ
く、また複数行同時に行う事もできる。
スに負電位を与えるパルス印加は１行のみでもよ
く、また複数行同時に行う事もできる。
次に、読出し動作においては、制御信号入力端
子１６にＨレベルを入力してMOSトランジスタ
３1〜３oをON状態、制御信号入力端子２７にＬ
レベルを入力してMOSトランジスタ１０1〜１０
ｏをOFF状態とする事により光電変換トランジス
タ１11〜１noのすべてのエミツタ端子を開放状態
にし、正電圧入力端子１８より入力される正のバ
イアス電圧により、光電変換トランジスタ１11〜
１noのすべてのコレクタ端子を正電位にバイアス
する。この状態で、制御信号入力端子１７1〜１
７nに順次又は任意に正電圧VREのパルスを印加
する。
子１６にＨレベルを入力してMOSトランジスタ
３1〜３oをON状態、制御信号入力端子２７にＬ
レベルを入力してMOSトランジスタ１０1〜１０
ｏをOFF状態とする事により光電変換トランジス
タ１11〜１noのすべてのエミツタ端子を開放状態
にし、正電圧入力端子１８より入力される正のバ
イアス電圧により、光電変換トランジスタ１11〜
１noのすべてのコレクタ端子を正電位にバイアス
する。この状態で、制御信号入力端子１７1〜１
７nに順次又は任意に正電圧VREのパルスを印加
する。
今、入力端子１７iに電圧VREのパルスが印加さ
れたとする。これによつて、光電変換トランジス
タ１i1〜１ioの出力がサンプルホールド回路のキ
ヤパシタ４1〜４oに各々ホールドされるととも
に、キヤパシタ４1〜４oの蓄積電圧がMOSトラ
ンジスタ９1〜９oの各ゲート電極に印加される。
れたとする。これによつて、光電変換トランジス
タ１i1〜１ioの出力がサンプルホールド回路のキ
ヤパシタ４1〜４oに各々ホールドされるととも
に、キヤパシタ４1〜４oの蓄積電圧がMOSトラ
ンジスタ９1〜９oの各ゲート電極に印加される。
次に、サンプルホールド回路から出力端子２２
への読出しは、制御入力端子１６からＬレベルの
信号を入力してMOSトランジスタ３1〜３oを
OFF状態とし、ロジツク回路１９の出力端子７1
〜７oからＨレベルの信号を順次出力して、MOS
トランジスタ５1〜５oを順次ON状態にすること
で行われる。
への読出しは、制御入力端子１６からＬレベルの
信号を入力してMOSトランジスタ３1〜３oを
OFF状態とし、ロジツク回路１９の出力端子７1
〜７oからＨレベルの信号を順次出力して、MOS
トランジスタ５1〜５oを順次ON状態にすること
で行われる。
すなわち、ロジツク回路１９の出力端子７1か
らＨレベルが出力されると、MOSトランジスタ
５1がON状態となり、端子２５に印加されてい
る正電圧がMOSトランジスタ９1に印加される。
これによつてMOSトランジスタ９1の両主電極間
にゲート電極の印加電圧に対応した電流が流れ、
抵抗８1の両端にはキヤパシタ４1の蓄積電圧に対
応した電圧が発生し、この電圧が光電変換トラン
ジスタ１i1の光情報信号として出力端子２２から
出力される。以下同様にして、キヤパシタ４1〜
４oに蓄積された電圧が順次出力端子２２へ読出
され出力される。
らＨレベルが出力されると、MOSトランジスタ
５1がON状態となり、端子２５に印加されてい
る正電圧がMOSトランジスタ９1に印加される。
これによつてMOSトランジスタ９1の両主電極間
にゲート電極の印加電圧に対応した電流が流れ、
抵抗８1の両端にはキヤパシタ４1の蓄積電圧に対
応した電圧が発生し、この電圧が光電変換トラン
ジスタ１i1の光情報信号として出力端子２２から
出力される。以下同様にして、キヤパシタ４1〜
４oに蓄積された電圧が順次出力端子２２へ読出
され出力される。
こうして第ｉ行目の光情報信号が読出される
と、同行の光電変換トランジスタ１i1〜１ioおよ
びキヤパシタ４1〜４oのリフレツシユ動作が行わ
れる。
と、同行の光電変換トランジスタ１i1〜１ioおよ
びキヤパシタ４1〜４oのリフレツシユ動作が行わ
れる。
まず、制御入力端子１６よりＨレベルを入力し
てMOSトランジスタ３1〜３oをON状態、制御入
力端子２６よりＨレベルを入力してMOSトラン
ジスタ１０1〜１０oをON状態とする。これによ
つて、キヤパシタ４1〜４oに蓄積された電荷は、
MOSトランジスタ３1〜３oおよび１０1〜１０oを
介して放電される。また、同様に、光電変換トラ
ンジスタ１i1〜１ioのリフレツシユ動作は、入力
端子１７iに正電圧を印加することによつて行わ
れる。
てMOSトランジスタ３1〜３oをON状態、制御入
力端子２６よりＨレベルを入力してMOSトラン
ジスタ１０1〜１０oをON状態とする。これによ
つて、キヤパシタ４1〜４oに蓄積された電荷は、
MOSトランジスタ３1〜３oおよび１０1〜１０oを
介して放電される。また、同様に、光電変換トラ
ンジスタ１i1〜１ioのリフレツシユ動作は、入力
端子１７iに正電圧を印加することによつて行わ
れる。
以上のリフレツシユ動作が終了すると、光電変
換トランジスタ１i1〜１ioは蓄積動作を開始する。
これと併行して、第ｊ行目の光電変換トランジス
タ１j1〜１joの読出し動作そしてリフレツシユ動
作が上述と同様にして行われる。
換トランジスタ１i1〜１ioは蓄積動作を開始する。
これと併行して、第ｊ行目の光電変換トランジス
タ１j1〜１joの読出し動作そしてリフレツシユ動
作が上述と同様にして行われる。
すなわち、各行の光情報信号を一括してキヤパ
シタ４1〜４oにホールドしてからシリアルに出力
する構成であるために、ある行の読出しおよびリ
フレツシユ動作と他の複数の行の蓄積動作とを同
時に行うことができる。
シタ４1〜４oにホールドしてからシリアルに出力
する構成であるために、ある行の読出しおよびリ
フレツシユ動作と他の複数の行の蓄積動作とを同
時に行うことができる。
なお、読出し動作およびリフレツシユ動作は一
行毎だけでなく、複数行を同時に行つてもよい。
行毎だけでなく、複数行を同時に行つてもよい。
以上本発明の第２実施例である第４図の回路に
おける動作について説明してきたが、第４図の回
路の特徴は各行のリフレツシユ動作と、蓄積動作
と、サンプルホールド回路からの出力の読み出し
とが同時にできる点にある。従つて、各行のリフ
レツシユ動作から読み出し動作を行うまでの時間
が行によらず一定となるシーケンスで光電変換動
作をさせる事ができる。
おける動作について説明してきたが、第４図の回
路の特徴は各行のリフレツシユ動作と、蓄積動作
と、サンプルホールド回路からの出力の読み出し
とが同時にできる点にある。従つて、各行のリフ
レツシユ動作から読み出し動作を行うまでの時間
が行によらず一定となるシーケンスで光電変換動
作をさせる事ができる。
第５図は、上記第２実施例の動作説明をより明
確にするための動作シーケンス図である。
確にするための動作シーケンス図である。
同図において、記号Ｒで示した期間は光電変換
トランジスタからサンプルホールド回路６1〜６o
への読み出し動作を表し、記号RSHで示した期間
はサンプルホールド回路６1〜６oから出力端子２
２へのデータ読出しと光電変換トランジスタのリ
フレツシユ動作を表し、記号STで示した期間は
蓄積動作を表し、記号Ｗで示した期間は記号Ｗが
記された行以外のある特定の光電変換トランジス
タが読出しを行つている事を示している。すなわ
ち、期間Ｗでは、その光電変換トランジスタのベ
ース電位は負電位で蓄積動作状態であるが、その
エミツタ電位は、別の行の光電トランジスタのエ
ミツタからサンプルホールド回路へ読出しを行つ
ているために、正電位へ変化している。しかし、
この場合エミツタ電位とベース電位は逆バイアス
状態を維持しており、蓄積動作と同様となる。第
５図のにおいて、注目すべき点は各行の記号Ｒか
ら次に記号Ｒが現われるまでの時間が行によらず
一定になるという点である。行数ｍが多くなつた
場合、つまり高密度化して光センサセル数を多く
した場合は特に意味がある。すなわち、行数ｍが
多いと、第１行より第ｍ行目までの出力を読み出
すのに多くの時間を要する。従つて、例えば全行
１度にリフレツシユを行つてから蓄積動作及び読
出し動作を行わせる場合、最後に読出す行では読
出し時間が長くなり、最初に読出す行と比較して
光電変換特性が大幅に変わつてしまう不都合が生
ずるわけであるが、本発明による第４図の回路お
よび第５図の動作シーケンスにおいては、リフレ
ツシユ動作から読出し動作までの時間が行によら
ず、一定となり上記欠点を改善できる。なお、第
４図に示した本発明による第２の実施例において
は、すべてのMOSトランジスタがＮチヤンネル
MOSトランジスタで構成されている例を示した
が、ＰチヤンネルMOSトランジスタあるいはＰ
チヤンネルMOSトランジスタとＮチヤンネル
MOSトランジスタを組み合せた相補型回路を適
宜に用いることができる。またサンプルホールド
回路のアンプとしてソースホロワタイプのアンプ
を用いた例を示したが、差動タイプ等の他の形式
のアンプを用いることも可能である。
トランジスタからサンプルホールド回路６1〜６o
への読み出し動作を表し、記号RSHで示した期間
はサンプルホールド回路６1〜６oから出力端子２
２へのデータ読出しと光電変換トランジスタのリ
フレツシユ動作を表し、記号STで示した期間は
蓄積動作を表し、記号Ｗで示した期間は記号Ｗが
記された行以外のある特定の光電変換トランジス
タが読出しを行つている事を示している。すなわ
ち、期間Ｗでは、その光電変換トランジスタのベ
ース電位は負電位で蓄積動作状態であるが、その
エミツタ電位は、別の行の光電トランジスタのエ
ミツタからサンプルホールド回路へ読出しを行つ
ているために、正電位へ変化している。しかし、
この場合エミツタ電位とベース電位は逆バイアス
状態を維持しており、蓄積動作と同様となる。第
５図のにおいて、注目すべき点は各行の記号Ｒか
ら次に記号Ｒが現われるまでの時間が行によらず
一定になるという点である。行数ｍが多くなつた
場合、つまり高密度化して光センサセル数を多く
した場合は特に意味がある。すなわち、行数ｍが
多いと、第１行より第ｍ行目までの出力を読み出
すのに多くの時間を要する。従つて、例えば全行
１度にリフレツシユを行つてから蓄積動作及び読
出し動作を行わせる場合、最後に読出す行では読
出し時間が長くなり、最初に読出す行と比較して
光電変換特性が大幅に変わつてしまう不都合が生
ずるわけであるが、本発明による第４図の回路お
よび第５図の動作シーケンスにおいては、リフレ
ツシユ動作から読出し動作までの時間が行によら
ず、一定となり上記欠点を改善できる。なお、第
４図に示した本発明による第２の実施例において
は、すべてのMOSトランジスタがＮチヤンネル
MOSトランジスタで構成されている例を示した
が、ＰチヤンネルMOSトランジスタあるいはＰ
チヤンネルMOSトランジスタとＮチヤンネル
MOSトランジスタを組み合せた相補型回路を適
宜に用いることができる。またサンプルホールド
回路のアンプとしてソースホロワタイプのアンプ
を用いた例を示したが、差動タイプ等の他の形式
のアンプを用いることも可能である。
以上詳細に説明したように、本発明による光電
変換装置は、複数の光センサセルの読出し信号を
一且容量素子に保持した後で順次出力するため
に、光センサセルの個数が増大しても高速読出し
動作を行うことができ、高解像度であるとともに
高速動作を行うことができる。
変換装置は、複数の光センサセルの読出し信号を
一且容量素子に保持した後で順次出力するため
に、光センサセルの個数が増大しても高速読出し
動作を行うことができ、高解像度であるとともに
高速動作を行うことができる。
また、光センサセルを二次元配列した場合、各
光センサセルは読出し動作終了直後からリフレツ
シユ動作を行うことができるために、各光センサ
セルの蓄積動作期間が均一となり光電変換特性が
安定するとともに、従来のように読出し動作終了
後の遊び時間がなくなるために高速動作を行うこ
とができる。また、容量素子の電位のリセツトと
同時に第一の主電極領域が基準電位に設定され、
制御電極領域と第一の主電極領域との間が順バイ
アスされて制御電極領域に蓄積されたキヤパシタ
が消滅する。この時、第二の主電極領域は逆バイ
アス電位に保持されて制御電極領域の電位がリセ
ツトされるため、接合容量等に起因するノイズが
乗りにくく、リセツト動作も簡易なものとなる。
光センサセルは読出し動作終了直後からリフレツ
シユ動作を行うことができるために、各光センサ
セルの蓄積動作期間が均一となり光電変換特性が
安定するとともに、従来のように読出し動作終了
後の遊び時間がなくなるために高速動作を行うこ
とができる。また、容量素子の電位のリセツトと
同時に第一の主電極領域が基準電位に設定され、
制御電極領域と第一の主電極領域との間が順バイ
アスされて制御電極領域に蓄積されたキヤパシタ
が消滅する。この時、第二の主電極領域は逆バイ
アス電位に保持されて制御電極領域の電位がリセ
ツトされるため、接合容量等に起因するノイズが
乗りにくく、リセツト動作も簡易なものとなる。
第１図は本発明による光電変換装置を構成する
光センサセルの断面図である。第２図は該光セン
サセルの等価回路である。第３図は本発明による
光電変換装置の第１実施例の回路図である。第４
図は本発明による光電変換装置の第２実施例の回
路図である。第５図は本発明による光電変換装置
の第２実施例の動作シーケンス図である。第６図
は従来の光電変換装置の回路図である。 １1〜１o，１11〜１no…光電変換トランジスタ、
２1〜２o，２11〜２no…キヤパシタ、３1〜３o…
MOSトランジスタ、４1〜４o…キヤパシタ、５1
〜５o…MOSトランジスタ、６1〜６o…サンプル
ホールド回路、８1〜８o…抵抗、９1〜９o…MOS
トランジスタ、１０1〜１０o…MOSトランジス
タ、２１…アンプ、２４…MOSトランジスタ。
光センサセルの断面図である。第２図は該光セン
サセルの等価回路である。第３図は本発明による
光電変換装置の第１実施例の回路図である。第４
図は本発明による光電変換装置の第２実施例の回
路図である。第５図は本発明による光電変換装置
の第２実施例の動作シーケンス図である。第６図
は従来の光電変換装置の回路図である。 １1〜１o，１11〜１no…光電変換トランジスタ、
２1〜２o，２11〜２no…キヤパシタ、３1〜３o…
MOSトランジスタ、４1〜４o…キヤパシタ、５1
〜５o…MOSトランジスタ、６1〜６o…サンプル
ホールド回路、８1〜８o…抵抗、９1〜９o…MOS
トランジスタ、１０1〜１０o…MOSトランジス
タ、２１…アンプ、２４…MOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第一導電型の半導体からなる制御電極領域
と、前記第一導電型とは異なる第二導電型の半導
体からなる第一及び第二の主電極領域と、を有
し、光エネルギーを受けることにより生成される
キヤリアを前記制御電極領域に蓄積可能な複数の
トランジスタと、 前記第一の主電極領域を選択的に基準電位に保
持する為の第１のスイツチと、 前記第一の主電極領域と前記トランジスタから
の信号を読出す為の容量素子とを選択的に接続す
る為の第２のスイツチと、 を具え、蓄積動作、読出し動作及びリフレツシユ
動作を行う光電変換装置において、 前記第二の主電極領域を前記蓄積動作、前記読
出し動作及び前記リフレツシユ動作中、前記制御
電極領域に対して逆方向にバイアスする手段と、 前記容量素子に読出された信号を順次走査する
為の走査手段と、 前記リフレツシユ動作時に、前記第１のスイツ
チ及び第２のスイツチを動作させて、前記第一の
主電極領域と前記容量素子とを前記基準電位に保
持し、前記制御電極領域と前記第一の主電極領域
との接合を順方向にバイアスして前記制御電極領
域と前記容量素子との電位をリセツトする手段
と、 を有することを特徴とする光電変換装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273957A JPS61154371A (ja) | 1984-12-27 | 1984-12-27 | 光電変換装置 |
| DE8585309496T DE3585516D1 (de) | 1984-12-26 | 1985-12-24 | Bildsensoranordnung. |
| EP85309496A EP0187047B1 (en) | 1984-12-26 | 1985-12-24 | Image sensor device |
| DE3588227T DE3588227T2 (de) | 1984-12-26 | 1985-12-24 | Bildsensoranordnung |
| EP91201327A EP0455311B1 (en) | 1984-12-26 | 1985-12-24 | Image sensor device |
| US07/022,605 US4831454A (en) | 1984-12-26 | 1987-03-05 | Image sensor device having plural photoelectric converting elements |
| US07/700,524 USRE34309E (en) | 1984-12-26 | 1991-05-14 | Image sensor device having plural photoelectric converting elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273957A JPS61154371A (ja) | 1984-12-27 | 1984-12-27 | 光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61154371A JPS61154371A (ja) | 1986-07-14 |
| JPH0523548B2 true JPH0523548B2 (ja) | 1993-04-05 |
Family
ID=17534924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59273957A Granted JPS61154371A (ja) | 1984-12-26 | 1984-12-27 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154371A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4819070A (en) * | 1987-04-10 | 1989-04-04 | Texas Instruments Incorporated | Image sensor array |
| JP3558516B2 (ja) * | 1998-01-26 | 2004-08-25 | 三菱電機株式会社 | アナログ信号増幅器およびそれを含んでなる固体撮像素子 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125982A (ja) * | 1982-01-22 | 1983-07-27 | Matsushita Electric Ind Co Ltd | 固体撮像装置 |
| JPS59148473A (ja) * | 1983-02-14 | 1984-08-25 | Junichi Nishizawa | ２次元固体撮像装置の読出し方法 |
-
1984
- 1984-12-27 JP JP59273957A patent/JPS61154371A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61154371A (ja) | 1986-07-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |