JPH0736722A - 階層テストパターン作成装置 - Google Patents
階層テストパターン作成装置Info
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- JPH0736722A JPH0736722A JP5175268A JP17526893A JPH0736722A JP H0736722 A JPH0736722 A JP H0736722A JP 5175268 A JP5175268 A JP 5175268A JP 17526893 A JP17526893 A JP 17526893A JP H0736722 A JPH0736722 A JP H0736722A
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- 238000012360 testing method Methods 0.000 title claims abstract description 66
- 238000003780 insertion Methods 0.000 claims abstract description 5
- 230000037431 insertion Effects 0.000 claims abstract description 5
- 239000011229 interlayer Substances 0.000 claims description 9
- 238000012795 verification Methods 0.000 claims description 6
- 239000010410 layer Substances 0.000 claims description 5
- 238000000034 method Methods 0.000 description 7
- 238000013461 design Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 3
- 239000000284 extract Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】複数の独立した下位論理回路からなる上位論理
回路を自動的に生成して、各下位論理回路用テストパタ
ーンから上位論理回路のテストパターンを自動的に作成
する、効率の良いテストパターン作成方式を実現する。 【構成】各下位論理回路の端子情報５０を入力された論
理回路接続部１００において入力端子接続手段１１０と
選択器挿入手段１２０と出力接続手段１３０とを介して
上位論理回路の接続情報を自動的に生成し、この上位論
理回路の接続情報と各下位論理回路のテストパターン情
報６０とを入力された階層パターン作成部２００におい
て階層間端子トレース手段２１０と階層パターン編集手
段２２０とパターン割付け手段２３０とを介して上位論
理回路のテストパターン７０を自動的に生成する。
回路を自動的に生成して、各下位論理回路用テストパタ
ーンから上位論理回路のテストパターンを自動的に作成
する、効率の良いテストパターン作成方式を実現する。 【構成】各下位論理回路の端子情報５０を入力された論
理回路接続部１００において入力端子接続手段１１０と
選択器挿入手段１２０と出力接続手段１３０とを介して
上位論理回路の接続情報を自動的に生成し、この上位論
理回路の接続情報と各下位論理回路のテストパターン情
報６０とを入力された階層パターン作成部２００におい
て階層間端子トレース手段２１０と階層パターン編集手
段２２０とパターン割付け手段２３０とを介して上位論
理回路のテストパターン７０を自動的に生成する。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路のテストパタ
ーン作成装置に関し、特に複数の独立した論理回路ブロ
ックを含むＬＳＩチップのテストパターンを階層設計す
るテストパターン作成装置に関する。
ーン作成装置に関し、特に複数の独立した論理回路ブロ
ックを含むＬＳＩチップのテストパターンを階層設計す
るテストパターン作成装置に関する。
【０００２】
【従来の技術】最先端のＬＳＩ技術を用いて論理回路を
設計する場合、設計に使用する遅延パラメータなど（設
計用データ）が不安定なことがあるため、前もってある
程度の規模の論理回路ブロック（下位論理回路）を複数
作成して、これらを一つのＬＳＩチップ上に収納して実
際に動作させることにより設計用データの妥当性を確認
できる。
設計する場合、設計に使用する遅延パラメータなど（設
計用データ）が不安定なことがあるため、前もってある
程度の規模の論理回路ブロック（下位論理回路）を複数
作成して、これらを一つのＬＳＩチップ上に収納して実
際に動作させることにより設計用データの妥当性を確認
できる。
【０００３】従来この種の論理回路のテストパターン作
成方式としては、ＬＳＩチップ上に内蔵したテスト専用
回路でテストするＢＩＳＴ方式や、装置レベルのテスト
情報を基にＬＳＩ単体のテストパターンを生成する方法
などがある。例えば、特開平３−１０２２７０号公報に
は、装置レベルのシミュレーションにより蓄積されたテ
スト情報から、ＬＳＩ受け入れテスト用のテストパター
ンを抽出するＬＳＩテストパターン生成法が記載されて
いる。
成方式としては、ＬＳＩチップ上に内蔵したテスト専用
回路でテストするＢＩＳＴ方式や、装置レベルのテスト
情報を基にＬＳＩ単体のテストパターンを生成する方法
などがある。例えば、特開平３−１０２２７０号公報に
は、装置レベルのシミュレーションにより蓄積されたテ
スト情報から、ＬＳＩ受け入れテスト用のテストパター
ンを抽出するＬＳＩテストパターン生成法が記載されて
いる。
【０００４】
【発明が解決しようとする課題】しかしながら、これら
従来のテストパターン作成方式には以下のような問題が
ある。まず、前者のＢＩＳＴ方式による場合には、ＬＳ
Ｉの規模が大きくなるとチップ上に占める面積が増し、
テスト専用回路自身の故障が問題となってくる。また、
後者の装置レベルのテスト情報を基にした方法では、テ
スト情報を相当数蓄積しなければＬＳＩテストに十分な
テストパターンが生成できないという問題がある。
従来のテストパターン作成方式には以下のような問題が
ある。まず、前者のＢＩＳＴ方式による場合には、ＬＳ
Ｉの規模が大きくなるとチップ上に占める面積が増し、
テスト専用回路自身の故障が問題となってくる。また、
後者の装置レベルのテスト情報を基にした方法では、テ
スト情報を相当数蓄積しなければＬＳＩテストに十分な
テストパターンが生成できないという問題がある。
【０００５】しかも、本願で前提としているような下位
論理回路の組み合わせからなるＬＳＩチップにおいて
は、既に各下位論理回路については論理検証済みであ
り、テストパターンが作成されていることが多く、これ
らを再度組み合わせてＬＳＩチップ全体のテストパター
ンを作成することは煩雑な作業になる。また、各下位論
理回路を一つのＬＳＩチップに収納するための回路入力
の作業についても同様である。
論理回路の組み合わせからなるＬＳＩチップにおいて
は、既に各下位論理回路については論理検証済みであ
り、テストパターンが作成されていることが多く、これ
らを再度組み合わせてＬＳＩチップ全体のテストパター
ンを作成することは煩雑な作業になる。また、各下位論
理回路を一つのＬＳＩチップに収納するための回路入力
の作業についても同様である。
【０００６】また、ここで各下位論理回路を一つのＬＳ
Ｉチップに収納する際、それぞれの下位論理回路につい
ては別々に動作検査をすることになるため、入出力端子
を別個に持つ必然性は薄い。特に出力端子については消
費電力が高く、これを削減できることが望ましい。その
ため、上記回路入力にあたっては、これらを考慮して出
力端子を共有するように設計する必要がある。
Ｉチップに収納する際、それぞれの下位論理回路につい
ては別々に動作検査をすることになるため、入出力端子
を別個に持つ必然性は薄い。特に出力端子については消
費電力が高く、これを削減できることが望ましい。その
ため、上記回路入力にあたっては、これらを考慮して出
力端子を共有するように設計する必要がある。
【０００７】
【課題を解決するための手段】上述した問題点を解決す
るために本発明では、複数の独立して動作する下位論理
回路を一つの上位論理回路として組み込む階層論理回路
接続装置において、前記下位論理回路の入力端子に対応
して前記上位論理回路の入力端子を生成して前記下位論
理回路の入力端子とこの前記下位論理回路の入力端子に
対応する前記上位論理回路の入力端子とをそれぞれ接続
する入力端子手段と、前記下位論理回路の最大出力端子
数個分の選択器を生成して前記上位論理回路の出力端子
のうち同一の下位論理回路に属する出力端子は前記選択
器のうち別々の選択器の入力端子に入力されるように接
続するとともに前記選択器への制御信号に対応する前記
上位論理回路の入力端子を生成して前記選択器の制御入
力端子とこの前記選択器の制御入力端子に対応する前記
上位論理回路の入力端子とを接続する選択器挿入手段
と、前記選択器の出力端子に対応して上位論理回路の出
力端子を生成して前記選択器の出力端子とこの前記選択
器の出力端子に対応する前記上位論理回路の出力端子と
をそれぞれ接続する出力端子接続手段とを有し、同一の
下位論理回路に属する出力を前記選択器の各々から並行
に出力するように接続することを特徴とする。
るために本発明では、複数の独立して動作する下位論理
回路を一つの上位論理回路として組み込む階層論理回路
接続装置において、前記下位論理回路の入力端子に対応
して前記上位論理回路の入力端子を生成して前記下位論
理回路の入力端子とこの前記下位論理回路の入力端子に
対応する前記上位論理回路の入力端子とをそれぞれ接続
する入力端子手段と、前記下位論理回路の最大出力端子
数個分の選択器を生成して前記上位論理回路の出力端子
のうち同一の下位論理回路に属する出力端子は前記選択
器のうち別々の選択器の入力端子に入力されるように接
続するとともに前記選択器への制御信号に対応する前記
上位論理回路の入力端子を生成して前記選択器の制御入
力端子とこの前記選択器の制御入力端子に対応する前記
上位論理回路の入力端子とを接続する選択器挿入手段
と、前記選択器の出力端子に対応して上位論理回路の出
力端子を生成して前記選択器の出力端子とこの前記選択
器の出力端子に対応する前記上位論理回路の出力端子と
をそれぞれ接続する出力端子接続手段とを有し、同一の
下位論理回路に属する出力を前記選択器の各々から並行
に出力するように接続することを特徴とする。
【０００８】また、複数の独立して動作する下位論理回
路を一つの上位論理回路として組み込む階層論理回路接
続装置において、前記下位論理回路の入力端子に対応し
て前記上位論理回路の入力端子を生成して前記下位論理
回路の入力端子とこの前記下位論理回路の入力端子に対
応する前記上位論理回路の入力端子とをそれぞれ接続す
る入力端子手段と、前記下位論理回路の個数分の選択器
を生成して前記上位論理回路の出力端子のうち同一の下
位論理回路に属する出力端子は前記選択器のうち同一の
選択器の入力端子に入力されるように接続するとともに
前記選択器への制御信号に対応する前記上位論理回路の
入力端子を生成して前記選択器の制御入力端子とこの前
記選択器の制御入力端子に対応する前記上位論理回路の
入力端子とを接続する選択器挿入手段と、前記選択器の
出力端子に対応して上位論理回路の出力端子を生成して
前記選択器の出力端子とこの前記選択器の出力端子に対
応する前記上位論理回路の出力端子とをそれぞれ接続す
る出力端子接続手段とを有し、異なる下位論理回路に属
する出力を前記選択器の各々から並行に出力するように
接続することを特徴とする。
路を一つの上位論理回路として組み込む階層論理回路接
続装置において、前記下位論理回路の入力端子に対応し
て前記上位論理回路の入力端子を生成して前記下位論理
回路の入力端子とこの前記下位論理回路の入力端子に対
応する前記上位論理回路の入力端子とをそれぞれ接続す
る入力端子手段と、前記下位論理回路の個数分の選択器
を生成して前記上位論理回路の出力端子のうち同一の下
位論理回路に属する出力端子は前記選択器のうち同一の
選択器の入力端子に入力されるように接続するとともに
前記選択器への制御信号に対応する前記上位論理回路の
入力端子を生成して前記選択器の制御入力端子とこの前
記選択器の制御入力端子に対応する前記上位論理回路の
入力端子とを接続する選択器挿入手段と、前記選択器の
出力端子に対応して上位論理回路の出力端子を生成して
前記選択器の出力端子とこの前記選択器の出力端子に対
応する前記上位論理回路の出力端子とをそれぞれ接続す
る出力端子接続手段とを有し、異なる下位論理回路に属
する出力を前記選択器の各々から並行に出力するように
接続することを特徴とする。
【０００９】また、複数の独立して動作する下位論理回
路の論理検証のためのテストパターンを入力して、前記
下位論理回路の出力を選択器に入力するように構成した
上位論理回路の論理検証のためのテストパターンを作成
する階層パターン作成装置において、前記下位論理回路
と前記上位論理回路との接続関係を解析する階層間端子
トレース手段と、この階層間端子トレース手段による結
果に基づいて前記下位論理回路のテストパターンを組み
合わせる階層パターン編集手段と、前記選択器への制御
信号にテストパターンを割り当てるパターン割付け手段
とを有することを特徴とする。
路の論理検証のためのテストパターンを入力して、前記
下位論理回路の出力を選択器に入力するように構成した
上位論理回路の論理検証のためのテストパターンを作成
する階層パターン作成装置において、前記下位論理回路
と前記上位論理回路との接続関係を解析する階層間端子
トレース手段と、この階層間端子トレース手段による結
果に基づいて前記下位論理回路のテストパターンを組み
合わせる階層パターン編集手段と、前記選択器への制御
信号にテストパターンを割り当てるパターン割付け手段
とを有することを特徴とする。
【００１０】
【実施例】次に本発明の階層設計テストパターン作成装
置の一実施例について図面を参照して詳細に説明する。
置の一実施例について図面を参照して詳細に説明する。
【００１１】図１を参照すると、本発明の一実施例の階
層テストパターン作成装置は、複数の独立した論理回路
ブロック（下位論理回路）を含むＬＳＩチップ（上位論
理回路）のテストパターンを作成するにあたって、複数
の下位論理回路に関する入出力端子情報である下位論理
回路端子情報５０を基に、下位論理回路と上位論理回路
の各入出力端子同士を自動的に接続する論理回路接続部
１００と、この論理回路接続部１００が出力する端子間
接続情報と下位論理回路のテストパターンである下位論
理回路パターン情報６０とからＬＳＩチップ全体のテス
トパターンである上位論理回路パターン情報７０を自動
的に生成する階層パターン作成部２００とから構成され
ている。さらに、論理回路接続部１００は下位論理回路
の入力端子と上位論理回路の入力端子とを接続する入力
端子接続手段１１０と、選択器を生成してこの選択器の
入力端子に下位論理回路の出力端子を接続する選択器挿
入手段１２０と、生成された選択器の出力端子と上位論
理回路の出力端子とを接続する出力端子接続手段１３０
とから構成される。また、階層パターン作成部２００
は、論理回路接続部１００で作成された上位論理回路の
端子接続情報を解析する階層間端子トレース手段２１０
と、下位論理回路パターン情報６０の各下位論理回路用
テストパターン同士を合成する階層パターン編集手段２
２０と、生成した選択器への制御信号の入力パターン組
み込んで上位論理回路のテストパターン（上位論理回路
パターン情報７０）を生成するパターン割付け手段２３
０とから構成される。
層テストパターン作成装置は、複数の独立した論理回路
ブロック（下位論理回路）を含むＬＳＩチップ（上位論
理回路）のテストパターンを作成するにあたって、複数
の下位論理回路に関する入出力端子情報である下位論理
回路端子情報５０を基に、下位論理回路と上位論理回路
の各入出力端子同士を自動的に接続する論理回路接続部
１００と、この論理回路接続部１００が出力する端子間
接続情報と下位論理回路のテストパターンである下位論
理回路パターン情報６０とからＬＳＩチップ全体のテス
トパターンである上位論理回路パターン情報７０を自動
的に生成する階層パターン作成部２００とから構成され
ている。さらに、論理回路接続部１００は下位論理回路
の入力端子と上位論理回路の入力端子とを接続する入力
端子接続手段１１０と、選択器を生成してこの選択器の
入力端子に下位論理回路の出力端子を接続する選択器挿
入手段１２０と、生成された選択器の出力端子と上位論
理回路の出力端子とを接続する出力端子接続手段１３０
とから構成される。また、階層パターン作成部２００
は、論理回路接続部１００で作成された上位論理回路の
端子接続情報を解析する階層間端子トレース手段２１０
と、下位論理回路パターン情報６０の各下位論理回路用
テストパターン同士を合成する階層パターン編集手段２
２０と、生成した選択器への制御信号の入力パターン組
み込んで上位論理回路のテストパターン（上位論理回路
パターン情報７０）を生成するパターン割付け手段２３
０とから構成される。
【００１２】論理回路接続部１００は、下位論理回路端
子情報５０を入力とする。この下位論理回路端子情報５
０は、下位論理回路の入出力端子の定義（端子を一意に
指し示す番号）や属性（信号の入出力方向、値域）など
の情報群である。入力端子接続手段１１０は、下位論理
回路端子情報５０の内、入力端子に関する情報を使用し
て、下位論理回路の各入力端子に対応して上位論理回路
の入力端子を設ける。そして、下位論理回路の各入力端
子と上位論理回路の入力端子とを接続する。次に、選択
器挿入手段１２０は、下位論理回路の各出力端子側に選
択器を挿入して、下位論理回路の各出力端子と選択器の
入力端子とを接続する。次に、出力端子接続手段１３０
は、挿入された選択器の各出力端子に対応して上位論理
回路の出力端子を設ける。そして、選択器の各出力端子
と上位論理回路の出力端子とを接続する。上記手順によ
り、複数の独立した下位論理回路から構成される上位論
理回路の接続情報を得る。
子情報５０を入力とする。この下位論理回路端子情報５
０は、下位論理回路の入出力端子の定義（端子を一意に
指し示す番号）や属性（信号の入出力方向、値域）など
の情報群である。入力端子接続手段１１０は、下位論理
回路端子情報５０の内、入力端子に関する情報を使用し
て、下位論理回路の各入力端子に対応して上位論理回路
の入力端子を設ける。そして、下位論理回路の各入力端
子と上位論理回路の入力端子とを接続する。次に、選択
器挿入手段１２０は、下位論理回路の各出力端子側に選
択器を挿入して、下位論理回路の各出力端子と選択器の
入力端子とを接続する。次に、出力端子接続手段１３０
は、挿入された選択器の各出力端子に対応して上位論理
回路の出力端子を設ける。そして、選択器の各出力端子
と上位論理回路の出力端子とを接続する。上記手順によ
り、複数の独立した下位論理回路から構成される上位論
理回路の接続情報を得る。
【００１３】階層パターン作成部２００は、論理回路接
続部１００で生成した上位論理回路の接続情報を入力し
て、これを階層間端子トレース手段２１０で解析する。
次に、階層パターン編集手段２２０は、下位論理回路パ
ターン情報６０を入力して、各下位論理回路用テストパ
ターン同士を組み合わせる。また、パターン割付け手段
２３０は、挿入した選択器への制御信号にパターンを割
り付け、上位論理回路のテストパターン（上位論理回路
パターン情報７０）を完成させる。
続部１００で生成した上位論理回路の接続情報を入力し
て、これを階層間端子トレース手段２１０で解析する。
次に、階層パターン編集手段２２０は、下位論理回路パ
ターン情報６０を入力して、各下位論理回路用テストパ
ターン同士を組み合わせる。また、パターン割付け手段
２３０は、挿入した選択器への制御信号にパターンを割
り付け、上位論理回路のテストパターン（上位論理回路
パターン情報７０）を完成させる。
【００１４】これより、図２を使用して本願発明の一実
施例を具体的に説明する。
施例を具体的に説明する。
【００１５】図２を参照すると、最終的に作成されるべ
き上位論理回路３１０において、テスト対象となる論理
回路ブロックは、下位論理回路３１１および３１２であ
り、前者は入力端子３３０および３３１と出力端子３３
２および３３３を備え、後者は入力端子３３４および３
３５と出力端子３３６および３３７を備える。これらの
端子情報は、下位論理回路端子情報５０として論理回路
接続部１００の入力端子接続手段１１０に入力される。
この入力端子接続手段１１０は、下位論理回路端子情報
５０の中から、各下位論理回路の入力端子として、入力
端子３３０，３３１，３３４および３３５を抽出する。
そして、上位論理回路３１０の入力端子３２０，３２
１，３２２および３２３を設け、対応するそれぞれの入
力端子同士を図２のように接続する（例えば、上位論理
回路３１０の入力端子３２０と下位論理回路３１１の入
力端子３３０とを接続する）。ここまでの処理により、
上位論理回路３１０の入力端子と下位論理回路３１１お
よび３１２の入力端子同士が接続されたことになる。
き上位論理回路３１０において、テスト対象となる論理
回路ブロックは、下位論理回路３１１および３１２であ
り、前者は入力端子３３０および３３１と出力端子３３
２および３３３を備え、後者は入力端子３３４および３
３５と出力端子３３６および３３７を備える。これらの
端子情報は、下位論理回路端子情報５０として論理回路
接続部１００の入力端子接続手段１１０に入力される。
この入力端子接続手段１１０は、下位論理回路端子情報
５０の中から、各下位論理回路の入力端子として、入力
端子３３０，３３１，３３４および３３５を抽出する。
そして、上位論理回路３１０の入力端子３２０，３２
１，３２２および３２３を設け、対応するそれぞれの入
力端子同士を図２のように接続する（例えば、上位論理
回路３１０の入力端子３２０と下位論理回路３１１の入
力端子３３０とを接続する）。ここまでの処理により、
上位論理回路３１０の入力端子と下位論理回路３１１お
よび３１２の入力端子同士が接続されたことになる。
【００１６】次に、論理回路接続部１００の選択器挿入
手段１２０により、図２の選択器３１３および３１４が
設けられる。そして、各選択器の入力端子には、各下位
論理回路の対応する出力端子が一つずつ接続されること
になる。すなわち、図２のように、１つ目の選択器３１
３には、下位論理回路３１１の１つ目の出力端子３３２
と下位論理回路３１２の１つ目の出力端子３３６とが入
力され、２つ目の選択器３１４には、下位論理回路３１
１の２つ目の出力端子３３３と下位論理回路３１２の２
つ目の出力端子３３７とが入力される。そして、上位論
理回路３１０に選択器への制御信号入力端子３２４を設
け、各選択器の制御信号入力端子に接続する。この選択
器への制御信号は全選択器で同一のものを共有する。こ
れにより、後述のようにテストパターンの作成を簡素化
する。
手段１２０により、図２の選択器３１３および３１４が
設けられる。そして、各選択器の入力端子には、各下位
論理回路の対応する出力端子が一つずつ接続されること
になる。すなわち、図２のように、１つ目の選択器３１
３には、下位論理回路３１１の１つ目の出力端子３３２
と下位論理回路３１２の１つ目の出力端子３３６とが入
力され、２つ目の選択器３１４には、下位論理回路３１
１の２つ目の出力端子３３３と下位論理回路３１２の２
つ目の出力端子３３７とが入力される。そして、上位論
理回路３１０に選択器への制御信号入力端子３２４を設
け、各選択器の制御信号入力端子に接続する。この選択
器への制御信号は全選択器で同一のものを共有する。こ
れにより、後述のようにテストパターンの作成を簡素化
する。
【００１７】本実施例で設けられる選択器は、下位論理
回路の個数分の入力を１出力に絞り込む選択器で、設け
られる選択器の個数は各下位論理回路の出力端子数の中
で最大の数に対応できる必要がある。例えば、１０個の
独立した下位論理回路があり、その中で最も多い出力端
子を有する下位論理回路が５つの出力端子を有していれ
ば、１０入力１出力の選択器を５つ用意することにな
る。但し、下位論理回路によって出力端子数は一般に異
なるため、選択器の入力端子には余りが生じる場合が多
いと考えられる。よって、選択器挿入手段１２０におい
ては、未接続となった入力端子を考慮して、制御信号が
共有できる範囲で再度選択器の割当てをすることが望ま
しい。但し、これについては、対象となるライブラリに
用意されている選択器の種類によって、再割当てが不可
能もしくは無意味な場合がある。
回路の個数分の入力を１出力に絞り込む選択器で、設け
られる選択器の個数は各下位論理回路の出力端子数の中
で最大の数に対応できる必要がある。例えば、１０個の
独立した下位論理回路があり、その中で最も多い出力端
子を有する下位論理回路が５つの出力端子を有していれ
ば、１０入力１出力の選択器を５つ用意することにな
る。但し、下位論理回路によって出力端子数は一般に異
なるため、選択器の入力端子には余りが生じる場合が多
いと考えられる。よって、選択器挿入手段１２０におい
ては、未接続となった入力端子を考慮して、制御信号が
共有できる範囲で再度選択器の割当てをすることが望ま
しい。但し、これについては、対象となるライブラリに
用意されている選択器の種類によって、再割当てが不可
能もしくは無意味な場合がある。
【００１８】次に、論理回路接続部５０の出力端子接続
手段１３０により、上位論理回路３１０に出力端子を設
け、選択器挿入手段１２０が作成した各選択器の出力端
子に接続する。すなわち、図２のように選択器３１３の
出力が出力端子３２５に、選択器３１４の出力が出力端
子３２６に接続される。
手段１３０により、上位論理回路３１０に出力端子を設
け、選択器挿入手段１２０が作成した各選択器の出力端
子に接続する。すなわち、図２のように選択器３１３の
出力が出力端子３２５に、選択器３１４の出力が出力端
子３２６に接続される。
【００１９】ここまでの論理回路接続部１００の処理に
より上位論理回路３１０内の接続が決定する。この接続
情報を基に、階層パターン作成部２００は上位論理回路
のためのテストパターンを作成する。
より上位論理回路３１０内の接続が決定する。この接続
情報を基に、階層パターン作成部２００は上位論理回路
のためのテストパターンを作成する。
【００２０】まず、階層パターン作成部２００の階層間
端子トレース手段２１０は、ここまでに得られた接続情
報を解析する。すなわち、上位論理回路３１０の入力端
子３２０〜３２４と出力端子３２５および３２６が、上
位論理回路３１０の内部において、下位論理回路３１１
および３１２や選択器の各端子と接続されていることを
認識する。
端子トレース手段２１０は、ここまでに得られた接続情
報を解析する。すなわち、上位論理回路３１０の入力端
子３２０〜３２４と出力端子３２５および３２６が、上
位論理回路３１０の内部において、下位論理回路３１１
および３１２や選択器の各端子と接続されていることを
認識する。
【００２１】そして、階層パターン作成部２００の階層
パターン編集手段２２０は、既に作成されている下位論
理回路のテストパターンを下位論理回路パターン情報６
０から抽出して、各下位論理回路に対応するテストパタ
ーンを組み合わせる。図２の例では、下位論理回路３１
１のテストパターンと下位論理回路３１２のテストパタ
ーンとを組み合わせることになる。但し、この時点で
は、選択器への制御信号は考慮されていない。
パターン編集手段２２０は、既に作成されている下位論
理回路のテストパターンを下位論理回路パターン情報６
０から抽出して、各下位論理回路に対応するテストパタ
ーンを組み合わせる。図２の例では、下位論理回路３１
１のテストパターンと下位論理回路３１２のテストパタ
ーンとを組み合わせることになる。但し、この時点で
は、選択器への制御信号は考慮されていない。
【００２２】次に、階層パターン作成部２００のパター
ン割付け手段２３０は、選択器への制御信号を各下位論
理回路のテストパターン毎に割り当てる。すなわち、図
３のように、選択器の制御信号３２４が０の時は下位論
理回路３１１のテストパターンを、選択器の制御信号３
２４が１の時は下位論理回路３１１のテストパターンを
選択する。この時、図３のように選択器の制御信号３２
４が０ならば入力３２２および３２３にはいかなる値が
入力されてもかまわない。選択器の制御信号３２４が１
の時の入力３２０および３２１の値も事情は同じであ
る。また、本実施例では、下位論理回路の各出力を別々
の選択器に入力しているため、選択器への制御信号に応
じて、所望の下位論理回路の出力を各選択器から並行し
て得ることができる。
ン割付け手段２３０は、選択器への制御信号を各下位論
理回路のテストパターン毎に割り当てる。すなわち、図
３のように、選択器の制御信号３２４が０の時は下位論
理回路３１１のテストパターンを、選択器の制御信号３
２４が１の時は下位論理回路３１１のテストパターンを
選択する。この時、図３のように選択器の制御信号３２
４が０ならば入力３２２および３２３にはいかなる値が
入力されてもかまわない。選択器の制御信号３２４が１
の時の入力３２０および３２１の値も事情は同じであ
る。また、本実施例では、下位論理回路の各出力を別々
の選択器に入力しているため、選択器への制御信号に応
じて、所望の下位論理回路の出力を各選択器から並行し
て得ることができる。
【００２３】ここまでに説明したように、本実施例では
複数の独立した下位論理回路からなる上位論理回路を論
理回路接続部１００により自動的に生成して、階層パタ
ーン作成部によって各下位論理回路用テストパターンか
ら上位論理回路のテストパターンを自動的に作成するこ
とができ、所望の下位論理回路の出力を各選択器から並
行して得ることができる。
複数の独立した下位論理回路からなる上位論理回路を論
理回路接続部１００により自動的に生成して、階層パタ
ーン作成部によって各下位論理回路用テストパターンか
ら上位論理回路のテストパターンを自動的に作成するこ
とができ、所望の下位論理回路の出力を各選択器から並
行して得ることができる。
【００２４】これより、図４を使用して本願発明の他の
実施例を具体的に説明する。
実施例を具体的に説明する。
【００２５】図４を参照すると、最終的に作成されるべ
き上位論理回路４１０において、テスト対象となる論理
回路ブロックは、下位論理回路４１１および４１２であ
り、図２の場合と同様である。論理回路接続部１００の
入力端子接続手段１１０は、前の実施例と同様に図４の
ごとく上位論理回路４１０の入力端子４２０〜４２３と
各下位論理回路の入力端子４３０，４３１，４３４およ
び４３５とを接続する。
き上位論理回路４１０において、テスト対象となる論理
回路ブロックは、下位論理回路４１１および４１２であ
り、図２の場合と同様である。論理回路接続部１００の
入力端子接続手段１１０は、前の実施例と同様に図４の
ごとく上位論理回路４１０の入力端子４２０〜４２３と
各下位論理回路の入力端子４３０，４３１，４３４およ
び４３５とを接続する。
【００２６】次に、論理回路接続部１００の選択器挿入
手段１２０により、図４の選択器４１３および４１４が
設けられる。そして、各選択器の入力端子には、対応す
る各下位論理回路の出力端子が接続されることになる。
すなわち、図４のように、選択器４１３には、下位論理
回路４１１の全ての出力端子４３２および４３３が入力
され、選択器４１４には、下位論理回路４１２の全ての
出力端子４３６および４３７が入力される。そして、上
位論理回路４１０に選択器への制御信号入力端子４２４
を設け、各選択器の制御信号入力端子に接続する。この
選択器への制御信号は全選択器で同一のものを共有す
る。
手段１２０により、図４の選択器４１３および４１４が
設けられる。そして、各選択器の入力端子には、対応す
る各下位論理回路の出力端子が接続されることになる。
すなわち、図４のように、選択器４１３には、下位論理
回路４１１の全ての出力端子４３２および４３３が入力
され、選択器４１４には、下位論理回路４１２の全ての
出力端子４３６および４３７が入力される。そして、上
位論理回路４１０に選択器への制御信号入力端子４２４
を設け、各選択器の制御信号入力端子に接続する。この
選択器への制御信号は全選択器で同一のものを共有す
る。
【００２７】本実施例で設けられる選択器は下位論理回
路の個数分必要とし、各選択器の入力端子数は対応する
各下位論理回路の出力端子数に合致させる。例えば、１
０個の独立した下位論理回路があり、その中で最も多い
出力端子を有する下位論理回路が５つの出力端子を有し
ていれば、５入力１出力の選択器を１０個用意すること
になる。但し、下位論理回路によって出力端子数は一般
に異なるため、選択器の入力端子には余りが生じる場合
が多いと考えられる。よって、選択器挿入手段１２０に
おいては、未接続となった入力端子を考慮して、制御信
号が共有できる範囲で再度選択器の割当てをすることが
望ましい。但し、これについては、前の実施例と同様、
対象となるライブラリに用意されている選択器の種類に
よって、再割当てが不可能もしくは無意味な場合があ
る。
路の個数分必要とし、各選択器の入力端子数は対応する
各下位論理回路の出力端子数に合致させる。例えば、１
０個の独立した下位論理回路があり、その中で最も多い
出力端子を有する下位論理回路が５つの出力端子を有し
ていれば、５入力１出力の選択器を１０個用意すること
になる。但し、下位論理回路によって出力端子数は一般
に異なるため、選択器の入力端子には余りが生じる場合
が多いと考えられる。よって、選択器挿入手段１２０に
おいては、未接続となった入力端子を考慮して、制御信
号が共有できる範囲で再度選択器の割当てをすることが
望ましい。但し、これについては、前の実施例と同様、
対象となるライブラリに用意されている選択器の種類に
よって、再割当てが不可能もしくは無意味な場合があ
る。
【００２８】論理回路接続部５０の出力端子接続手段１
３０は前の実施例と同様に選択器４１３の出力を出力端
子４２５に、選択器４１４の出力を出力端子４２６に接
続する。
３０は前の実施例と同様に選択器４１３の出力を出力端
子４２５に、選択器４１４の出力を出力端子４２６に接
続する。
【００２９】ここまでの論理回路接続部１００の処理に
より上位論理回路４１０内の接続が決定する。この接続
情報を基に、階層パターン作成部２００は上位論理回路
のためのテストパターンを作成する。
より上位論理回路４１０内の接続が決定する。この接続
情報を基に、階層パターン作成部２００は上位論理回路
のためのテストパターンを作成する。
【００３０】まず、階層パターン作成部２００の階層間
端子トレース手段２１０は、前の実施例と同様に、ここ
までに得られた接続情報を解析する。すなわち、上位論
理回路４１０の入力端子４２０〜４２４と出力端子４２
５および４２６が、上位論理回路４１０の内部におい
て、下位論理回路４１１および４１２や選択器の各端子
と接続されていることを認識する。
端子トレース手段２１０は、前の実施例と同様に、ここ
までに得られた接続情報を解析する。すなわち、上位論
理回路４１０の入力端子４２０〜４２４と出力端子４２
５および４２６が、上位論理回路４１０の内部におい
て、下位論理回路４１１および４１２や選択器の各端子
と接続されていることを認識する。
【００３１】そして、階層パターン作成部２００の階層
パターン編集手段２２０は、前の実施例と同様に、既に
作成されている下位論理回路のテストパターンを下位論
理回路パターン情報６０から抽出して、各下位論理回路
に対応するテストパターンを組み合わせる。
パターン編集手段２２０は、前の実施例と同様に、既に
作成されている下位論理回路のテストパターンを下位論
理回路パターン情報６０から抽出して、各下位論理回路
に対応するテストパターンを組み合わせる。
【００３２】次に、階層パターン作成部２００のパター
ン割付け手段２３０は、選択器への制御信号を図５のよ
うに各下位論理回路のテストパターンに割り当てる。す
なわち、選択器の制御信号４２４が０の時は下位論理回
路４１１の出力４３２および下位論理回路４１２の出力
４３６が選択され、選択器の制御信号４２４が１の時は
下位論理回路４１１の出力４３３および下位論理回路４
１２の出力４３７が選択される。本実施例では、下位論
理回路の各出力を同一の選択器に入力しているため、複
数の独立した下位論理回路の動作を同時にテストするこ
とができる。
ン割付け手段２３０は、選択器への制御信号を図５のよ
うに各下位論理回路のテストパターンに割り当てる。す
なわち、選択器の制御信号４２４が０の時は下位論理回
路４１１の出力４３２および下位論理回路４１２の出力
４３６が選択され、選択器の制御信号４２４が１の時は
下位論理回路４１１の出力４３３および下位論理回路４
１２の出力４３７が選択される。本実施例では、下位論
理回路の各出力を同一の選択器に入力しているため、複
数の独立した下位論理回路の動作を同時にテストするこ
とができる。
【００３３】ここまでに説明したように、本実施例では
複数の独立した下位論理回路からなる上位論理回路を論
理回路接続部１００により自動的に生成して、階層パタ
ーン作成部によって各下位論理回路用テストパターンか
ら上位論理回路のテストパターンを自動的に作成するこ
とができ、複数の独立した下位論理回路の動作を同時に
テストすることができる。
複数の独立した下位論理回路からなる上位論理回路を論
理回路接続部１００により自動的に生成して、階層パタ
ーン作成部によって各下位論理回路用テストパターンか
ら上位論理回路のテストパターンを自動的に作成するこ
とができ、複数の独立した下位論理回路の動作を同時に
テストすることができる。
【００３４】なお、ここでは図２の例と図４の例とを別
々に説明したが、両者を組み合わせて、同一下位論理回
路におけるテスト結果の出力の絞り込みと、同一下位論
理回路のテスト結果の並行出力とを両立させることがで
きることはいうまでもない。
々に説明したが、両者を組み合わせて、同一下位論理回
路におけるテスト結果の出力の絞り込みと、同一下位論
理回路のテスト結果の並行出力とを両立させることがで
きることはいうまでもない。
【００３５】
【発明の効果】以上説明したように本発明によれば、複
数の独立した下位論理回路からなる上位論理回路を自動
的に生成して、各下位論理回路用テストパターンから上
位論理回路のテストパターンを自動的に作成することが
でき、ＬＳＩチップの論理検証を効率良く行うことがで
きるという効果を有する。
数の独立した下位論理回路からなる上位論理回路を自動
的に生成して、各下位論理回路用テストパターンから上
位論理回路のテストパターンを自動的に作成することが
でき、ＬＳＩチップの論理検証を効率良く行うことがで
きるという効果を有する。
【図面の簡単な説明】
【図１】本発明の階層テストパターン作成装置の構成図
である。
である。
【図２】本発明の動作を説明するための論理回路の一具
体例である。
体例である。
【図３】本発明により作成されるテストパターンの一具
体例である。
体例である。
【図４】本発明の動作を説明するための論理回路の他の
具体例である。
具体例である。
【図５】本発明により作成されるテストパターンの他の
具体例である。
具体例である。
５０ 下位論理回路端子情報 ６０ 下位論理回路パターン情報 ７０ 上位論理回路パターン情報 １００ 論理回路接続部 １１０ 入力端子接続手段 １２０ 選択器挿入手段 １３０ 出力端子接続手段 ２００ 階層パターン作成部 ２１０ 階層間端子トレース手段 ２２０ 階層パターン編集手段 ２３０ パターン割付け手段 ３１０ 上位論理回路 ３１１，３１２ 下位論理回路 ３１３，３１４ 選択器 ３２０〜３２４ 上位論理回路入力端子 ３２５，３２６ 上位論理回路出力端子 ３３０，３３１，３３４，３３５ 下位論理回路入力端
子 ３３２，３３３，３３６，３３７ 下位論理回路出力端
子 ４１０ 上位論理回路 ４１１，４１２ 下位論理回路 ４１３，４１４ 選択器 ４２０〜４２４ 上位論理回路入力端子 ４２５，４２６ 上位論理回路出力端子 ４３０，４３１，４３４，４３５ 下位論理回路入力端
子 ４３２，４３３，４３６，４３７ 下位論理回路出力端
子
子 ３３２，３３３，３３６，３３７ 下位論理回路出力端
子 ４１０ 上位論理回路 ４１１，４１２ 下位論理回路 ４１３，４１４ 選択器 ４２０〜４２４ 上位論理回路入力端子 ４２５，４２６ 上位論理回路出力端子 ４３０，４３１，４３４，４３５ 下位論理回路入力端
子 ４３２，４３３，４３６，４３７ 下位論理回路出力端
子
Claims (3)
- 【請求項１】 複数の独立して動作する下位論理回路を
一つの上位論理回路として組み込む階層論理回路接続装
置において、 前記下位論理回路の入力端子に対応して前記上位論理回
路の入力端子を生成して前記下位論理回路の入力端子と
この前記下位論理回路の入力端子に対応する前記上位論
理回路の入力端子とをそれぞれ接続する入力端子手段
と、 前記下位論理回路の最大出力端子数個分の選択器を生成
して前記上位論理回路の出力端子のうち同一の下位論理
回路に属する出力端子は前記選択器のうち別々の選択器
の入力端子に入力されるように接続するとともに前記選
択器への制御信号に対応する前記上位論理回路の入力端
子を生成して前記選択器の制御入力端子とこの前記選択
器の制御入力端子に対応する前記上位論理回路の入力端
子とを接続する選択器挿入手段と、 前記選択器の出力端子に対応して上位論理回路の出力端
子を生成して前記選択器の出力端子とこの前記選択器の
出力端子に対応する前記上位論理回路の出力端子とをそ
れぞれ接続する出力端子接続手段とを有し、 同一の下位論理回路に属する出力を前記選択器の各々か
ら並行に出力するように接続することを特徴とする階層
論理回路接続装置。 - 【請求項２】 複数の独立して動作する下位論理回路を
一つの上位論理回路として組み込む階層論理回路接続装
置において、 前記下位論理回路の入力端子に対応して前記上位論理回
路の入力端子を生成して前記下位論理回路の入力端子と
この前記下位論理回路の入力端子に対応する前記上位論
理回路の入力端子とをそれぞれ接続する入力端子手段
と、 前記下位論理回路の個数分の選択器を生成して前記上位
論理回路の出力端子のうち同一の下位論理回路に属する
出力端子は前記選択器のうち同一の選択器の入力端子に
入力されるように接続するとともに前記選択器への制御
信号に対応する前記上位論理回路の入力端子を生成して
前記選択器の制御入力端子とこの前記選択器の制御入力
端子に対応する前記上位論理回路の入力端子とを接続す
る選択器挿入手段と、 前記選択器の出力端子に対応して上位論理回路の出力端
子を生成して前記選択器の出力端子とこの前記選択器の
出力端子に対応する前記上位論理回路の出力端子とをそ
れぞれ接続する出力端子接続手段とを有し、 異なる下位論理回路に属する出力を前記選択器の各々か
ら並行に出力するように接続することを特徴とする階層
論理回路接続装置。 - 【請求項３】 複数の独立して動作する下位論理回路の
論理検証のためのテストパターンを入力して、前記下位
論理回路の出力を選択器に入力するように構成した上位
論理回路の論理検証のためのテストパターンを作成する
階層パターン作成装置において、 前記下位論理回路と前記上位論理回路との接続関係を解
析する階層間端子トレース手段と、 この階層間端子トレース手段による結果に基づいて前記
下位論理回路のテストパターンを組み合わせる階層パタ
ーン編集手段と、 前記選択器への制御信号にテストパターンを割り当てる
パターン割付け手段とを有することを特徴とする階層パ
ターン作成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5175268A JP2679577B2 (ja) | 1993-07-15 | 1993-07-15 | 階層テストパターン作成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5175268A JP2679577B2 (ja) | 1993-07-15 | 1993-07-15 | 階層テストパターン作成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0736722A true JPH0736722A (ja) | 1995-02-07 |
| JP2679577B2 JP2679577B2 (ja) | 1997-11-19 |
Family
ID=15993185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5175268A Expired - Fee Related JP2679577B2 (ja) | 1993-07-15 | 1993-07-15 | 階層テストパターン作成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679577B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449253A (en) * | 1987-08-19 | 1989-02-23 | Toshiba Corp | Semiconductor integrated circuit |
| JPH0247573A (ja) * | 1988-08-08 | 1990-02-16 | Nec Corp | 半導体集積回路 |
| JPH04153777A (ja) * | 1990-10-18 | 1992-05-27 | Hokuriku Nippon Denki Software Kk | テストパタン発生方法 |
-
1993
- 1993-07-15 JP JP5175268A patent/JP2679577B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449253A (en) * | 1987-08-19 | 1989-02-23 | Toshiba Corp | Semiconductor integrated circuit |
| JPH0247573A (ja) * | 1988-08-08 | 1990-02-16 | Nec Corp | 半導体集積回路 |
| JPH04153777A (ja) * | 1990-10-18 | 1992-05-27 | Hokuriku Nippon Denki Software Kk | テストパタン発生方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2679577B2 (ja) | 1997-11-19 |
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|---|---|---|---|
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