JPH0247573A

JPH0247573A - 半導体集積回路

Info

Publication number: JPH0247573A
Application number: JP63198308A
Authority: JP
Inventors: Reiko Makita; 槙田　玲子
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-08-08
Filing date: 1988-08-08
Publication date: 1990-02-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体回路、特に、ひとまとまりの機能を有す
るブロックを回路分割により、独立して外部入出力端子
により直接制御して試験できる半導体集積回路に関する
。

〔従来の技術〕

近年の集積回路技術の著しい発展により、半導体集積回
路の大規模化、複合化が進んでいるが、これに伴い半導
体集積回路のテスタビリティの向上やテストの効率化が
製品の信頼性及びコストを決める一つの要因となってき
ている。

このため、回路のテスタビリティ向上のための１つの方
法として、ある集積回路を該集積回路に搭載された、機
能ブロックと呼ばれるＲＡＭやＲＯＭ、あるいはあるま
とまった機能を有する回路の集合などに分割し、回路全
体の可能検証とは別に分割単位毎の機能検証を行う、回
路分割法があげられる。

例えば第４図に示すように通常は内部の論理回路１への
入力信号１１〜■４をセレクター回路２を介して試験さ
れる機能ブロック３へ入力し、機能ブロック３の出力端
子を直接外部入力端子０１〜０３へ１対１に接続し、テ
ストモード切換端子に加えるＴＭ信号によってノーマル
モードからテストモードに切換えて、回路全体の機能と
は関係なく機能ブロックのみの機能を検証することがで
きる。

また、前記のような構成を有する機能ブロックを複数個
含んだ回路の場合、一つの機能ブロックの検証か終了し
たのちに、別の機能ブロックの検証を行なう方法では、
テストパターン数が増大してしまい、テスターによるパ
ターン制限を受ける可能性もでてくるが、このことを避
けるために第５図に示すような構成をとる。

第５図において、機能ブロック３１，３２゜３３は、は
ぼ同時に選択され、機能ブロック３１にはＩ＋１〜１１
ｎから、３２にはＩ２１〜Ｉ２ｎがら。

３３には１３□〜丁３．．から入力信号が送られ、それ
ぞれＯＩＩ〜ＯＩｎ、　０２１〜０□。、０３．〜０３
ｎから出力信号が出力される。この場合、それぞれのテ
ストパターンは同時に入力できるため、第６図で示され
るようにテストパターンの短縮を図ることが可能となる
。

〔発明か解決しようとする課題〕

上述した従来の半導体集積回路の外部入出力端子と選択
された機能ブロックの入出力端子を１対１て接続する技
術では、機能ブロックの入出力端子数が試験用に使用可
能な外部入出力端子数よりも多い場合、試験のために外
部入出力端子を増設しなければならず、パッケージによ
るビン数制限で端子を増設することが不可能な場合は、
機能ブロックの試験か行なえないという欠点がある。

また、テストパターン短縮のため複数の機能ブロックを
ほぼ同時に選択して試験を行なうために、他の機能ブロ
ックと外部入出力端子を１対１で接続したのち、残りの
外部入出力端子と別の機能ブロックを１対１で接続しよ
うとする際、残りの外部入出力端子数が機能ブロックの
入出力端子数よりも少ない場合、残りの機能ブロックを
接続することができず、他の機能ブロックとほぼ同時に
テストすることができなくなるため、他の機能ブロック
の試験がすんだのち、残りの機能ブロックの試験を行な
うことにより、テストパターン数の長大化を招くという
欠点がある。

〔課題を解決するための手段〕

本発明の半導体集積回路は、機能ブロックを含んた半導
体集積回路において、該機能ブロックのテスト信号を直
接外部へ出力するための外部出力端子に、前記前記機能
ブロックの少なくとも２つ以」二の出力端子からの信号
を時分割で入力する手段とを有して構成される。

〔実施例〕

以下、本発明について図面を参照して説明する６第１図は本発明の第１の実施例の回路図である。

論理回路１に入力される■、〜Ｉ　１９信号を機能ブロ
ック３へのテスト入力信号として利用し、テストモード
、ノーマルモードの切換えはＴＭ信号による制御により
、セレクター回路２を介して行なわれる。

機能ブロック３からの試験結果は出力選択回路７に入力
され、コントロール信号８１〜Ｓ３で１つずつ選択され
、別のセレクター回路２′を介してＯ１信号として外部
へ出力される。

この実施例においては機能ブロック３の出力は８個であ
り、本来ならば外部出力端子は８本必要となるが、コン
トロール信号３本と外部出力端子１本の合計４本で済み
、４本分の試験用の外部端子が削減できる。また、外部
出力端子１本で出力される方法をとっているが、外部出
力端子は複数本用いてもかまわない。例えば、２本の外
部出力端子で出力する場合は、コントロール２本とて゛
計４本必要となり、４本の削減が機能となり、４木の外
部出力端子で出力する場合は、コントロール１本とで計
５本か必要となり、３本の削減が可能となる。

第２図は本発明の第２の実施例の回路図である。

この実施例では、回路はｍ個の機能ブロック３１〜３ｍ
を含み、複数の機能ブロックをほぼ同時に選択して試験
する方法を用いてテストパターンの短縮を図っている。

最初に８１信号により機能ブロック３１と３２を同時に
選択し、機能ブロック３１には入力信号Ｉ１１〜■１□
を、３２には■２□〜Ｉ２ｎをほぼ同時に入力し、それ
ぞれ出力選択回路７を介して０１□〜ｏ　ｌｎ＋０２１
〜０□。から試験結果を出力する。

この時、はぼ同時に機能ブロック３５へ■５□〜工５゜
信号を入力し、３５の試験結果は別の出力選択回路７′
へ入力され、Ｓ２．Ｓ３信号で選択され０５から出力さ
れる。

次に８１信号を切換え、機能ブロック３３゜３４を選択
し、３３にはＩ１１〜■１．、信号を、３４にはＩ２１
〜Ｉ２ｎ信号をそれぞれ入力し、３１゜３２と同様にそ
れぞれ０１１〜ＯＩｎ、０２１〜０□。から試験結果を
出力する。

第３図はこの回路に対応するテストパターンのモデルで
ある。

テストパターンは、各機能ブロックのテストパターンを
シリアルに続けて試験を行なう場合と比較して短縮され
る。

〔発明の効果〕

以上説明したように本発明の半導体集積回路は、１本の
外部出力端子へ選択され試験される機能ブロックの、少
なくとも２つ以上の出力端子からのテスト信号を時分割
で入力できるように回路を構成することにより、試験に
使用できる外部入出力端子数が機能ブロックの入出力端
子数より少ない場合でも試験が可能となる効果がある。

また、テストパターンの長さを短縮するために、少なく
とも２つ以上の複数の機能ブロックをほぼ同時に選択し
て試験を行なう際、他の機能ブロックの入出力端子と外
部入出力端子を１対１で接続したのち、余った外部入出
力端子数が残りの機能ブロックの入出力端子数よりも少
ない場合には、外部出力端子数を少なくすることができ
、残りの機能ブロックもほぼ同時にテストすることが可
能となるため、さらに効果的である。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例の回路図、第３図は第２図のテス
トパターンのモデル図、第４図は従来の第１の例の回路
図、第５図は従来の第２の例の回路図、第６図は第５図
のテストパターンのモデル図である。１・・・論理回路、２．２′・・・セレクター回路、３
１〜３５・・・機能ブロック、４・・・前段回路、５・
・・通常出力、６・・・通常入力、７，７′・・・出力
選択回路、８・・・デコーダーＰＩａｌ　Ｉ・・・回路全体の人力のテストパターン、
ＰＯａｌｌ・・・回路全体の出力期待値のテストパター
ン、ＰＩ、〜３．ＰＩ３１〜ｐｒ３．・・・機能ブロッ
クの入力テストパターン、Ｐｏ１〜ＰＯ５゜ＰＯ３、〜
Ｐ○３．・・機能ブロックの出力期待値のテストパター
ン。

Claims

【特許請求の範囲】

機能ブロックを含んだ半導体集積回路において、該機能
ブロックのテスト信号を直接外部へ出力するための外部
出力端子に、前記前記機能ブロックの少なくとも２つ以
上の出力端子からの信号を時分割で入力する手段を有す
ることを特徴とする半導体集積回路。