JPH0736743A - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
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- JPH0736743A JPH0736743A JP5179665A JP17966593A JPH0736743A JP H0736743 A JPH0736743 A JP H0736743A JP 5179665 A JP5179665 A JP 5179665A JP 17966593 A JP17966593 A JP 17966593A JP H0736743 A JPH0736743 A JP H0736743A
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- ram
- microcomputer system
- timer
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 マイクロコンピュータシステムにおける時間
監視の処理負担を軽減させる。 【構成】 タイミング発生回路５によって所定の周期で
タイミング信号を発生させ、ＤＭＡＣ４がその発生され
たタイミング信号に同期してＲＡＭ３の予め定められた
領域のデータをダイレクトメモリアクセスによって読み
出し、その読み出されたデータが“０”以外か否かを判
断して、その読み出されたデータが“０”以外のとき、
減算レジスタ６によってその“０”以外のデータから
“１”を減算し、ＤＭＡＣ４によってその減算されたデ
ータをダイレクトメモリアクセスでＲＡＭ３の元の領域
に書き込む。
監視の処理負担を軽減させる。 【構成】 タイミング発生回路５によって所定の周期で
タイミング信号を発生させ、ＤＭＡＣ４がその発生され
たタイミング信号に同期してＲＡＭ３の予め定められた
領域のデータをダイレクトメモリアクセスによって読み
出し、その読み出されたデータが“０”以外か否かを判
断して、その読み出されたデータが“０”以外のとき、
減算レジスタ６によってその“０”以外のデータから
“１”を減算し、ＤＭＡＣ４によってその減算されたデ
ータをダイレクトメモリアクセスでＲＡＭ３の元の領域
に書き込む。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＰＵ，ＲＯＭ，及
びＲＡＭを備えたマイクロコンピュータシステムに関す
る。
びＲＡＭを備えたマイクロコンピュータシステムに関す
る。
【０００２】
【従来の技術】従来、ＣＰＵ，ＲＯＭ，及びＲＡＭを備
えたマイクロコンピュータシステムでは、ソフトウェア
タイマを用いて時間を監視する場合が一般的であり、こ
のようなソフトウェアタイマを用いた装置（例えば、特
開昭５５−７６４３６号公報参照）も提案されている。
えたマイクロコンピュータシステムでは、ソフトウェア
タイマを用いて時間を監視する場合が一般的であり、こ
のようなソフトウェアタイマを用いた装置（例えば、特
開昭５５−７６４３６号公報参照）も提案されている。
【０００３】次に、ソフトウェアタイマの動作例につい
て説明する。まず、ハードウェアによって決められた時
間間隔でタイマ割り込みのインタラプトがＣＰＵに対し
て発生されると、ＣＰＵはそのタイマ割り込みの処理の
間にソフトウェアによってソフトウェアタイマ専用のメ
モリのある領域のデータを読み出し、そのデータを
“１”デクリメント（減算）し、そのデータを元の領域
に格納する。
て説明する。まず、ハードウェアによって決められた時
間間隔でタイマ割り込みのインタラプトがＣＰＵに対し
て発生されると、ＣＰＵはそのタイマ割り込みの処理の
間にソフトウェアによってソフトウェアタイマ専用のメ
モリのある領域のデータを読み出し、そのデータを
“１”デクリメント（減算）し、そのデータを元の領域
に格納する。
【０００４】そして、データを領域に格納する際、その
データが“０”であるか否かを判断して、“０”ならそ
のソフトウェアタイマが設定値に達したことを示すフラ
グを立てる。また、読み出してきたデータが“０”であ
るか否かを判断して、“０”ならデクリメント（減算）
を行なわない。
データが“０”であるか否かを判断して、“０”ならそ
のソフトウェアタイマが設定値に達したことを示すフラ
グを立てる。また、読み出してきたデータが“０”であ
るか否かを判断して、“０”ならデクリメント（減算）
を行なわない。
【０００５】このようにして、ソフトウェアによって所
望の時間をタイマ割り込みの時間周期から逆算して求め
た値、つまり、何回のタイマ割り込みでその時間になる
かの値を上記のメモリに書き込み、フラグを監視し続け
る。
望の時間をタイマ割り込みの時間周期から逆算して求め
た値、つまり、何回のタイマ割り込みでその時間になる
かの値を上記のメモリに書き込み、フラグを監視し続け
る。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
たような従来のマイクロコンピュータシステムでは、ソ
フトウェアタイマによって、ハードウェアの回路規模を
削減しているところが長所であるが、この種のソフトウ
ェアタイマのチャンネル数はそのシステムによって様々
である。
たような従来のマイクロコンピュータシステムでは、ソ
フトウェアタイマによって、ハードウェアの回路規模を
削減しているところが長所であるが、この種のソフトウ
ェアタイマのチャンネル数はそのシステムによって様々
である。
【０００７】例えば、パーソナルファクシミリのシステ
ムを例に取っても数十チャンネルを必要としており、そ
の全てのソフトウェアタイマのデータの読み出し（リー
ド），書き込み（ライト），及び判断等の処理をタイマ
割り込みの処理内で行なわなければならないので、ＣＰ
Ｕのソフトウェアによる処理負担を大幅にあげてしまう
という問題があった。
ムを例に取っても数十チャンネルを必要としており、そ
の全てのソフトウェアタイマのデータの読み出し（リー
ド），書き込み（ライト），及び判断等の処理をタイマ
割り込みの処理内で行なわなければならないので、ＣＰ
Ｕのソフトウェアによる処理負担を大幅にあげてしまう
という問題があった。
【０００８】この発明は上記の点に鑑みてなされたもの
であり、マイクロコンピュータシステムにおける時間監
視の処理負担を軽減させることを目的とする。また、そ
の時間監視の処理の際の誤動作を防止することも目的と
する。
であり、マイクロコンピュータシステムにおける時間監
視の処理負担を軽減させることを目的とする。また、そ
の時間監視の処理の際の誤動作を防止することも目的と
する。
【０００９】
【課題を解決するための手段】この発明は上記の目的を
達成するため、ＣＰＵ，ＲＯＭ，及びＲＡＭを備えたマ
イクロコンピュータシステムにおいて、所定の周期でタ
イミング信号を発生させる手段と、その手段によって発
生されたタイミング信号に同期して上記ＲＡＭの予め定
められた領域のデータをダイレクトメモリアクセスによ
って読み出す手段と、その手段によって読み出されたデ
ータが“０”以外か否かを判断する手段と、その手段に
よって“０”以外であると判断されたデータから“１”
を減算したデータをダイレクトメモリアクセスによって
上記ＲＡＭの元の領域に書き込む手段を設けたものであ
る。
達成するため、ＣＰＵ，ＲＯＭ，及びＲＡＭを備えたマ
イクロコンピュータシステムにおいて、所定の周期でタ
イミング信号を発生させる手段と、その手段によって発
生されたタイミング信号に同期して上記ＲＡＭの予め定
められた領域のデータをダイレクトメモリアクセスによ
って読み出す手段と、その手段によって読み出されたデ
ータが“０”以外か否かを判断する手段と、その手段に
よって“０”以外であると判断されたデータから“１”
を減算したデータをダイレクトメモリアクセスによって
上記ＲＡＭの元の領域に書き込む手段を設けたものであ
る。
【００１０】また、上記ＲＡＭに予め定められた領域を
複数個設けるとよい。さらに、上記タイミング信号の発
生回数を計数する手段と、その手段によって計数された
発生回数に応じた周期によって上記ＲＡＭの各領域に対
するデータの読み出し及び書き込みを行なわせる手段を
設けるとよい。
複数個設けるとよい。さらに、上記タイミング信号の発
生回数を計数する手段と、その手段によって計数された
発生回数に応じた周期によって上記ＲＡＭの各領域に対
するデータの読み出し及び書き込みを行なわせる手段を
設けるとよい。
【００１１】あるいはまた、上記読み出されたデータが
“０”のときは上記ＲＡＭの領域への書き込みを禁止す
る手段を設けるとよい。さらにまた、上記ダイレクトメ
モリアクセスによるデータの読み出し及び書き込みを連
続したＣＰＵサイクルで行なう手段を設けるとよい。そ
してまた、上記ＲＡＭの予め定められた領域のデータが
“０”であるか否かを示すフラグを格納するステータス
レジスタを設けるとよい。
“０”のときは上記ＲＡＭの領域への書き込みを禁止す
る手段を設けるとよい。さらにまた、上記ダイレクトメ
モリアクセスによるデータの読み出し及び書き込みを連
続したＣＰＵサイクルで行なう手段を設けるとよい。そ
してまた、上記ＲＡＭの予め定められた領域のデータが
“０”であるか否かを示すフラグを格納するステータス
レジスタを設けるとよい。
【００１２】
【作用】この発明によるマイクロコンピュータシステム
は、所定の周期でタイミング信号を発生させ、その発生
されたタイミング信号に同期してＲＡＭの予め定められ
た領域のデータをダイレクトメモリアクセスによって読
み出し、その読み出されたデータが“０”以外か否かを
判断して、“０”以外であると判断されたデータから
“１”を減算したデータをダイレクトメモリアクセスに
よってＲＡＭの元の領域に書き込むので、時間監視にか
かわるＣＰＵの処理量を削減することができる。
は、所定の周期でタイミング信号を発生させ、その発生
されたタイミング信号に同期してＲＡＭの予め定められ
た領域のデータをダイレクトメモリアクセスによって読
み出し、その読み出されたデータが“０”以外か否かを
判断して、“０”以外であると判断されたデータから
“１”を減算したデータをダイレクトメモリアクセスに
よってＲＡＭの元の領域に書き込むので、時間監視にか
かわるＣＰＵの処理量を削減することができる。
【００１３】また、ＲＡＭに予め定められた領域を複数
個設けるようにすれば、複数の時間監視を行なえる。さ
らに、タイミング信号の発生回数を計数し、その計数さ
れた発生回数に応じた周期によってＲＡＭの各領域に対
するデータの読み出し及び書き込みを行なわせるように
すれば、時間監視の際のデータの読み出し及び書き込み
を効率良く行なえる。
個設けるようにすれば、複数の時間監視を行なえる。さ
らに、タイミング信号の発生回数を計数し、その計数さ
れた発生回数に応じた周期によってＲＡＭの各領域に対
するデータの読み出し及び書き込みを行なわせるように
すれば、時間監視の際のデータの読み出し及び書き込み
を効率良く行なえる。
【００１４】あるいはまた、読み出されたデータが
“０”のときはＲＡＭの領域への書き込みを禁止するよ
うにすれば、時間監視の際のデータの書き込みの誤動作
を防止できる。さらにまた、ダイレクトメモリアクセス
によるデータの読み出し及び書き込みを連続したＣＰＵ
サイクルで行なうようにすれば、時間監視の際のデータ
の書き込みの誤動作を防止できる。
“０”のときはＲＡＭの領域への書き込みを禁止するよ
うにすれば、時間監視の際のデータの書き込みの誤動作
を防止できる。さらにまた、ダイレクトメモリアクセス
によるデータの読み出し及び書き込みを連続したＣＰＵ
サイクルで行なうようにすれば、時間監視の際のデータ
の書き込みの誤動作を防止できる。
【００１５】そしてまた、ＲＡＭの予め定められた領域
のデータが“０”であるか否かを示すフラグを格納する
ステータスレジスタを設けるようにすれば、複数の時間
監視を同時にチェックすることができる。
のデータが“０”であるか否かを示すフラグを格納する
ステータスレジスタを設けるようにすれば、複数の時間
監視を同時にチェックすることができる。
【００１６】
【実施例】以下、この発明の実施例を図面に基づいて具
体的に説明する。図１はこの発明の一実施例であるマイ
クロコンピュータシステムの構成例を示す図である。こ
のマイクロコンピュータシステムは、セントラルプロセ
ッシングユニット（ＣＰＵ）１，リードオンリメモリ
（ＲＯＭ）２，ランダムアクセスメモリ（ＲＡＭ）３，
ダイレクト・メモリアクセス・コントローラ（ＤＭＡ
Ｃ）４，タイミング発生回路５，減算レジスタ６，及び
フラグレジスタ（ステータスレジスタ）７からなる。
体的に説明する。図１はこの発明の一実施例であるマイ
クロコンピュータシステムの構成例を示す図である。こ
のマイクロコンピュータシステムは、セントラルプロセ
ッシングユニット（ＣＰＵ）１，リードオンリメモリ
（ＲＯＭ）２，ランダムアクセスメモリ（ＲＡＭ）３，
ダイレクト・メモリアクセス・コントローラ（ＤＭＡ
Ｃ）４，タイミング発生回路５，減算レジスタ６，及び
フラグレジスタ（ステータスレジスタ）７からなる。
【００１７】ＣＰＵ１は中央処理制御手段であり、この
マイクロコンピュータシステムの全体を制御する。ＲＯ
Ｍ２は読み出し専用メモリであり、このマイクロコンピ
ュータシステムを動作させるプログラムが書き込まれて
いる。ＲＡＭ３は、読み出し（リード）及び書き込み
（ライト）可能なメモリである。
マイクロコンピュータシステムの全体を制御する。ＲＯ
Ｍ２は読み出し専用メモリであり、このマイクロコンピ
ュータシステムを動作させるプログラムが書き込まれて
いる。ＲＡＭ３は、読み出し（リード）及び書き込み
（ライト）可能なメモリである。
【００１８】ＤＭＡＣ４は、ＲＡＭ３に対してダイレク
トメモリアクセス（以下、「ＤＭＡ」と略称する）によ
るデータのリード及びライトを行なうためのＣＰＵ１の
制御、及びその際のＤＭＡアドレスを発生する。タイミ
ング発生回路５は、タイミング信号を所定の周期で発生
する。
トメモリアクセス（以下、「ＤＭＡ」と略称する）によ
るデータのリード及びライトを行なうためのＣＰＵ１の
制御、及びその際のＤＭＡアドレスを発生する。タイミ
ング発生回路５は、タイミング信号を所定の周期で発生
する。
【００１９】減算レジスタ６は、ＤＭＡによってリード
されたデータを格納して減算を行なう。フラグレジスタ
７は、ステータス（フラグ）を格納するレジスタであ
り、各チャンネル毎に備えており、減算レジスタ６に格
納されているデータが“０”の場合にアクティブにな
る。
されたデータを格納して減算を行なう。フラグレジスタ
７は、ステータス（フラグ）を格納するレジスタであ
り、各チャンネル毎に備えており、減算レジスタ６に格
納されているデータが“０”の場合にアクティブにな
る。
【００２０】このマイクロコンピュータシステムは、タ
イミング発生回路５によって所定の周期でタイミング信
号を発生させ、ＤＭＡＣ４がそのタイミング信号に同期
してＲＡＭ３の予め定められた領域のデータをＤＭＡに
よって読み出して減算レジスタ６に格納し、そのデータ
が“０”以外か否かを判断する。
イミング発生回路５によって所定の周期でタイミング信
号を発生させ、ＤＭＡＣ４がそのタイミング信号に同期
してＲＡＭ３の予め定められた領域のデータをＤＭＡに
よって読み出して減算レジスタ６に格納し、そのデータ
が“０”以外か否かを判断する。
【００２１】そして、そのデータが“０”以外であると
きには、減算レジスタ６によって“０”以外であると判
断されたデータから“１”を減算し、ＤＭＡＣ４がその
減算されたデータをＲＡＭ３の元の領域にＤＭＡによっ
て書き込む。また、ＲＡＭ３に予め定められた領域を複
数個設けた場合、ＤＭＡＣ４はその各領域に対して上述
の処理を実行する。
きには、減算レジスタ６によって“０”以外であると判
断されたデータから“１”を減算し、ＤＭＡＣ４がその
減算されたデータをＲＡＭ３の元の領域にＤＭＡによっ
て書き込む。また、ＲＡＭ３に予め定められた領域を複
数個設けた場合、ＤＭＡＣ４はその各領域に対して上述
の処理を実行する。
【００２２】さらに、ＤＭＡＣ４はタイミング信号の発
生回数を計数し、その計数された発生回数に応じた周期
によってＲＡＭ３の各領域に対するデータの読み出し及
び書き込みを行なう。あるいはまた、読み出されたデー
タが“０”のときにはＲＡＭ３の領域への書き込みを禁
止する。さらにまた、ＤＭＡによるデータの読み出し及
び書き込みを連続したＣＰＵサイクルで行なう。
生回数を計数し、その計数された発生回数に応じた周期
によってＲＡＭ３の各領域に対するデータの読み出し及
び書き込みを行なう。あるいはまた、読み出されたデー
タが“０”のときにはＲＡＭ３の領域への書き込みを禁
止する。さらにまた、ＤＭＡによるデータの読み出し及
び書き込みを連続したＣＰＵサイクルで行なう。
【００２３】そしてまた、ＤＭＡＣ４はフラグレジスタ
７にＲＡＭ３の予め定められた領域のデータが“０”で
あるか否かを示すフラグを格納して、ＲＡＭ３の各領域
のデータを同時にチェックする。
７にＲＡＭ３の予め定められた領域のデータが“０”で
あるか否かを示すフラグを格納して、ＲＡＭ３の各領域
のデータを同時にチェックする。
【００２４】次に、上述した処理を具体的な数値を用い
てさらに説明する。例えば、タイミング発生回路５によ
ってタイミング信号をタイミング周期：５msで発生さ
せ、ソフトウェアタイマの仕様として、タイミング周
期：５msのタイマを８チャンネル、タイミング周期：２
０msのタイマを４チャンネル、タイミング周期：５０ms
のタイマを１０チャンネルとし、それぞれデータを８ビ
ットとする。
てさらに説明する。例えば、タイミング発生回路５によ
ってタイミング信号をタイミング周期：５msで発生さ
せ、ソフトウェアタイマの仕様として、タイミング周
期：５msのタイマを８チャンネル、タイミング周期：２
０msのタイマを４チャンネル、タイミング周期：５０ms
のタイマを１０チャンネルとし、それぞれデータを８ビ
ットとする。
【００２５】したがって、タイミング周期：５msのタイ
マ（以下「Ｓタイマ」と称する）は最大２５６×５ms＝
１２８０msの監視時間が可能である。また、タイミング
周期：２０msのタイマ（以下「Ｍタイマ」と称する）は
最大２５６×２０ms＝５１２０msの監視時間が可能であ
る。さらに、タイミング周期：５０msのタイマ（以下
「Ｌタイマ」と称する）は最大２５６×５０ms＝１２．
８s の時間監視が可能である。
マ（以下「Ｓタイマ」と称する）は最大２５６×５ms＝
１２８０msの監視時間が可能である。また、タイミング
周期：２０msのタイマ（以下「Ｍタイマ」と称する）は
最大２５６×２０ms＝５１２０msの監視時間が可能であ
る。さらに、タイミング周期：５０msのタイマ（以下
「Ｌタイマ」と称する）は最大２５６×５０ms＝１２．
８s の時間監視が可能である。
【００２６】また、ＲＡＭ３の領域をＳ，Ｍ，Ｌの各タ
イマに割り当てる。図２はＲＡＭ３の領域をＳ，Ｍ，Ｌ
の各タイマに割り当てたときのフォーマット例を示す説
明図である。ＲＡＭ３の各領域を、Ｓタイマには８バイ
ト、Ｍタイマには４バイト、Ｌタイマには１０バイトを
それぞれ割り当てる。
イマに割り当てる。図２はＲＡＭ３の領域をＳ，Ｍ，Ｌ
の各タイマに割り当てたときのフォーマット例を示す説
明図である。ＲＡＭ３の各領域を、Ｓタイマには８バイ
ト、Ｍタイマには４バイト、Ｌタイマには１０バイトを
それぞれ割り当てる。
【００２７】そして、システムがスタートすると、タイ
ミング周期：５ms毎に順序良く決められたＤＭＡを行な
う。図３は各タイミング周期におけるＤＭＡを実行する
タイマを示す説明図である。まず、Ｓタイマについて
は、各タイミングでＳ１〜Ｓ８の各タイマのＤＭＡを行
なう。つまり、Ｓタイマはタイミング周期：５ms毎に減
算（デクリメント）するので、Ｓ１〜Ｓ８の各タイマの
ＤＭＡは毎周期に行なわれる。
ミング周期：５ms毎に順序良く決められたＤＭＡを行な
う。図３は各タイミング周期におけるＤＭＡを実行する
タイマを示す説明図である。まず、Ｓタイマについて
は、各タイミングでＳ１〜Ｓ８の各タイマのＤＭＡを行
なう。つまり、Ｓタイマはタイミング周期：５ms毎に減
算（デクリメント）するので、Ｓ１〜Ｓ８の各タイマの
ＤＭＡは毎周期に行なわれる。
【００２８】また、Ｍタイマについては、タイミング１
〜４でそれぞれＭ１〜Ｍ４の各タイマのＤＭＡを行な
い、次のタイミング５〜８で再びそれぞれＭ１〜Ｍ４の
各タイマのＤＭＡを行なう。つまり、Ｍタイマはタイミ
ング周期：２０msなので４周期毎に１回減算（デクリメ
ント）するため、Ｍ１〜Ｍ４の各タイマのＤＭＡは４周
期の間にそれぞれ順番に１回だけＤＭＡが行なわれる。
〜４でそれぞれＭ１〜Ｍ４の各タイマのＤＭＡを行な
い、次のタイミング５〜８で再びそれぞれＭ１〜Ｍ４の
各タイマのＤＭＡを行なう。つまり、Ｍタイマはタイミ
ング周期：２０msなので４周期毎に１回減算（デクリメ
ント）するため、Ｍ１〜Ｍ４の各タイマのＤＭＡは４周
期の間にそれぞれ順番に１回だけＤＭＡが行なわれる。
【００２９】さらに、Ｌタイマについては、タイミング
１〜１０でそれぞれＬ１〜Ｌ１０の各タイマのＤＭＡを
行ない、次のタイミング１１〜２０で再びそれぞれＬ１
〜Ｌ１０の各タイマのＤＭＡを行なう。つまり、Ｌタイ
マはタイミング周期：５０ｍｓなので１０周期に１回減
算（デクリメント）するため、Ｌ１〜Ｌ１０の各タイマ
のＤＭＡは１０周期の間にそれぞれ順番に１回だけＤＭ
Ａが行なわれる。
１〜１０でそれぞれＬ１〜Ｌ１０の各タイマのＤＭＡを
行ない、次のタイミング１１〜２０で再びそれぞれＬ１
〜Ｌ１０の各タイマのＤＭＡを行なう。つまり、Ｌタイ
マはタイミング周期：５０ｍｓなので１０周期に１回減
算（デクリメント）するため、Ｌ１〜Ｌ１０の各タイマ
のＤＭＡは１０周期の間にそれぞれ順番に１回だけＤＭ
Ａが行なわれる。
【００３０】なお、Ｍタイマについては４周期に１回Ｍ
１〜Ｍ４の各タイマをＤＭＡするようにしてもよいが、
この実施例ではＤＭＡの回数を平均化するため、Ｍ１〜
Ｍ４の各タイマを１周期に１回づつ順番にＤＭＡを行な
っている。
１〜Ｍ４の各タイマをＤＭＡするようにしてもよいが、
この実施例ではＤＭＡの回数を平均化するため、Ｍ１〜
Ｍ４の各タイマを１周期に１回づつ順番にＤＭＡを行な
っている。
【００３１】次に、各ＤＭＡによって読み出（リード）
したデータを減算レジスタ６に格納し、まず、“０”で
あるか否かを判断（チェック）し、“０”の場合は減算
（デクリメント）動作を禁止（インヒビット）する。
“０”でない場合は“１”減算（デクリメント）し、さ
らに、減算（デクリメント）した結果が“０”であるか
否かを判断（チェック）する。
したデータを減算レジスタ６に格納し、まず、“０”で
あるか否かを判断（チェック）し、“０”の場合は減算
（デクリメント）動作を禁止（インヒビット）する。
“０”でない場合は“１”減算（デクリメント）し、さ
らに、減算（デクリメント）した結果が“０”であるか
否かを判断（チェック）する。
【００３２】また、“０”の場合はそのタイマに割り当
てられているフラグレジスタに“１”を立てる。その
後、ＲＡＭ３の元のアドレスに対してその演算されたデ
ータをＤＭＡによって格納する。
てられているフラグレジスタに“１”を立てる。その
後、ＲＡＭ３の元のアドレスに対してその演算されたデ
ータをＤＭＡによって格納する。
【００３３】このマイクロコンピュータシステムをソフ
トウェアとして使用する場合、通常のソフトウェアタイ
マの使用と同じであり、例えば、タイミング周期：３０
ｍｓの時間監視をしたいとき、Ｓタイマを用いて（例え
ば、図２のＳ１〜Ｓ８のいずれのタイマでもよい）、Ｓ
タイマのＲＡＭ領域に“６”をセットする。その後、そ
のセットしたＳタイマに該当するフラグを監視していれ
ば良い。“６”をセットした場合、セットしてからフラ
グが立つのは２５ms〜３０ms後となる。
トウェアとして使用する場合、通常のソフトウェアタイ
マの使用と同じであり、例えば、タイミング周期：３０
ｍｓの時間監視をしたいとき、Ｓタイマを用いて（例え
ば、図２のＳ１〜Ｓ８のいずれのタイマでもよい）、Ｓ
タイマのＲＡＭ領域に“６”をセットする。その後、そ
のセットしたＳタイマに該当するフラグを監視していれ
ば良い。“６”をセットした場合、セットしてからフラ
グが立つのは２５ms〜３０ms後となる。
【００３４】このようにして、ソフトウェアタイマのデ
ータ転送，減算（デクリメント），及び判断作業をハー
ドウェア化することによって、ＣＰＵ１のソフトウェア
による作業量の削減が実現し、その分、ソフトウェアが
他の仕事を多くできるという付加価値を生む。
ータ転送，減算（デクリメント），及び判断作業をハー
ドウェア化することによって、ＣＰＵ１のソフトウェア
による作業量の削減が実現し、その分、ソフトウェアが
他の仕事を多くできるという付加価値を生む。
【００３５】また、タイマの種類を増やすことができる
ことにより、長時間タイマが必要な場合など、セットす
るデータが“８”ビットの“２５６”を越えないように
防ぐことができる。したがって、ハードウェアの規模を
逆に抑えることができる。これは、セットデータが
“８”ビットを越えると、“８”ビットＣＰＵシステム
の場合、ＤＭＡ転送を２回に分けて行なう必要がでてく
るためである。
ことにより、長時間タイマが必要な場合など、セットす
るデータが“８”ビットの“２５６”を越えないように
防ぐことができる。したがって、ハードウェアの規模を
逆に抑えることができる。これは、セットデータが
“８”ビットを越えると、“８”ビットＣＰＵシステム
の場合、ＤＭＡ転送を２回に分けて行なう必要がでてく
るためである。
【００３６】さらに、一般的なマイクロコンピュータシ
ステムではＤＭＡによるデータの読み出し（リード）及
び書き込み（ライト）に間隔があると、データの書き込
みの誤動作を起こす原因になるが、この実施例のマイク
ロコンピュータシステムでは、これを防止することがで
きる。
ステムではＤＭＡによるデータの読み出し（リード）及
び書き込み（ライト）に間隔があると、データの書き込
みの誤動作を起こす原因になるが、この実施例のマイク
ロコンピュータシステムでは、これを防止することがで
きる。
【００３７】図４は一般的なマイクロコンピュータシス
テムにおけるＤＭＡによる誤動作の一例を示す説明図で
ある。例えば、一般的なマイクロコンピュータシステム
において、ソフトタイマを使おうとしてデータ“５０”
をメモリに書き込んだが、その前にＤＭＡによってメモ
リのデータが読み出（リード）されている場合、その読
み出（リード）されたデータが“０”のとき、減算（デ
クリメント）せずに元のメモリ位置に“０”を書き込み
（ライト）すると、先のデータ“５０”が“０”に変わ
ってしまう。
テムにおけるＤＭＡによる誤動作の一例を示す説明図で
ある。例えば、一般的なマイクロコンピュータシステム
において、ソフトタイマを使おうとしてデータ“５０”
をメモリに書き込んだが、その前にＤＭＡによってメモ
リのデータが読み出（リード）されている場合、その読
み出（リード）されたデータが“０”のとき、減算（デ
クリメント）せずに元のメモリ位置に“０”を書き込み
（ライト）すると、先のデータ“５０”が“０”に変わ
ってしまう。
【００３８】したがって、一般的なマイクロコンピュー
タシステムにおいてはタイマをセットするときと、ＤＭ
Ａのタイミングには気をつけて使わなければならない
が、この実施例のマイクロコンピュータシステムでは、
リードデータが“０”のときはライトを禁止するので上
述のような誤動作を防ぐことができる。
タシステムにおいてはタイマをセットするときと、ＤＭ
Ａのタイミングには気をつけて使わなければならない
が、この実施例のマイクロコンピュータシステムでは、
リードデータが“０”のときはライトを禁止するので上
述のような誤動作を防ぐことができる。
【００３９】また、ＤＭＡの読み出し（リード）及び書
き込み（ライト）に１ＣＰＵサイクルたりとも間隔をな
くすことによっても誤動作を防ぐことができる。この
際、データが“０”か否かを判断しなくてもよくなる。
さらに、各タイマの結果を複数個同時にチェックするこ
とができ、ソフトウェアの作業量をさらに軽減させるこ
とができる。
き込み（ライト）に１ＣＰＵサイクルたりとも間隔をな
くすことによっても誤動作を防ぐことができる。この
際、データが“０”か否かを判断しなくてもよくなる。
さらに、各タイマの結果を複数個同時にチェックするこ
とができ、ソフトウェアの作業量をさらに軽減させるこ
とができる。
【００４０】
【発明の効果】以上説明してきたように、この発明によ
るマイクロコンピュータシステムによれば、時間監視に
かかわるＣＰＵの処理負担を軽減させることができ、そ
の時間監視の処理の際の誤動作を防止することができ
る。
るマイクロコンピュータシステムによれば、時間監視に
かかわるＣＰＵの処理負担を軽減させることができ、そ
の時間監視の処理の際の誤動作を防止することができ
る。
【図１】この発明の一実施例であるマイクロコンピュー
タシステムの構成例を示す図である。
タシステムの構成例を示す図である。
【図２】図１のＲＡＭ３の領域をＳ，Ｍ，Ｌの各タイマ
に割り当てたときのフォーマット例を示す説明図であ
る。
に割り当てたときのフォーマット例を示す説明図であ
る。
【図３】図１のマイクロコンピュータシステムにおける
各タイミング毎のＤＭＡを行なうタイマを示す説明図で
ある。
各タイミング毎のＤＭＡを行なうタイマを示す説明図で
ある。
【図４】一般的なマイクロコンピュータシステムにおけ
るＤＭＡによる誤動作の一例を示す説明図である。
るＤＭＡによる誤動作の一例を示す説明図である。
１：セントラルプロセッシングユニット（ＣＰＵ） ２：リードオンリメモリ（ＲＯＭ） ３：ランダムアクセスメモリ（ＲＡＭ） ４：ダイレクト・メモリアクセス・コントローラ（ＤＭ
ＡＣ） ５：タイミング発生回路 ６：減算レジスタ ７：フラグレジスタ（ステータスレジスタ）
ＡＣ） ５：タイミング発生回路 ６：減算レジスタ ７：フラグレジスタ（ステータスレジスタ）
Claims (6)
- 【請求項１】 ＣＰＵ，ＲＯＭ，及びＲＡＭを備えたマ
イクロコンピュータシステムにおいて、所定の周期でタ
イミング信号を発生させる手段と、該手段によって発生
されたタイミング信号に同期して前記ＲＡＭの予め定め
られた領域のデータをダイレクトメモリアクセスによっ
て読み出す手段と、該手段によって読み出されたデータ
が“０”以外か否かを判断する手段と、該手段によって
“０”以外であると判断されたデータから“１”を減算
したデータをダイレクトメモリアクセスによって前記Ｒ
ＡＭの元の領域に書き込む手段とを設けたことを特徴と
するマイクロコンピュータシステム。 - 【請求項２】 請求項１記載のマイクロコンピュータシ
ステムにおいて、 前記ＲＡＭに予め定められた領域を複数個設けたことを
特徴とするマイクロコンピュータシステム。 - 【請求項３】 請求項２記載のマイクロコンピュータシ
ステムにおいて、 前記タイミング信号の発生回数を計数する手段と、該手
段によって計数された発生回数に応じた周期によって前
記ＲＡＭの各領域に対するデータの読み出し及び書き込
みを行なわせる手段を設けたことを特徴とするマイクロ
コンピュータシステム。 - 【請求項４】 請求項１乃至３のいずれか一項に記載の
マイクロコンピュータシステムにおいて、前記読み出さ
れたデータが“０”のときは前記ＲＡＭの領域への書き
込みを禁止する手段を設けたことを特徴とするマイクロ
コンピュータシステム。 - 【請求項５】 請求項１乃至３のいずれか一項に記載の
マイクロコンピュータシステムにおいて、前記ダイレク
トメモリアクセスによるデータの読み出し及び書き込み
を連続したＣＰＵサイクルで行なう手段を設けたことを
特徴とするマイクロコンピュータシステム。 - 【請求項６】 請求項１乃至５のいずれか一項に記載の
マイクロコンピュータシステムにおいて、前記ＲＡＭの
予め定められた領域のデータが“０”であるか否かを示
すフラグを格納するステータスレジスタを設けたことを
特徴とするマイクロコンピュータシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5179665A JPH0736743A (ja) | 1993-07-21 | 1993-07-21 | マイクロコンピュータシステム |
| US08/275,741 US5497481A (en) | 1992-07-21 | 1994-07-19 | Microcomputer computer system having plural programmable timers and preventing memory access operations from interfering with timer start requests |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5179665A JPH0736743A (ja) | 1993-07-21 | 1993-07-21 | マイクロコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0736743A true JPH0736743A (ja) | 1995-02-07 |
Family
ID=16069742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5179665A Pending JPH0736743A (ja) | 1992-07-21 | 1993-07-21 | マイクロコンピュータシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5497481A (ja) |
| JP (1) | JPH0736743A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5878382A (en) * | 1996-06-20 | 1999-03-02 | International Business Machines Corporation | Method and apparatus for timing and monitoring inactivity periods |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5576436A (en) * | 1978-12-01 | 1980-06-09 | Toshiba Corp | Display unit |
| US4688166A (en) * | 1984-08-03 | 1987-08-18 | Motorola Computer Systems, Inc. | Direct memory access controller supporting multiple input/output controllers and memory units |
| US4716523A (en) * | 1985-06-14 | 1987-12-29 | International Business Machines Corporation | Multiple port integrated DMA and interrupt controller and arbitrator |
| US4782439A (en) * | 1987-02-17 | 1988-11-01 | Intel Corporation | Direct memory access system for microcontroller |
-
1993
- 1993-07-21 JP JP5179665A patent/JPH0736743A/ja active Pending
-
1994
- 1994-07-19 US US08/275,741 patent/US5497481A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5497481A (en) | 1996-03-05 |
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