JPS6217803A - プログラマブルコントロ−ラの制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は数値制御工作機械に対するシーケンス制御を行
なうプログラマブルコントローラの制御方式に関するも
のである。

（従来の技術〕 従来、数値制御装置側と工作機械側との間には多数のリ
レ一群からなる強電回路が介在し、数値制御装置からの
指令により所定のリレーを動作させ、これにより指令に
応じた動作を機械要素に行なわせていた。しかし、上述
したように、強電回路を介在させた場合、装置が大型化
すると共にリレーが多数必要となることから、コスト高
となる問題があった。

そこで、プログラム処理により強電回路の機能を実現す
る所謂ストアードプロダラム方式のプログラマブルコン
トローラが多く使用されるようになってきている。

このような、ストアードプロダラム方式のプログラマプ
ルコントローラは、一般にメモリにラダ一方式のシーケ
ンスプログラムを記憶させておき、プロセラ号がシーケ
ンスプログラムを実行することにより、機械のシーケン
ス制御を行なうようにしている。ラダ一方式のシーケン
スプログラムとは、強電回路の機能を命令コードで論理
的にプログラムしたものであり、例えば、第６図（Ａ）
に示すリレー接点とリレーコイルとで示される強電回路
の一部であるラダー図に対応するラダ一方式のシーケン
スプログラムは同図（Ｂ）に示すもの″　となる。ここ
で、ＲＤ、八ＮＤ、ＷＲＴ、ＯＲＮＯＴ等はそれぞれ命
令コードで、ＲＤは続出命令、ＡＮＤは論理積演算命令
、ＷＲＴは書込命令、ＯＲは論理和演算命令、ＯＲＮＯ
Ｔは否定値との論理和演算命令である。また、１０．０
．２００．１等は命令コードを実行するデータメモリ上
のアドレス（所定番地、所定ビット）である。このシー
ケンスプログラムの命令群の実行により、（ａ７ｂ）＋
ｃの論理演算が実行され、その演算結果（“１”或いは
０”）がデータメモリの２１０番地の第１ビツト目に記
憶される。

これを強電回路の動１ジ４−４述べれば、リレー接点ａ
、ｂ、ｃの接点状態に応じてリレーコイルｄが励磁され
ることになる。

プログラマブルコントローラは、一般に上述したような
ラダ一方式のシーケンスプログラムに従って論理演算を
行ない、機械のシーケンスコントロールを行なうが、こ
の他６ともパスカル等の高級言語またはアセンブラ言語
で記述されたプログラムの実行或いは診断データ、設置
データをＣＲＴ画面に表示させる画面表示処理を行なっ
ている。

ここで、パスカル等の高級言語またはアセンブラ言語で
記述されたプログラムを実行するのは、ラダ一方式のプ
ログラムでは四則績算、関数演算等の処理を記述す、る
ことが困難な一合があるからである。

第７図は上述したような、■ラダ一方式のプログラムの
実行■画面表示処理■パスカル等の高級−語またはアセ
ンブラ言ｉで記述されたプログラムの実行を行なう従来
のプログラマブルコントローラの動作説明図である。尚
、各処理■〜■の優先レベルは■〉■〉■となっている
ものである。

同図から判るように、従来のプログラマブルコントロー
ラに於いてはラダ一方式のプログラムの実行と画面表示
処理とを一画面分の表示処理が終了するまで交互に行な
い、一画面分の画面表示処理が終了した後ラダ一方式の
プログラムの実行とパスカル等の高級言語またはアセン
ブラ言語で記述されているプログラムの実行とを交互に
行なうようにしている。尚、単位周期を中に於けるラダ
一方式のプログラムの実行時間Ｐは任意に設定できるも
のである。こめように、従来方式に於いては一画面分の
画面表示処理が終了した後でなけれハコハスカル等の高
級言語またはアセンブラ言語で記述されたプログラムを
実行することができないため、高級言語またはアセンブ
ラ言語で記述されたプログラムを多く実行することが必
要な場合、シーケンスコントロールを効率良く行なうこ
とができない問題があった。

〔発明が解決しようとする問題点〕

本発明は前述の如き問題点を解決したものであり、その
目的は高級言語またはアセンブラ言語で記述されたプロ
グラムを多く実行する必要があるシーケンスコントロー
ルに於いても、効率良くシーケンスコントロールを行な
うことができるようにすることにある。

〔発明の構成〕

本発明は前述の如き問題点を解決するため、第１図に示
すように、メモリ１にプログラムを記憶させておき、該
メモリ１に記憶されているプログラムに従った制御を行
なうストアードプログラム方式のプログラマブルコント
ローラに於いて、前記メモリ１に優先レベルがそれぞれ
異なる第１゜第２及び第３のプログラムを記憶させると
共に、単位時間内に於ける前記第１のプログラムによる
処理の実行時間を設定する第１の設定手段２と、前記第
２．第３のプログラムによる処理の実行比率を設定する
第２の設定手段３と、前記第１．第２及び第３のプログ
ラムを管理する管理手段４とを設け、該管理手段４は前
記単位時間内に於いて前記第１の設定手段２で設定され
た時間前記第１のプログラムによる処理を行なうと共に
、残りの時間前記第２の設定手段３で設定された実行比
率に基づいて前記第２或いは前記第３のプログラムによ
る処理を実行するようにしたものである。

〔作　用〕

第２の設定手段３で設定された比率で第２．第３のプロ
グラムによる処理が行なわれるものであるから、第３の
プログラムを多く使用する必要があるシーケンスコント
ロール或いは第３のプログラムを余り使用する必要がな
いシーケンスコントロールを実行する場合に於いても効
率を高いものとすることができる。

〔実施例〕

第２図は本発明の実施例のブロック線図であり、１０は
数値制御装置、２０はプログラマブルコントローラ、３
０は工作機械、１１はプロセッサ、１２はメモす、１３
はテープリーグ、１４は指令テープ、１５はキーボード
、１６は表示装置、１７はサーボ回路に分配パルスＸｐ
、Ｙｐを出力するパルス分配回路、１８は数値制御装置
ＩＯとプログラマブルコントローラ２０とで共用するＲ
ＡＭ、２１はプロセッサ、２２はメモリ、詔は等測的に
強電回路の各リレーのオン、オフを示すデータを“１″
、０″に対応して記憶するデータメモリ、２４は入出力
部である。尚、プログラマブルコントローラ２０内のメ
モリ２２には第３図に示すように、ラダ一方式のプログ
ラムにより記述されたシーケンスプログラム（以下シー
ケンスプログラムＡと称す）が記憶されている領域＃Ａ
と、画面表示用のプログラム（以下画面表示用プログラ
ムＢと称す）が記憶されている領域＃Ｂと、パスカル等
の高級言語またはアセンブラ言語で記述されているプロ
グラムが記憶されている領域Ｃとが設けられているもの
である。また、各プログラムＡ、Ｂ、Ｃの優先レベルは
Ａ＞Ｂ＞Ｃとなっているものである。

また、第４図はプログラマブルコントローラ２０内のプ
ロセッサ２１の処理内容の一部を示すフローチャートで
あり、以下、同図を参照して第２図の動作を説明する。

第４図のフローチャートに示した処理は単位時間Ｔ（例
えば８　ｍ５ｅｃ）毎に行なわれるものであり、ステッ
プＳＯではシーケンスプログラムを実行するか否かを判
断する。実行要求は一定周期またはシーケンスプログラ
ムを緊急に処理する場合に発生する。ステップＳ１では
フラグＦが「１」であるか否か、即ち画面表示用プログ
ラムＢによる処理が実行されているか高級言語またはア
センブラ言語で記述されているプログラムＣによる処理
が実行されているかを判断する。ステップＳ１の判断結
果がＹＥＳの場合は、プロセッサ２１は画面表示用プロ
グラムＢによる処理を中断させ（ステップＳ２）、次い
でその内部に設けられているレジスタＢに画面表示用プ
ログラムＢの復帰情報（例えば、中断時に実行されてい
た命令が記憶されているメモリ２２のアドレス）を格納
しくステップ、Ｓ３）、この後ステップＳ６の処理に移
る。また、スチップＳ１の判断結果がＮｏの場合は、プ
ロセッサ２１はプログラムＣによる処理を中断させ（ス
テップＳ４）、次いでその内部に設けられているレジス
タＣにプログラムＣの復帰情報を格納しくステップＳ５
）、この後ステップＳ６の処理に移る。

尚、フラグＦは初期状態（電源投入時）に於いて「０」
にセントされるものである。

プロセッサ２１はその内部に設けられているレジスタＡ
に格納されているシーケンスプログラムＡの復帰情報を
読込むとくステップｓ６）、タイマにシーケンスプログ
ラムＡによる処理の実行時間Ｔｘ　　（Ｔｘ　＜Ｔの関
係を有し、例えばキーボード１５より入力されるもので
ある）をセットしくステップＳ７）、次いでステップＳ
６で読込んだ復帰情報に基づいてシーケンスプログラム
Ａによる処理を再開する（ステップＳ８）。この後、前
記タイマがタイムアツプしたと判断すると、即ちシーケ
ンスプログラムＡによる処理がＴにの間行なわれたと判
断すると（ステップＳ９）、プロセッサ２１はシーケン
スプログラムＡによる処理を中断しく１１） （ステップ５ＩＯ）、次いでレジスタ八にシーケンスプ
ログラムＡの復帰情報を格納する（ステップ５１１）。

ステップ３１１の処理が終了すると、プロセッサ２１は
その内部に設けられているレジスタＤに格納されている
数値ＤＣとＲＡＭ１Ｂの所定領域に記憶されている数値
Ｐとを加算し、その加算結果をレジスタＤに格納する（
ステップ５１２）。ここで、Ｐは画面表示用プログラム
Ｂによる処理とプログラムＣによる処理との合計を１０
０　　（％）とした場合のプログラムＣによる処理の実
行比率（％）を表すものであり（Ｏ≦Ｐ≦１００）、例
えばキーボード１５より入力され、ＲＡＭ１Ｂの所定領
域に記憶されるものである。尚、初期状態に於いてはレ
ジスタＤにはＯが格納されているものである。

ステップ３１２の処理が終了すると、プロセッサ２１は
レジスタＤに格納されている数値ＤＣがＤＣ、＜１００
の関係を満足させているか否かを判断しくステップ５１
３）、その判断結果がＹＥＳの場合はフラグＦを「１」
としくステップ３１４）、次いでしく１２） ジスタＢから画面表示用プログラムＢ（Ｄｆｆｌ帰情報
を□読込み（ステップ３１６）、次いでステップ３１５
で読込んだ復帰情報に基づいて画面表示用プログラムＢ
による処理を再開する（ステップ３１６）。

また、ステップ３１３の判断結果がＮＯの場合はプロセ
ッサ２】はレジスタＤに格納されている数値ＤＣから１
００を減算し、減算結果をレジスタＤに格納しくステッ
プ３１７）、次いでフラグＦを「０」とし′（ステップ
３１８）、次いでレジスタＣからプログラムＣの復帰情
報を読込み（ステップ５１９）、次いでステップ３１９
で読込んだ復帰情報に基づいてプログラムＣによる処理
を再開する（ステップ５２０）。

従って、プログラムＣによる処理の実行比率Ｐが例えば
四％に設定されているとすると、ステップ３１３の判断
結果がＹＥＳとなるのは５サイクル中１回であるから、
シーケンスプログラムＡ１画面表示用プログラムＢ及び
プログラムＣによる処理は第５図（Ａ）の比率で行なわ
れることになる。

また、実行比率Ｐが例えば（資）％に設定されていると
すると、ステップ３．１３の判断結果がＹＥＳとなるの
は５サイクル中４回であるから、シーケンスプログラム
Ａ１画面表示用プログラムＢ及びプログラムＣによる処
理は同図（Ｂ）に示す比率で行なわれることになる。

このように、本実施例によれば画面表示用プロゲラ・ム
Ｂによる処理とプログラムＣによる処理とを実行比率Ｐ
に応じた比率で実行することができ、従゛来例のように
ある時間帯に画面表示用プログラムＢによる処理或いは
プログラムＣによる処理が片寄ることがないので、パス
カル等の高級言語またはアセンブラ言語で記述されたプ
ログラムＣによる処理が多く要求される場合に於いて効
率良くシーケンスコントロールを行なうことができる。

〔発明の効果〕

以上説明したように、本発明は、メモリにプログラムを
記憶させておき、該メモリに記憶されているプログラム
に従った制御を行なうストアードプログラム方式のプロ
グラマブルコントローラに於いて、前記メモリに優先レ
ベルがそれぞれ異なる第１．第２及び第３のプログラム
（実施例に於いてはシーケンスプログラムＡ２画面表示
用プログラムＢ及びプログラムＣ）を記憶させると共に
、単位時間内に於ける前記第１のプログラムによる処理
の実行時間（実施例に於いてはＴｘ）を設定する第１の
設定手段と、前記第２．第３のプログラムによる処理の
実行比率（実施例に於いてはＰ）を設定する第２の設定
手段と、前記第１．第２及び第３のプログラムを管理す
る管理手段とを設け、該管理手段は前記単位時間内に於
いて前記第１の設定手段で設定された時間前記第１のプ
ログラムによる処理を行なうと共に、残りの時間前記第
２の設定手段で設定された実行比率に基づいて前記第２
或いは前記第３のプログラムによる処理を実行するもの
であるから、パスカル等の高級言語またはアセンブラ言
語で記述されたプログラムＣを多く使用する必要がある
シーケンスコントロール或いはプログラムＣを余り使用
する必要がないシーケンスコントロールを実行する場合
に於いても効率を高いものとすることができる利点があ
る。

【図面の簡単な説明】

第１図は本発明の構成図、第２図は本発明の実施例のブ
ロック線図、第３図はメモリの記憶内容を示す図、第４
図はプロセッサ２１の処理内容を示すフローチャート、
第５図は第２図の動作説明図、第６図はラダー図とこれ
に対応するシーケンスプログラムとを示す図、第７図は
従来例の動作説明図である。 １はメモリ、２，３はそれぞれ第１．第２の設定手段、
４は管理手段、１０は数値制御装置、２０はプログラマ
ブルコントローラ、３０は工作機械、１１はプロセッサ
、１２はメモリ、１３はテープリーグ、１４は指令テー
プ、１５はキーボード、１６は表示装置、１７はサーボ
回路に分配パルスＸｐ、Ｙｐを出力するパルス分配回路
、１８は数値制御装置１０とプログラマブルコントロー
ラ２０とで共用するＲＡＭ、２１はプロセッサ、２２は
メモリ、詔はデータメモリ、２４は入出力部である。

Claims (3)

【特許請求の範囲】
1. （１）メモリにプログラムを記憶させておき、該メモリ
   に記憶されているプログラムに従った制御を行なうスト
   アードプログラム方式のプログラマブルコントローラに
   於いて、 前記メモリに優先レベルがそれぞれ異なる第１、第２及
   び第３のプログラムを記憶させると共に、単位時間内に
   於ける前記第１のプログラムによる処理の実行時間を設
   定する第１の設定手段と、前記第２、第３のプログラム
   による処理の実行比率を設定する第２の設定手段と、 前記第１、第２及び第３のプログラムを管理する管理手
   段とを設け、 該管理手段は前記単位時間内に於いて前記第１の設定手
   段で設定された時間前記第１のプログラムによる処理を
   行なうと共に、残りの時間前記第２の設定手段で設定さ
   れた実行比率に基づいて前記第２或いは前記第３のプロ
   グラムによる処理を実行することを特徴とするプログラ
   マブルコントローラの制御方式。
2. （２）前記第２の設定手段は前記第２のプログラムによ
   る処理と前記第３のプログラムによる処理との合計を１
   ００％とした場合の前記第３のプログラムの実行比率を
   示す数値を設定することを特徴とする特許請求の範囲第
   １項記載のプログラマブルコントローラの制御方式。
3. （３）前記管理手段は前記第２のプログラムによる処理
   が実行される毎に前記第２の設定手段で設定された数値
   が累積加算されるレジスタを有し、該レジスタに格納さ
   れている数値が１００未満の場合は前記第２のプログラ
   ムによる処理を実行し、該レジスタに格納されている数
   値が１００以上の場合は該レジスタに格納されている数
   値から１００を減算した数値を該レジスタに格納した後
   前記第３のプログラムによる処理を実行することを特徴
   とする特許請求の範囲第１、第２項記載のプログラマブ
   ルコントローラの制御方式。