JPH0736773A - 記憶データから多重データストリームを得るためのデュアルメモリバッファ装置及び方法 - Google Patents
記憶データから多重データストリームを得るためのデュアルメモリバッファ装置及び方法Info
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- JPH0736773A JPH0736773A JP6105941A JP10594194A JPH0736773A JP H0736773 A JPH0736773 A JP H0736773A JP 6105941 A JP6105941 A JP 6105941A JP 10594194 A JP10594194 A JP 10594194A JP H0736773 A JPH0736773 A JP H0736773A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/907—Television signal recording using static stores, e.g. storage tubes or semiconductor memories
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
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- Controls And Circuits For Display Device (AREA)
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 連続フレームのデータを処理して、データを
異なる順序で含む多数のデータストリームを出力する。 【構成】 現在の入力ビデオフレームからの画素をグル
ープ化して連続画素対を形成し、第１クロックレートφ
で第１メモリバンク１６に保存する。保存された画素対
は、前のビデオフレームを含む第２メモリバンク１８か
ら第２クロックレート２φで読み出され、その間に現在
のビデオフレームからの画素対はレートφで第１メモリ
バンク１６に保存される。これにより、現在のビデオフ
レームから１対の画素が保存されるたびに、前のビデオ
フレームから２対の画素が読み出される。第２メモリバ
ンクから出力された前のビデオフレームからの画素対を
組み合わせて、画素をそれぞれ異なる順序で提供する２
つのデータストリームを形成する。メモリバンク１４、
２０は交互に連続フレームを処理するように切り換えら
れる。
異なる順序で含む多数のデータストリームを出力する。 【構成】 現在の入力ビデオフレームからの画素をグル
ープ化して連続画素対を形成し、第１クロックレートφ
で第１メモリバンク１６に保存する。保存された画素対
は、前のビデオフレームを含む第２メモリバンク１８か
ら第２クロックレート２φで読み出され、その間に現在
のビデオフレームからの画素対はレートφで第１メモリ
バンク１６に保存される。これにより、現在のビデオフ
レームから１対の画素が保存されるたびに、前のビデオ
フレームから２対の画素が読み出される。第２メモリバ
ンクから出力された前のビデオフレームからの画素対を
組み合わせて、画素をそれぞれ異なる順序で提供する２
つのデータストリームを形成する。メモリバンク１４、
２０は交互に連続フレームを処理するように切り換えら
れる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルデータの通
信に関し、さらに詳しくは、ディジタル情報の連続フレ
ームを処理して各フレームから多数の異なるデータスト
リームを得ることに関する。本発明は特に、異なる処理
機能のために多数の異なる走査フォーマットを必要とす
るディジタル映像信号の通信に適用可能である。
信に関し、さらに詳しくは、ディジタル情報の連続フレ
ームを処理して各フレームから多数の異なるデータスト
リームを得ることに関する。本発明は特に、異なる処理
機能のために多数の異なる走査フォーマットを必要とす
るディジタル映像信号の通信に適用可能である。
【０００２】
【従来の技術】テレビジョン信号は従来、特定の国々で
採用されている様々な標準に従って、アナログ形式で伝
送されている。例えば、米国は米国テレビジョン方式委
員会（ＮＴＳＣ）の標準を採用している。欧州の大半の
国々は、ＰＡＬ（Phase Alternating Line）またはＳＥ
ＣＡＭ（Sequential Color And Memory）標準を採用し
ている。
採用されている様々な標準に従って、アナログ形式で伝
送されている。例えば、米国は米国テレビジョン方式委
員会（ＮＴＳＣ）の標準を採用している。欧州の大半の
国々は、ＰＡＬ（Phase Alternating Line）またはＳＥ
ＣＡＭ（Sequential Color And Memory）標準を採用し
ている。
【０００３】テレビジョン信号のディジタル伝送は、ア
ナログ技術よりずっと高い品質の映像および音声サービ
スを配布することができる。ディジタル伝送方式は、衛
星によってケーブルテレビ加入者へ、および／または直
接に家庭用衛星テレビ受信機へ放送される信号にとって
特に有利である。ディジタルテレビジョン送受信システ
ムは、オーディオ業界でディジタルコンパクトディスク
がアナログ蓄音機レコードに大部分取って代わったのと
ちょうど同じように、既存のアナログシステムに取って
代わるであろうと予想される。
ナログ技術よりずっと高い品質の映像および音声サービ
スを配布することができる。ディジタル伝送方式は、衛
星によってケーブルテレビ加入者へ、および／または直
接に家庭用衛星テレビ受信機へ放送される信号にとって
特に有利である。ディジタルテレビジョン送受信システ
ムは、オーディオ業界でディジタルコンパクトディスク
がアナログ蓄音機レコードに大部分取って代わったのと
ちょうど同じように、既存のアナログシステムに取って
代わるであろうと予想される。
【０００４】ディジタルテレビジョンシステムでは、か
なりの量のディジタルデータを伝送しなければならな
い。高精細度テレビジョン（ＨＤＴＶ）の場合には特に
そうである。ディジタルテレビジョンシステムでは、加
入者は、映像、音声、およびデータを加入者に提供する
受信機／デスクランブラを介して、ディジタルデータス
トリームを受信する。利用可能な無線周波数スペクトル
を最も効率的に使用するために、ディジタルテレビジョ
ン信号を圧縮し、伝送しなければならないデータの量を
最小にすることが有利である。
なりの量のディジタルデータを伝送しなければならな
い。高精細度テレビジョン（ＨＤＴＶ）の場合には特に
そうである。ディジタルテレビジョンシステムでは、加
入者は、映像、音声、およびデータを加入者に提供する
受信機／デスクランブラを介して、ディジタルデータス
トリームを受信する。利用可能な無線周波数スペクトル
を最も効率的に使用するために、ディジタルテレビジョ
ン信号を圧縮し、伝送しなければならないデータの量を
最小にすることが有利である。
【０００５】テレビジョン信号の映像部は、ひとつにま
とまって動画を形成する一続きのビデオフレームから成
る。ディジタルテレビジョンシステムでは、ビデオフレ
ームの各走査線は、「画素」と呼ばれる一続きのディジ
タルデータによって形成される。テレビジョン信号の各
ビデオフレームを形成するためには、大量のデータが必
要である。例えば、ＮＴＳＣ解像度で１ビデオフレーム
を形成するには、７．４メガビットのデータが必要にな
る。これは、６４０画素×４８０走査線の画面を使用
し、赤、緑および青の三原色のそれぞれに８ビットの輝
度値を使用する場合を想定したものである。高精細度テ
レビジョンの場合には、それよりかなり多くのデータ
が、各ビデオフレームを形成するために必要である。こ
の量のデータを扱うためには、特にＨＤＴＶの場合に
は、データを圧縮しなければならない。ビデオ圧縮技術
は、従来の通信チャネルによるディジタル映像信号の効
率的な伝送を可能にする。こうした技術は、映像信号の
重要な情報をより効率的に表現するために、隣接画素間
の相関を利用する圧縮アルゴリズムを使用する。
とまって動画を形成する一続きのビデオフレームから成
る。ディジタルテレビジョンシステムでは、ビデオフレ
ームの各走査線は、「画素」と呼ばれる一続きのディジ
タルデータによって形成される。テレビジョン信号の各
ビデオフレームを形成するためには、大量のデータが必
要である。例えば、ＮＴＳＣ解像度で１ビデオフレーム
を形成するには、７．４メガビットのデータが必要にな
る。これは、６４０画素×４８０走査線の画面を使用
し、赤、緑および青の三原色のそれぞれに８ビットの輝
度値を使用する場合を想定したものである。高精細度テ
レビジョンの場合には、それよりかなり多くのデータ
が、各ビデオフレームを形成するために必要である。こ
の量のデータを扱うためには、特にＨＤＴＶの場合に
は、データを圧縮しなければならない。ビデオ圧縮技術
は、従来の通信チャネルによるディジタル映像信号の効
率的な伝送を可能にする。こうした技術は、映像信号の
重要な情報をより効率的に表現するために、隣接画素間
の相関を利用する圧縮アルゴリズムを使用する。
【０００６】最も効果的で頻繁に使用される分類に属す
るビデオ圧縮のアルゴリズムの１つは、「変換符号化
（transform coder）」と呼ばれている。このようなシ
ステムでは、画像のブロックが線形的および連続的に、
画像強度ドメインとは大きく異なる特徴を持つ新しいド
メインに変換される。ブロックは、離散コサイン変換の
（ＤＣＴ）の場合のように重ならないときもあり、ラッ
プト直交変換（lapped orthogonal transform）（ＬＯ
Ｔ）の場合のように重なるときもある。ＤＣＴを使用し
たシステムは、チェンおよびプラット著"Scene Adaptiv
e Coder", IEEE Transactions on Communications, Vo
l. COM-32, No. 3, March 1984および１９８８年１２月
１３日にリューらに発行された"Two-Dimensional Discr
ete CosineTransform Processor"と題する米国特許第
４，７９１，５９８号に記述されている。ＬＯＴを使用
したシステムは、マルバーおよびステーリン著"The LO
T: Transform Coding Without Blocking Effects", IEE
E Transactions on Acoustics, Speech, and Signal Pr
ocessing, Vol. 37, No. 3, April 1989に記述されてい
る。
るビデオ圧縮のアルゴリズムの１つは、「変換符号化
（transform coder）」と呼ばれている。このようなシ
ステムでは、画像のブロックが線形的および連続的に、
画像強度ドメインとは大きく異なる特徴を持つ新しいド
メインに変換される。ブロックは、離散コサイン変換の
（ＤＣＴ）の場合のように重ならないときもあり、ラッ
プト直交変換（lapped orthogonal transform）（ＬＯ
Ｔ）の場合のように重なるときもある。ＤＣＴを使用し
たシステムは、チェンおよびプラット著"Scene Adaptiv
e Coder", IEEE Transactions on Communications, Vo
l. COM-32, No. 3, March 1984および１９８８年１２月
１３日にリューらに発行された"Two-Dimensional Discr
ete CosineTransform Processor"と題する米国特許第
４，７９１，５９８号に記述されている。ＬＯＴを使用
したシステムは、マルバーおよびステーリン著"The LO
T: Transform Coding Without Blocking Effects", IEE
E Transactions on Acoustics, Speech, and Signal Pr
ocessing, Vol. 37, No. 3, April 1989に記述されてい
る。
【０００７】画像変換は、画像強度の画素間に存在する
相関を減少するために使用される。こうして、これらの
変換はエネルギを比較的少数の変換係数に凝集する。多
くの一般的な変換は、人間の視覚系のモデルに基づく係
数の量子化を容易にする性質を持つ。例えば、ＤＣＴ
は、周波数スペクトルの特定の帯域のエネルギを表わす
振幅を持つ係数を生成する。したがって、人の視覚器が
画像の高周波領域または細部領域より低周波領域の誤差
に敏感であるという事実を利用することができる。一般
に、高周波係数は常に低周波より粗に量子化される。
相関を減少するために使用される。こうして、これらの
変換はエネルギを比較的少数の変換係数に凝集する。多
くの一般的な変換は、人間の視覚系のモデルに基づく係
数の量子化を容易にする性質を持つ。例えば、ＤＣＴ
は、周波数スペクトルの特定の帯域のエネルギを表わす
振幅を持つ係数を生成する。したがって、人の視覚器が
画像の高周波領域または細部領域より低周波領域の誤差
に敏感であるという事実を利用することができる。一般
に、高周波係数は常に低周波より粗に量子化される。
【０００８】ＤＣＴの出力は、エネルギを２次元周波数
ドメインで表わす係数のマトリックスである。エネルギ
の多くは、低周波領域であるマトリックスの左上角に集
中する。係数を左上角からジグザクに走査すると、得ら
れるシーケンスは、特にシーケンスの終りの方に長いゼ
ロの列を含むことになる。ＤＣＴ圧縮アルゴリズムの主
要な目的の１つは、ゼロを生成し、これらを一つに束ね
て効率的な符号化を達成することである。
ドメインで表わす係数のマトリックスである。エネルギ
の多くは、低周波領域であるマトリックスの左上角に集
中する。係数を左上角からジグザクに走査すると、得ら
れるシーケンスは、特にシーケンスの終りの方に長いゼ
ロの列を含むことになる。ＤＣＴ圧縮アルゴリズムの主
要な目的の１つは、ゼロを生成し、これらを一つに束ね
て効率的な符号化を達成することである。
【０００９】送信された係数のストリームから映像信号
を再構築するためには、信号を符号化するために用いた
変換（例えばＤＣＴ）の逆を行う必要がある。一般に、
変換係数は８×８ブロックまたは１６×１６ブロックの
ように、ｎ×ｎブロックの係数を単位として伝送され
る。係数を逆変換するためには、送信機で使用したのと
同じブロック・フォーマット走査順序（例えばジグザグ
走査）を使用して、受信機でこれらを再順序付けする必
要がある。
を再構築するためには、信号を符号化するために用いた
変換（例えばＤＣＴ）の逆を行う必要がある。一般に、
変換係数は８×８ブロックまたは１６×１６ブロックの
ように、ｎ×ｎブロックの係数を単位として伝送され
る。係数を逆変換するためには、送信機で使用したのと
同じブロック・フォーマット走査順序（例えばジグザグ
走査）を使用して、受信機でこれらを再順序付けする必
要がある。
【００１０】また、例えば、ＤＣＴ処理で使用するブロ
ック走査ではなく、線単位（line-by-line）走査が必要
な「フィルム・モード」による処理を可能にする場合な
ど、入力した画素を異なる順序で並べる方が望ましいこ
ともある。
ック走査ではなく、線単位（line-by-line）走査が必要
な「フィルム・モード」による処理を可能にする場合な
ど、入力した画素を異なる順序で並べる方が望ましいこ
ともある。
【００１１】入力ディジタル画像データのフレームを処
理する前に保存するために、２つのメモリバッファを使
用することは周知である。一般に、現在のフレームの入
力画像データが第１メモリバンクに保存され、その間に
前のフレームのデータが第２メモリバンクから読み出さ
れる。１つのフレームが終るとバッファが交換され、１
フレームのデータを受け取ったばかりのメモリバンクは
そのデータを出力し、もう１つのメモリバンクは次のフ
レームのデータを受け取る。この技術は、入力画像デー
タの走査フォーマットを、その後の処理に必要なフォー
マットに変換するのに便利である。
理する前に保存するために、２つのメモリバッファを使
用することは周知である。一般に、現在のフレームの入
力画像データが第１メモリバンクに保存され、その間に
前のフレームのデータが第２メモリバンクから読み出さ
れる。１つのフレームが終るとバッファが交換され、１
フレームのデータを受け取ったばかりのメモリバンクは
そのデータを出力し、もう１つのメモリバンクは次のフ
レームのデータを受け取る。この技術は、入力画像デー
タの走査フォーマットを、その後の処理に必要なフォー
マットに変換するのに便利である。
【００１２】
【発明が解決しようとする課題】異なる処理機能のため
に２つの異なる走査フォーマットが必要な場合、追加メ
モリバンクが設けられてきた。追加メモリバンクを設け
ると、システム設計が複雑かつ高価になる程度にまで、
メモリおよびそれに伴うハードウェアの要件が増加す
る。
に２つの異なる走査フォーマットが必要な場合、追加メ
モリバンクが設けられてきた。追加メモリバンクを設け
ると、システム設計が複雑かつ高価になる程度にまで、
メモリおよびそれに伴うハードウェアの要件が増加す
る。
【００１３】２つだけのメモリバンクを利用して、異な
る走査フォーマットを必要とする多数の異なる処理機能
をサポートする機構を提供することは利益になる。そう
した機構は、システムのスループットを低下することな
く、同一の受信情報に基づいて多数の異なる出力データ
ストリームを形成しなければならない。
る走査フォーマットを必要とする多数の異なる処理機能
をサポートする機構を提供することは利益になる。そう
した機構は、システムのスループットを低下することな
く、同一の受信情報に基づいて多数の異なる出力データ
ストリームを形成しなければならない。
【００１４】本発明は、上述の利点を備えた、複数デー
タストリームを出力するためのデュアルメモリバッファ
機構を提供する。
タストリームを出力するためのデュアルメモリバッファ
機構を提供する。
【００１５】
【課題を解決するための手段】本発明に従って、ディジ
タル情報バイトを含む連続フレームを保存し、その後に
各フレームについてＮ個のデータストリームを出力する
装置を提供する。前記バイトは、用途によって任意の長
さとすることができる（例：８ビット）。Ｎ個のデータ
ストリームのそれぞれが、その後の処理のために異なる
順序でそのフレームに対するバイトを提供する。例え
ば、フレームが画像データ（つまり画素）のフレームで
ある場合、１つのデータストリームではブロックフォー
マットによるＤＣＴ処理のために画素を提供し、別のデ
ータストリームでは線単位によるフィルムモード処理の
ために画素を提供することができる。
タル情報バイトを含む連続フレームを保存し、その後に
各フレームについてＮ個のデータストリームを出力する
装置を提供する。前記バイトは、用途によって任意の長
さとすることができる（例：８ビット）。Ｎ個のデータ
ストリームのそれぞれが、その後の処理のために異なる
順序でそのフレームに対するバイトを提供する。例え
ば、フレームが画像データ（つまり画素）のフレームで
ある場合、１つのデータストリームではブロックフォー
マットによるＤＣＴ処理のために画素を提供し、別のデ
ータストリームでは線単位によるフィルムモード処理の
ために画素を提供することができる。
【００１６】この装置は、交互フレームを保存する第１
および第２メモリバンクから成る。第１メモリバンクは
入力フレームのバイトを保存するように適応され、その
間に第２メモリバンクは前のフレームのバイトを出力す
る。その次のフレームでは第１メモリバンクと第２メモ
リバンクの役割が逆になり、これが交互に繰り返され
る。第１および第２メモリバンクにおけるバイトの入力
および出力を制御する手段を設ける。メモリバンクは、
この制御手段によって提供される読出しおよび書込みス
トローブおよびアドレスに応答し、（ｉ）１回の書込み
ストローブに対しＮバイトの率で、書込みアドレスによ
って決定される順序で入力フレームデータを保存し、
（ii）１回の読出しストローブで、Ｎ個の異なるデータ
ストリームのうちの次の連続データストリームに対し、
読出しアドレスによって指定されたＮバイトのフレーム
データを出力する。Ｎ回の読出しストローブごとに１回
の書込みストリームが発生する。１回の読出しストロー
ブごとに各データストリームに１バイトを提供するため
に、Ｎ個の異なるデータストリームのそれぞれに対しメ
モリバンクから出力されるフレームデータをバッファリ
ングする手段を設ける。
および第２メモリバンクから成る。第１メモリバンクは
入力フレームのバイトを保存するように適応され、その
間に第２メモリバンクは前のフレームのバイトを出力す
る。その次のフレームでは第１メモリバンクと第２メモ
リバンクの役割が逆になり、これが交互に繰り返され
る。第１および第２メモリバンクにおけるバイトの入力
および出力を制御する手段を設ける。メモリバンクは、
この制御手段によって提供される読出しおよび書込みス
トローブおよびアドレスに応答し、（ｉ）１回の書込み
ストローブに対しＮバイトの率で、書込みアドレスによ
って決定される順序で入力フレームデータを保存し、
（ii）１回の読出しストローブで、Ｎ個の異なるデータ
ストリームのうちの次の連続データストリームに対し、
読出しアドレスによって指定されたＮバイトのフレーム
データを出力する。Ｎ回の読出しストローブごとに１回
の書込みストリームが発生する。１回の読出しストロー
ブごとに各データストリームに１バイトを提供するため
に、Ｎ個の異なるデータストリームのそれぞれに対しメ
モリバンクから出力されるフレームデータをバッファリ
ングする手段を設ける。
【００１７】制御手段は、各メモリバンク用の書込みア
ドレス生成器およびＮ読出しアドレス生成器から構成す
ることができる。メモリバンクが入力フレームからバイ
トを保存するために受け取ったときに、１つのメモリバ
ンクの書込みアドレス生成器をそのメモリバンクのアド
レスポートに結合する手段を設ける。また、メモリバン
クがそこからバイトを出力するときに、そのメモリバン
クの異なる読出しアドレス生成器をメモリバンクのアド
レスポートに連続的に結合する手段を設ける。さらに、
一度に１つのフレームのデータを処理するために、第１
および第２メモリバンクをバッファリング手段に交互に
結合する手段を設けることができる。
ドレス生成器およびＮ読出しアドレス生成器から構成す
ることができる。メモリバンクが入力フレームからバイ
トを保存するために受け取ったときに、１つのメモリバ
ンクの書込みアドレス生成器をそのメモリバンクのアド
レスポートに結合する手段を設ける。また、メモリバン
クがそこからバイトを出力するときに、そのメモリバン
クの異なる読出しアドレス生成器をメモリバンクのアド
レスポートに連続的に結合する手段を設ける。さらに、
一度に１つのフレームのデータを処理するために、第１
および第２メモリバンクをバッファリング手段に交互に
結合する手段を設けることができる。
【００１８】バッファリング手段は、現在の読出しアド
レスに応答してメモリバンクによって出力されるＮ個の
データバイトを一度に受け取るために、制御手段によっ
て生成されるそれぞれのイネーブル信号に応答するＮ個
のレジスタから構成することができる。各レジスタに対
応するデータセレクタが、連続読出しストローブに応答
して、レジスタからＮデータバイトのそれぞれを連続的
に出力する。各データセレクタは、データセレクタに対
応するレジスタが使用許可（イネーブル）されたとき
に、現在の読出しアドレスによって指定された順序でデ
ータバイトの連続ストリームを出力する。
レスに応答してメモリバンクによって出力されるＮ個の
データバイトを一度に受け取るために、制御手段によっ
て生成されるそれぞれのイネーブル信号に応答するＮ個
のレジスタから構成することができる。各レジスタに対
応するデータセレクタが、連続読出しストローブに応答
して、レジスタからＮデータバイトのそれぞれを連続的
に出力する。各データセレクタは、データセレクタに対
応するレジスタが使用許可（イネーブル）されたとき
に、現在の読出しアドレスによって指定された順序でデ
ータバイトの連続ストリームを出力する。
【００１９】別の実施例では、バッファリング手段は、
それぞれのメモリバンクに対し、各メモリバンクに結合
されたＮ個のレジスタから構成することができる。各レ
ジスタは制御手段によって生成されるそれぞれのイネー
ブル信号に応答し、現在の読出しアドレスに応答してメ
モリバンクから出力されるＮ個のデータバイトを一度に
受信する。各レジスタに対応するデータセレクタは、連
続読出しストローブに応答して、レジスタからＮデータ
バイトのそれぞれを連続的に出力する。また、第１およ
び第２メモリバンクのそれぞれに対応するデータセレク
タから出力されるデータバイトを多重化する手段を設け
る。この多重化手段は、Ｎ個の連続ストリームのデータ
バイトを出力する。各ストリームは、ストリームを形成
するために用いられるデータセレクタに対応するレジス
タが使用許可されたときに、現在の読出しアドレスによ
って指定される順序でデータバイトを提供する。
それぞれのメモリバンクに対し、各メモリバンクに結合
されたＮ個のレジスタから構成することができる。各レ
ジスタは制御手段によって生成されるそれぞれのイネー
ブル信号に応答し、現在の読出しアドレスに応答してメ
モリバンクから出力されるＮ個のデータバイトを一度に
受信する。各レジスタに対応するデータセレクタは、連
続読出しストローブに応答して、レジスタからＮデータ
バイトのそれぞれを連続的に出力する。また、第１およ
び第２メモリバンクのそれぞれに対応するデータセレク
タから出力されるデータバイトを多重化する手段を設け
る。この多重化手段は、Ｎ個の連続ストリームのデータ
バイトを出力する。各ストリームは、ストリームを形成
するために用いられるデータセレクタに対応するレジス
タが使用許可されたときに、現在の読出しアドレスによ
って指定される順序でデータバイトを提供する。
【００２０】本発明に係る方法では、画素データの連続
フレームを処理して、画素データを様々な順序で含むＮ
個のデータストリームを形成する。入ってきたフレーム
の画素データは、１書込みサイクルにつきＮ個の画素の
率で第１メモリバンクに保存され、前のフレームの画素
データは１回の読出しサイクルにつきＮ個の画素の率で
第２メモリバンクから出力され、これが第１および第２
メモリバンクの間で交互に繰り返される。読出しサイク
ルは書込みサイクルのＮ倍の率であり、１書込みサイク
ルにつきＮ個の画素を１組としてＮ組の出力画素が得ら
れる。Ｎ組のそれぞれに対しメモリバンクから出力され
る画素はバッファリングされ、Ｎ個のデータストリーム
を形成する。各読出しサイクル中に、画素データを出力
するメモリバンクは新しくアドレス指定され、データス
トリームのうちの次の連続ストリームのためにＮ個１組
の画素を出力する。
フレームを処理して、画素データを様々な順序で含むＮ
個のデータストリームを形成する。入ってきたフレーム
の画素データは、１書込みサイクルにつきＮ個の画素の
率で第１メモリバンクに保存され、前のフレームの画素
データは１回の読出しサイクルにつきＮ個の画素の率で
第２メモリバンクから出力され、これが第１および第２
メモリバンクの間で交互に繰り返される。読出しサイク
ルは書込みサイクルのＮ倍の率であり、１書込みサイク
ルにつきＮ個の画素を１組としてＮ組の出力画素が得ら
れる。Ｎ組のそれぞれに対しメモリバンクから出力され
る画素はバッファリングされ、Ｎ個のデータストリーム
を形成する。各読出しサイクル中に、画素データを出力
するメモリバンクは新しくアドレス指定され、データス
トリームのうちの次の連続ストリームのためにＮ個１組
の画素を出力する。
【００２１】さらに、本発明に従って、連続フレームの
画素データを処理し、画素データを異なる順序で含む２
つのデータストリームを形成する装置を提供する。ま
た、現在の入力ビデオフレームからの画素をグループ化
し、第１クロックレートφで第１メモリバンクに保存す
るために、画素の連続対を提供する手段を設ける。ま
た、現在のビデオフレームからの画素の対をレートφで
第１メモリバンクに保存している間に、前のビデオフレ
ームの保存された画素の対を第２メモリバンクから第２
クロックレート２φで読み出す手段を設ける。この読出
し手段は、現在のビデオフレームから保存される各対の
画素に対し、前のビデオフレームから２対の画素を読み
出す。さらに、読出し手段によって得られる画素の対を
２つのデータストリームに結合する手段を設ける。各デ
ータストリームは、前のフレームからの画素を異なる順
序で提供する。
画素データを処理し、画素データを異なる順序で含む２
つのデータストリームを形成する装置を提供する。ま
た、現在の入力ビデオフレームからの画素をグループ化
し、第１クロックレートφで第１メモリバンクに保存す
るために、画素の連続対を提供する手段を設ける。ま
た、現在のビデオフレームからの画素の対をレートφで
第１メモリバンクに保存している間に、前のビデオフレ
ームの保存された画素の対を第２メモリバンクから第２
クロックレート２φで読み出す手段を設ける。この読出
し手段は、現在のビデオフレームから保存される各対の
画素に対し、前のビデオフレームから２対の画素を読み
出す。さらに、読出し手段によって得られる画素の対を
２つのデータストリームに結合する手段を設ける。各デ
ータストリームは、前のフレームからの画素を異なる順
序で提供する。
【００２２】画素をグループ化する手段は、入力ビデオ
フレームから１クロックサイクルだけ画素を遅延させる
ラッチから構成することができる。ラッチからの遅延画
素を入力ビデオフレームにおける次の連続画素と結合し
て、１対の画素を提供する手段も設ける。
フレームから１クロックサイクルだけ画素を遅延させる
ラッチから構成することができる。ラッチからの遅延画
素を入力ビデオフレームにおける次の連続画素と結合し
て、１対の画素を提供する手段も設ける。
【００２３】読出し手段によって得た画素の対を２つの
データストリームに結合する手段は、第１および第２出
力レジスタから構成することができる。読出し手段によ
って得た画素の対を１つおきに第１出力レジスタに入力
し、読出し手段によって得た画素の対の残りを第２出力
レジスタに入力する手段を設ける。さらに、第１出力レ
ジスタから一度に１つづつ画素を検索して、２つのデー
タストリームのうちの１つを提供する手段を設ける。ま
た、第２出力レジスタから一度に１つづつ画素を検索し
て、もう一方のデータストリームを形成する手段を設け
る。
データストリームに結合する手段は、第１および第２出
力レジスタから構成することができる。読出し手段によ
って得た画素の対を１つおきに第１出力レジスタに入力
し、読出し手段によって得た画素の対の残りを第２出力
レジスタに入力する手段を設ける。さらに、第１出力レ
ジスタから一度に１つづつ画素を検索して、２つのデー
タストリームのうちの１つを提供する手段を設ける。ま
た、第２出力レジスタから一度に１つづつ画素を検索し
て、もう一方のデータストリームを形成する手段を設け
る。
【００２４】読出し手段は、第２メモリバンクに第２ク
ロックレート２φで別個のアドレスを提供するために結
合されたアドレス生成器から構成することができ、これ
によって、現在のビデオフレームから保存される各対の
画素に対し、前のビデオフレームから２対の画素が読み
出される。一方のメモリバンクが画素を保存するために
受け取る間に、他方のメモリバンクが画素を出力するよ
うに、第１および第２メモリバンクを交互に結合するた
め、スイッチ手段を設けることができる。
ロックレート２φで別個のアドレスを提供するために結
合されたアドレス生成器から構成することができ、これ
によって、現在のビデオフレームから保存される各対の
画素に対し、前のビデオフレームから２対の画素が読み
出される。一方のメモリバンクが画素を保存するために
受け取る間に、他方のメモリバンクが画素を出力するよ
うに、第１および第２メモリバンクを交互に結合するた
め、スイッチ手段を設けることができる。
【００２５】別の実施例では、読出し手段によって得た
画素の対を２つのデータストリームに結合する手段が、
それぞれのメモリバンクに対応する別個のレジスタから
成る。第１メモリバンクから画素を受け取るために、第
１および第２出力レジスタを結合する。第１メモリバン
クから出力される画素の対を１つおきに第１出力レジス
タに入力し、第１メモリバンクから出力される残りの画
素の対を第２出力レジスタに入力するための手段を設け
る。さらに、第２メモリバンクから画素を受け取るため
に、第３および第４出力レジスタを結合する。第２メモ
リバンクから出力された画素の対を１つおきに第３出力
レジスタに入力し、第２メモリバンクから出力される残
りの画素の対を第４出力レジスタに入力するための手段
を設ける。さらに、第１および第３出力レジスタから一
度に１つづつ画素を検索し、２つのデータストリームの
うちの１つを形成する手段を設ける。画素は第２および
第４出力レジスタから一度に１つづつ検索され、もう一
方のデータストリームりーむを形成する。
画素の対を２つのデータストリームに結合する手段が、
それぞれのメモリバンクに対応する別個のレジスタから
成る。第１メモリバンクから画素を受け取るために、第
１および第２出力レジスタを結合する。第１メモリバン
クから出力される画素の対を１つおきに第１出力レジス
タに入力し、第１メモリバンクから出力される残りの画
素の対を第２出力レジスタに入力するための手段を設け
る。さらに、第２メモリバンクから画素を受け取るため
に、第３および第４出力レジスタを結合する。第２メモ
リバンクから出力された画素の対を１つおきに第３出力
レジスタに入力し、第２メモリバンクから出力される残
りの画素の対を第４出力レジスタに入力するための手段
を設ける。さらに、第１および第３出力レジスタから一
度に１つづつ画素を検索し、２つのデータストリームの
うちの１つを形成する手段を設ける。画素は第２および
第４出力レジスタから一度に１つづつ検索され、もう一
方のデータストリームりーむを形成する。
【００２６】
【実施例】本発明は、２つのメモリバンクおよび関連出
力バッファを使用することにより、連続フレームのディ
ジタル情報を記憶し、このディジタル情報を異なる順序
で含む複数のデータストリームを出力することを可能に
する。本発明を実現する装置の第１実施例を、図１に示
す。入力データは、説明の目的のために連続ディジタル
ビデオフレームの画素によって構成することができる
が、これはデータ入力端子１０を介してラッチ１２に結
合される。ラッチ１２は２φのクロックレートで刻時さ
れる。これはデータが第１および第２メモリバンクにそ
れぞれ書き込まれるレートの２倍である。図に示す実施
例の場合、各画素の長さは８ビットである。ラッチ１２
の出力位置で、端子１０からの現在の８ビット画素が、
ラッチ１２によって遅延された前の８ビット画素と結合
され、書込みサイクル中に第１メモリバンク１６または
第２メモリバンク１８のどちらかに一緒に入力される１
対の画素（合計１６ビット）を形成する。
力バッファを使用することにより、連続フレームのディ
ジタル情報を記憶し、このディジタル情報を異なる順序
で含む複数のデータストリームを出力することを可能に
する。本発明を実現する装置の第１実施例を、図１に示
す。入力データは、説明の目的のために連続ディジタル
ビデオフレームの画素によって構成することができる
が、これはデータ入力端子１０を介してラッチ１２に結
合される。ラッチ１２は２φのクロックレートで刻時さ
れる。これはデータが第１および第２メモリバンクにそ
れぞれ書き込まれるレートの２倍である。図に示す実施
例の場合、各画素の長さは８ビットである。ラッチ１２
の出力位置で、端子１０からの現在の８ビット画素が、
ラッチ１２によって遅延された前の８ビット画素と結合
され、書込みサイクル中に第１メモリバンク１６または
第２メモリバンク１８のどちらかに一緒に入力される１
対の画素（合計１６ビット）を形成する。
【００２７】現在のフレームからの画素は全てメモリバ
ンクの一方に書き込まれ、その間に前のフレームからの
画素は他方のメモリバンクから読み出される。入力デー
タの新しいフレームが始まるたびにメモリバンクが交換
されるので、どの瞬間においてもシステムは一方のメモ
リバンクに書込みを行い、その間に他方のメモリバンク
から読出しを行う。データが書き込まれるメモリバンク
は、図２に示すシステム制御プロセッサ６０から「次の
フレーム」信号を受信するたびにトグルするスイッチ１
４によって制御される。制御プロセッサは、受信した画
素数（バイト）の計数を維持することによって、それぞ
れの新しいフレームを識別することができる。
ンクの一方に書き込まれ、その間に前のフレームからの
画素は他方のメモリバンクから読み出される。入力デー
タの新しいフレームが始まるたびにメモリバンクが交換
されるので、どの瞬間においてもシステムは一方のメモ
リバンクに書込みを行い、その間に他方のメモリバンク
から読出しを行う。データが書き込まれるメモリバンク
は、図２に示すシステム制御プロセッサ６０から「次の
フレーム」信号を受信するたびにトグルするスイッチ１
４によって制御される。制御プロセッサは、受信した画
素数（バイト）の計数を維持することによって、それぞ
れの新しいフレームを識別することができる。
【００２８】図に示す実施例では、各フレームの入力デ
ータに対し２つのデータストリームが形成される。しか
し、当業者は、各記憶場所に書き込まれるバイト数を増
加し、かつメモリからのデータ読出しレートをメモリへ
のデータ書込みレートに対しＮ倍に高めるだけで、任意
の数Ｎ個のデータストリームを形成することが可能であ
ることを理解されるであろう。図に示す実施例では、画
素レート２φ（これは「読出しストローブ」レートでも
ある）の半分にあたるφのレートで書込みストローブに
応答して２つの画素を各記憶場所に書き込むことによっ
て、２つのデータストリームの出力を達成する。こうし
て、先に述べたように、スイッチ１４の入力位置で、書
込みストローブごとに適切なメモリバンクに記憶するた
めの２つの連続画素を同時に得ることができる。
ータに対し２つのデータストリームが形成される。しか
し、当業者は、各記憶場所に書き込まれるバイト数を増
加し、かつメモリからのデータ読出しレートをメモリへ
のデータ書込みレートに対しＮ倍に高めるだけで、任意
の数Ｎ個のデータストリームを形成することが可能であ
ることを理解されるであろう。図に示す実施例では、画
素レート２φ（これは「読出しストローブ」レートでも
ある）の半分にあたるφのレートで書込みストローブに
応答して２つの画素を各記憶場所に書き込むことによっ
て、２つのデータストリームの出力を達成する。こうし
て、先に述べたように、スイッチ１４の入力位置で、書
込みストローブごとに適切なメモリバンクに記憶するた
めの２つの連続画素を同時に得ることができる。
【００２９】出力における２つの異なる走査フォーマッ
トをサポートするために、データストリームフォーマッ
トごとに別個の読出しアドレス生成器が必要である。別
個のアドレスは、第１メモリバンク１６のアドレスポー
トADD 1および第２メモリバンク１８のアドレスポートA
DD 2を介して、制御プロセッサ６０によってメモリバン
クに提供される。
トをサポートするために、データストリームフォーマッ
トごとに別個の読出しアドレス生成器が必要である。別
個のアドレスは、第１メモリバンク１６のアドレスポー
トADD 1および第２メモリバンク１８のアドレスポートA
DD 2を介して、制御プロセッサ６０によってメモリバン
クに提供される。
【００３０】図３は、制御プロセッサ６０による異なる
アドレスの生成を示す。制御プロセッサ６０は特に、両
方のメモリバンク１６、１８用の第１読出しアドレス生
成器７０、第２アドレス生成器７２、および書込みアド
レス生成器７４を備えている。マルチプレクサまたはス
イッチ７６は、アドレス生成器７０、アドレス生成器７
２、またはアドレス生成器７４の出力の１つを、第１メ
モリバンク１６のまたは第２メモリバンク１８のそれぞ
れのアドレスポートADD 1またはADD 2への入力として選
択する。書込みアドレス生成器は、メモリバンクに書き
込まれる全てのデータの書込みアドレスを提供するため
に使用される。第１読出しアドレス生成器７０は、第１
出力データストリーム（データストリーム１）を形成す
るために必要な順序でデータをメモリバンクから読み出
すために使用される。第２読出しアドレス生成器７２
は、第２出力データストリーム（データストリーム２）
に必要な順序でデータをメモリバンクから読み出すため
に必要なアドレスを提供するために使用される。読出し
ストローブは書込みストローブの２倍のレートであるの
で、データを出力するメモリバンクは、書込みストロー
ブに対応して現在データを保存中のメモリに１組のデー
タが入力されるたびに、異なる２組のデータを出力する
ようにアドレス指定することができる。
アドレスの生成を示す。制御プロセッサ６０は特に、両
方のメモリバンク１６、１８用の第１読出しアドレス生
成器７０、第２アドレス生成器７２、および書込みアド
レス生成器７４を備えている。マルチプレクサまたはス
イッチ７６は、アドレス生成器７０、アドレス生成器７
２、またはアドレス生成器７４の出力の１つを、第１メ
モリバンク１６のまたは第２メモリバンク１８のそれぞ
れのアドレスポートADD 1またはADD 2への入力として選
択する。書込みアドレス生成器は、メモリバンクに書き
込まれる全てのデータの書込みアドレスを提供するため
に使用される。第１読出しアドレス生成器７０は、第１
出力データストリーム（データストリーム１）を形成す
るために必要な順序でデータをメモリバンクから読み出
すために使用される。第２読出しアドレス生成器７２
は、第２出力データストリーム（データストリーム２）
に必要な順序でデータをメモリバンクから読み出すため
に必要なアドレスを提供するために使用される。読出し
ストローブは書込みストローブの２倍のレートであるの
で、データを出力するメモリバンクは、書込みストロー
ブに対応して現在データを保存中のメモリに１組のデー
タが入力されるたびに、異なる２組のデータを出力する
ようにアドレス指定することができる。
【００３１】出力メモリバンクから出力される２組のデ
ータを組み合わせて所望の２つの異なる出力データスト
リームを形成するためには、追加ハードウェアが必要で
ある。このハードウェアはスイッチ１４に相応するスイ
ッチ２０であり、第１および第２メモリバンクのどちら
が前に保存されたフレームのデータを出力し、どちらが
現在のフレームからデータを受信するかを選択する。全
体的に符号２１で示すバッファリング回路は、出力デー
タを組み合わせて２つの別個のデータストリームを形成
するために設けられている。
ータを組み合わせて所望の２つの異なる出力データスト
リームを形成するためには、追加ハードウェアが必要で
ある。このハードウェアはスイッチ１４に相応するスイ
ッチ２０であり、第１および第２メモリバンクのどちら
が前に保存されたフレームのデータを出力し、どちらが
現在のフレームからデータを受信するかを選択する。全
体的に符号２１で示すバッファリング回路は、出力デー
タを組み合わせて２つの別個のデータストリームを形成
するために設けられている。
【００３２】図１の実施例におけるバッファ回路機構２
１は、データストリーム１に対応する第１レジスタ２２
およびデータストリーム２に対応する第２レジスタ２４
を備えている。出力メモリバンクに提供されるアドレス
に応答して、読出しストローブごとに出力される１６ビ
ット対の画素は、レジスタ２２およびレジスタ２４の両
方に入力される。しかし、レジスタ２２、２４はイネー
ブルされたときに１対の画素をラッチするだけである。
レジスタ２２は、制御プロセッサ６０から出力されるEN
A A信号に応答して第１画素対をラッチし、レジスタ２
４は制御プロセッサ６０から出力されたENA B信号に応
答して第２画素対をラッチする。第１および第２画素対
は、単一書込みストローブに対応する２つの連続読出し
ストローブ中に出力される。レジスタ２２は、読出しス
トローブ中に出力メモリバンクから受け取った１６ビッ
トを、その２つの８ビット画素に分割する。データセレ
クタ２６は、個々の画素を直列化してデータストリーム
１を形成するために、レジスタ２２の２つの８ビット出
力の間の切換えを行う。データストリーム１は端子２７
から出力される。同様に、レジスタ２４は、イネーブル
されたときにラッチした１６ビット対の画素を２つの別
個の８ビット画素成分に分割する。データセレクタ２８
は、個々の画素を組み合わせてデータストリーム２を形
成するために、レジスタ２４の２つの８ビット出力の間
の切換えを行う。データストリーム２は端子２９から出
力される。
１は、データストリーム１に対応する第１レジスタ２２
およびデータストリーム２に対応する第２レジスタ２４
を備えている。出力メモリバンクに提供されるアドレス
に応答して、読出しストローブごとに出力される１６ビ
ット対の画素は、レジスタ２２およびレジスタ２４の両
方に入力される。しかし、レジスタ２２、２４はイネー
ブルされたときに１対の画素をラッチするだけである。
レジスタ２２は、制御プロセッサ６０から出力されるEN
A A信号に応答して第１画素対をラッチし、レジスタ２
４は制御プロセッサ６０から出力されたENA B信号に応
答して第２画素対をラッチする。第１および第２画素対
は、単一書込みストローブに対応する２つの連続読出し
ストローブ中に出力される。レジスタ２２は、読出しス
トローブ中に出力メモリバンクから受け取った１６ビッ
トを、その２つの８ビット画素に分割する。データセレ
クタ２６は、個々の画素を直列化してデータストリーム
１を形成するために、レジスタ２２の２つの８ビット出
力の間の切換えを行う。データストリーム１は端子２７
から出力される。同様に、レジスタ２４は、イネーブル
されたときにラッチした１６ビット対の画素を２つの別
個の８ビット画素成分に分割する。データセレクタ２８
は、個々の画素を組み合わせてデータストリーム２を形
成するために、レジスタ２４の２つの８ビット出力の間
の切換えを行う。データストリーム２は端子２９から出
力される。
【００３３】図１の装置の動作は、図４および図５のタ
イミング図を参照することによって、よりよく理解する
ことができる。図４は、スイッチ１４を介してデータを
現在受け取る側のメモリバンク１６または１８にデータ
を書き込むために使用されるタイミングを示す。書込み
ストローブ８８は、システムクロック８０の半分のレー
トで提供される。システムクロック８０は２φのレート
で作動する。これは読出しストローブのレートと同じで
ある。ラッチ１２の出力に現れる２つの画素の宛先とし
て受取側メモリバンクの次の記憶場所を指定するため
に、各書込みサイクル中に書込みアドレス８２のストリ
ームから個別書込みアドレスが得られる。ストリーム８
４、８６は、各書込みサイクル中に２つの画素がそれぞ
れの記憶場所に書き込まれることを示す。例えば、第１
書込みサイクル中に画素α０およびα１がアドレスＡＤ
Ｒ０によって指定される記憶場所に入力される。次の書
込みサイクル中には、画素α２およびα３がＡＤＲ１に
よって指定された記憶場所に保存される。次の書込みサ
イクル中には、画素α４およびα５がＡＤＲ２によって
指定された記憶場所に保存される。ストリーム８４は端
子１０に入力されるデータであり、ストリーム８６はラ
ッチ１２によって１クロックサイクル遅延させたデータ
である。図４から、各書込みストローブ８８中に、現在
のアドレス８２によって指定された記憶場所に書き込む
ために、２つの画素が得られることが明らかである。
イミング図を参照することによって、よりよく理解する
ことができる。図４は、スイッチ１４を介してデータを
現在受け取る側のメモリバンク１６または１８にデータ
を書き込むために使用されるタイミングを示す。書込み
ストローブ８８は、システムクロック８０の半分のレー
トで提供される。システムクロック８０は２φのレート
で作動する。これは読出しストローブのレートと同じで
ある。ラッチ１２の出力に現れる２つの画素の宛先とし
て受取側メモリバンクの次の記憶場所を指定するため
に、各書込みサイクル中に書込みアドレス８２のストリ
ームから個別書込みアドレスが得られる。ストリーム８
４、８６は、各書込みサイクル中に２つの画素がそれぞ
れの記憶場所に書き込まれることを示す。例えば、第１
書込みサイクル中に画素α０およびα１がアドレスＡＤ
Ｒ０によって指定される記憶場所に入力される。次の書
込みサイクル中には、画素α２およびα３がＡＤＲ１に
よって指定された記憶場所に保存される。次の書込みサ
イクル中には、画素α４およびα５がＡＤＲ２によって
指定された記憶場所に保存される。ストリーム８４は端
子１０に入力されるデータであり、ストリーム８６はラ
ッチ１２によって１クロックサイクル遅延させたデータ
である。図４から、各書込みストローブ８８中に、現在
のアドレス８２によって指定された記憶場所に書き込む
ために、２つの画素が得られることが明らかである。
【００３４】メモリバンクの一方に１フレームのデータ
が保存された後、そのデータがメモリバンクから読み出
され、その間に次のフレームのデータがもう一方のメモ
リバンクに書き込まれるように、スイッチ１４、２０は
トグル動作を行う。読出し動作中は、メモリ書込み動作
中のように２クロックサイクル８０ごとに１つのアドレ
ス８２が提供されるのではなく、図５に符号９０で示す
ように、各クロックサイクルごとに個別アドレスが提供
される。図に示す例では、第１データストリームはＤＣ
Ｔ処理に必要な順序でデータを提供し、第２データスト
リームはフィルム処理モード（ＦＭ）に従って処理する
ためのデータを提供する。これを達成するために、１つ
おきのアドレス９０で、ＤＣＴ処理またはフィルムモー
ド処理のどちらかのために順序付けたデータを交互に提
供する。こうして、例えば、図５の符号９０、９２で示
すように、読出しアドレスＤＣＴ０に応答して、現在デ
ータを出力している側のメモリが画素α０、α１を出力
する。次の読出しストローブでは、読出しアドレスＦＭ
０が、現在データを出力している側のメモリバンクをア
ドレス指定する。アドレスＦＭ０に応答して、このメモ
リバンクは現在保存されているビデオフレームの画素β
０、β１を出力する。次の読出しストローブでは、アド
レスＤＣＴ１がメモリバンクに提供され、メモリバンク
は画素α２、α３を出力することによって応答する。次
の読出しストローブでは、アドレスＦＭ１がメモリバン
クに提供され、メモリバンクはこれに応答してβ２、β
３を出力する。このプロセスが続き、１つおきの読出し
ストローブごとにＤＣＴ画素対またはフィルムモード画
素対がメモリバンクから出力される。
が保存された後、そのデータがメモリバンクから読み出
され、その間に次のフレームのデータがもう一方のメモ
リバンクに書き込まれるように、スイッチ１４、２０は
トグル動作を行う。読出し動作中は、メモリ書込み動作
中のように２クロックサイクル８０ごとに１つのアドレ
ス８２が提供されるのではなく、図５に符号９０で示す
ように、各クロックサイクルごとに個別アドレスが提供
される。図に示す例では、第１データストリームはＤＣ
Ｔ処理に必要な順序でデータを提供し、第２データスト
リームはフィルム処理モード（ＦＭ）に従って処理する
ためのデータを提供する。これを達成するために、１つ
おきのアドレス９０で、ＤＣＴ処理またはフィルムモー
ド処理のどちらかのために順序付けたデータを交互に提
供する。こうして、例えば、図５の符号９０、９２で示
すように、読出しアドレスＤＣＴ０に応答して、現在デ
ータを出力している側のメモリが画素α０、α１を出力
する。次の読出しストローブでは、読出しアドレスＦＭ
０が、現在データを出力している側のメモリバンクをア
ドレス指定する。アドレスＦＭ０に応答して、このメモ
リバンクは現在保存されているビデオフレームの画素β
０、β１を出力する。次の読出しストローブでは、アド
レスＤＣＴ１がメモリバンクに提供され、メモリバンク
は画素α２、α３を出力することによって応答する。次
の読出しストローブでは、アドレスＦＭ１がメモリバン
クに提供され、メモリバンクはこれに応答してβ２、β
３を出力する。このプロセスが続き、１つおきの読出し
ストローブごとにＤＣＴ画素対またはフィルムモード画
素対がメモリバンクから出力される。
【００３５】レジスタ２２はENA A信号によってイネー
ブルされ、ＤＣＴアドレスに応答して出力されるＤＣＴ
順序の画素だけをラッチする。これを符号９４で示す。
同様に、レジスタ２４はENA B信号に応答し、フィルム
モードアドレスに応答してフィルムモード順序でメモリ
バンクから出力される画素だけをラッチする。これを図
５の符号９６で示す。ENA A信号およびENA B信号はそれ
ぞれ図５の符号１０２、１０４で示す。
ブルされ、ＤＣＴアドレスに応答して出力されるＤＣＴ
順序の画素だけをラッチする。これを符号９４で示す。
同様に、レジスタ２４はENA B信号に応答し、フィルム
モードアドレスに応答してフィルムモード順序でメモリ
バンクから出力される画素だけをラッチする。これを図
５の符号９６で示す。ENA A信号およびENA B信号はそれ
ぞれ図５の符号１０２、１０４で示す。
【００３６】レジスタ２２はＤＣＴ処理用に出力される
順序の画素だけを保存するので、データセレクタ２６を
読出しストローブレート２φでトグルすることにより、
符号９８で示すように連続画素α０、α１、α２、α３
・・・を含むデータストリーム１が出力端子２７から得
られる。同様に、データセレクタ２８は、符号１００で
示すようにβ０、β１、β２、β３、β４・・・の順序
の画素から成るデータストリーム２を端子２９から出力
する。
順序の画素だけを保存するので、データセレクタ２６を
読出しストローブレート２φでトグルすることにより、
符号９８で示すように連続画素α０、α１、α２、α３
・・・を含むデータストリーム１が出力端子２７から得
られる。同様に、データセレクタ２８は、符号１００で
示すようにβ０、β１、β２、β３、β４・・・の順序
の画素から成るデータストリーム２を端子２９から出力
する。
【００３７】各アドレス位置に２つの画素が書き込まれ
るので、メモリバンクのアドレス指定が読出しストロー
ブレートの２分の１の書込みストローブレートで行われ
ても、システムのスループットは低下しない。実際、各
アドレス位置に２つの画素を書き込むことによって、本
発明は２つの異なるストリームにデータを読み出す能力
を提供する。各ストリームにおけるデータの順序は、図
３に示す第１読出しアドレス生成器７０および第２読出
しアドレス生成器７２によって出力側メモリバンクに提
供されるアドレスによってのみ制御される。これらの読
出しアドレス生成器は、図５に示すアドレスストリーム
９０を提供する。
るので、メモリバンクのアドレス指定が読出しストロー
ブレートの２分の１の書込みストローブレートで行われ
ても、システムのスループットは低下しない。実際、各
アドレス位置に２つの画素を書き込むことによって、本
発明は２つの異なるストリームにデータを読み出す能力
を提供する。各ストリームにおけるデータの順序は、図
３に示す第１読出しアドレス生成器７０および第２読出
しアドレス生成器７２によって出力側メモリバンクに提
供されるアドレスによってのみ制御される。これらの読
出しアドレス生成器は、図５に示すアドレスストリーム
９０を提供する。
【００３８】図６は本発明の別の実施例を示す。この例
では、第１および第２メモリバンク１６、１８のそれぞ
れに別個のレジスタを設ける。こうして、データを出力
側メモリから共通バッファリング回路機構２１へ送り出
すためのスイッチ２０を設ける代わりに、図６の実施例
では、第１メモリバンク１６にレジスタ３０、３２を対
応させ、第２メモリバンクにレジスタ３４、３６を対応
させる。レジスタ３０、３２、３４、３６の動作は、図
１の実施例のレジスタ２２、２４の動作と同様である。
各レジスタに対し、ENA AまたはENA B信号のいずれか、
および２φのレートの読出しストローブが入力される。
１６ビット画素対を直列化して連続８ビット画素を形成
するために、各レジスタにはデータセレクタ４０、４
２、４４、または４６が対応付けられている。スイッチ
４８、５０は、それぞれ制御プロセッサ６０（図２）か
らの次のフレーム信号に応答し、現在データを出力して
いる側のメモリバンクからそれぞれのデータストリーム
を出力する。特に、第１メモリバンク１６がデータを出
力しているとき、データストリーム１のために適切な順
序に並べられた画素が、スイッチ４８を介して端子５２
から出力される。第２メモリバンクがデータを出力して
いるとき、データストリーム１の順序の画素がスイッチ
４８を介して端子５２から出力し続ける。一方、スイッ
チ５０は、第１メモリバンク１６からの画素をデータス
トリーム２の順序で端子５４を介して出力する。第２メ
モリバンクがデータを出力するとき、スイッチ５０は適
切に順序付けられた画素を端子５４に結合する。
では、第１および第２メモリバンク１６、１８のそれぞ
れに別個のレジスタを設ける。こうして、データを出力
側メモリから共通バッファリング回路機構２１へ送り出
すためのスイッチ２０を設ける代わりに、図６の実施例
では、第１メモリバンク１６にレジスタ３０、３２を対
応させ、第２メモリバンクにレジスタ３４、３６を対応
させる。レジスタ３０、３２、３４、３６の動作は、図
１の実施例のレジスタ２２、２４の動作と同様である。
各レジスタに対し、ENA AまたはENA B信号のいずれか、
および２φのレートの読出しストローブが入力される。
１６ビット画素対を直列化して連続８ビット画素を形成
するために、各レジスタにはデータセレクタ４０、４
２、４４、または４６が対応付けられている。スイッチ
４８、５０は、それぞれ制御プロセッサ６０（図２）か
らの次のフレーム信号に応答し、現在データを出力して
いる側のメモリバンクからそれぞれのデータストリーム
を出力する。特に、第１メモリバンク１６がデータを出
力しているとき、データストリーム１のために適切な順
序に並べられた画素が、スイッチ４８を介して端子５２
から出力される。第２メモリバンクがデータを出力して
いるとき、データストリーム１の順序の画素がスイッチ
４８を介して端子５２から出力し続ける。一方、スイッ
チ５０は、第１メモリバンク１６からの画素をデータス
トリーム２の順序で端子５４を介して出力する。第２メ
モリバンクがデータを出力するとき、スイッチ５０は適
切に順序付けられた画素を端子５４に結合する。
【００３９】これで、本発明が連続フレームの画素デー
タを処理し、画素データを異なる順序で含むＮ個のデー
タストリームを提供することが理解されるはずである。
入力フレームの画素データは、書込みサイクルごとにＮ
個の画素の率で第１メモリバンクに保存され、その間に
前のフレームの画素データが、読出しサイクルごとにＮ
個の画素の率で第２メモリバンクから出力される。読出
しサイクルは書込みサイクルのＮ倍のレートであり、１
回の書込みサイクルにつきＮ個の画素を１組としてＮ組
の出力画素が得られる。Ｎ組のそれぞれに対しメモリバ
ンクから出力された画素はバッファに入れられ、適切な
順序のＮ個のデータストリームを形成する。
タを処理し、画素データを異なる順序で含むＮ個のデー
タストリームを提供することが理解されるはずである。
入力フレームの画素データは、書込みサイクルごとにＮ
個の画素の率で第１メモリバンクに保存され、その間に
前のフレームの画素データが、読出しサイクルごとにＮ
個の画素の率で第２メモリバンクから出力される。読出
しサイクルは書込みサイクルのＮ倍のレートであり、１
回の書込みサイクルにつきＮ個の画素を１組としてＮ組
の出力画素が得られる。Ｎ組のそれぞれに対しメモリバ
ンクから出力された画素はバッファに入れられ、適切な
順序のＮ個のデータストリームを形成する。
【００４０】本発明を種々の特定の実施例に関連して説
明してきたが、当業者は、請求の範囲に記載する本発明
の精神および範囲から逸脱することなく、多くの適応や
変更を行うことができることを理解されるであろう。例
えば、本発明はディジタル画像データ以外のデータの処
理に適用することができる。さらに、先に述べたよう
に、各メモリ位置に保存されるバイト数を増加し、それ
に対応して書込みストローブに対する読出しストローブ
のレートを増加することによって、任意の数のデータス
トリームを提供することが可能である。
明してきたが、当業者は、請求の範囲に記載する本発明
の精神および範囲から逸脱することなく、多くの適応や
変更を行うことができることを理解されるであろう。例
えば、本発明はディジタル画像データ以外のデータの処
理に適用することができる。さらに、先に述べたよう
に、各メモリ位置に保存されるバイト数を増加し、それ
に対応して書込みストローブに対する読出しストローブ
のレートを増加することによって、任意の数のデータス
トリームを提供することが可能である。
【図１】 各入力フレームのデータに対し２つの異な
るデータストリームを出力する、本発明に係るデュアル
メモリバッファ機構の第１実施例のブロック図である。
るデータストリームを出力する、本発明に係るデュアル
メモリバッファ機構の第１実施例のブロック図である。
【図２】 図１および図６の装置によって使用される
様々な制御信号を生成するのに使用される制御プロセッ
サを示すブロック図である。
様々な制御信号を生成するのに使用される制御プロセッ
サを示すブロック図である。
【図３】 図２の制御プロセッサによって出力される
様々な読出しおよび書込みアドレスを提供する回路機構
を示すブロック図である。
様々な読出しおよび書込みアドレスを提供する回路機構
を示すブロック図である。
【図４】 本発明に係るメモリバンクにデータを書き
込むために得られる様々なタイミング信号を示すタイミ
ング図である。
込むために得られる様々なタイミング信号を示すタイミ
ング図である。
【図５】 本発明に係るメモリバンクからデータを読
み出すために必要な様々なタイミング信号を示すタイミ
ング図である。
み出すために必要な様々なタイミング信号を示すタイミ
ング図である。
【図６】 第１および第２メモリバンクのそれぞれに
対し別個の出力バッファを設けた、本発明の装置の別の
実施例のブロック図である。
対し別個の出力バッファを設けた、本発明の装置の別の
実施例のブロック図である。
１０ データ入力端子 １２ ラッチ １４ スイッチ １６ 第１メモリバンク １８ 第２メモリバンク ２１ バッファリング回路 ２２ 第１レジスタ ２４ 第２レジスタ ２６ データセレクタ ２８ データセレクタ ６０ システム制御プロセッサ ７０ 第１読出しアドレス生成器 ７２ 第２読出しアドレス生成器 ７４ 書込みアドレス生成器 ７６ マルチプレクサ
Claims (17)
- 【請求項１】 ディジタル情報バイトを含む連続フレー
ムを保存し、その後各フレームに対しＮ個のデータスト
リームを出力する装置であり、各データストリームはそ
の後の処理のために前記バイトをそれぞれ異なる順序で
提供する、前記装置であって、 交互にフレームを保存するための第１および第２メモリ
バンクであって、前記第２メモリバンクが前フレームか
らバイトを出力する間は前記第１メモリバンクが入力フ
レームからのバイトを保存するべく作用し、前記第１メ
モリが前フレームからバイトを出力する間は前記第２メ
モリバンクが入力フレームからのバイトを保存するとこ
ろの第１および第２メモリバンクと、 前記第１および第２メモリバンクのバイトの入出力を制
御するための手段であって、前記メモリバンクが前記制
御手段によって提供される読出しおよび書込みストロー
ブおよびアドレスに応答して、（ｉ）書込みストローブ
ごとにＮバイトの比で書込みアドレスによって決定され
る順序で入力フレームデータを保存し、（ii）Ｎ個の読
出しストローブごとに１つの書込みストローブが生成さ
れるような読出しストローブごとに、前記Ｎ個の異なる
データストリームのうちの次の連続データストリームに
対し、読出しアドレスによって特定されたＮバイトのフ
レームデータを出力するところの制御手段と、 前記各データストローブ内の読出しストローブごとに１
バイト提供するよう、前記Ｎ個の異なるデータストリー
ムに対し、前記メモリバンクから出力されるフレームデ
ータをバッファリングするための手段と、から成る装
置。 - 【請求項２】 請求項１に記載の装置であって、前記制
御手段が、 各メモリバンクのための書込みアドレス生成器およびＮ
個の読出しアドレス生成器と、 メモリバンクが保存のために入力フレームからバイトを
受け取るときに、メモリバンクのための書込みアドレス
生成器をメモリバンクのアドレスポートに結合するため
の手段と、 メモリバンクがそこからバイトを出力するときに、メモ
リバンクの異なる読出しアドレス生成器をメモリバンク
のアドレスポートに順次結合するための手段と、から成
るところの装置。 - 【請求項３】 請求項１または２に記載の装置であっ
て、一度に１つのフレームからのデータを処理するため
に、前記バッファリング手段を前記第１および第２メモ
リバンクに交互に結合するための手段、から成る装置。 - 【請求項４】 請求項３に記載の装置であって、前記バ
ッファリング手段が、Ｎ個のレジスタの各々が前記制御
手段によって生成されるそれぞれのイネーブル信号に応
答し、現在の読出しアドレスに応答するメモリバンクか
ら出力されるＮデータバイトを、一度に受け取るための
Ｎ個のレジスタと、 連続読出しストローブに応答してレジスタから各Ｎデー
タバイトを順次出力するために、各レジスタに対応付け
られたデータセレクタと、から成り、 データセレクタに対応付けられたレジスタがイネーブル
されたときに、各データセレクタが現在の読出しアドレ
スによって指定される順序でデータバイトの連続ストリ
ームを出力することを特徴とするところの装置。 - 【請求項５】 請求項１または２のいずれかに記載の装
置であって、前記バッファリング手段が、前記各メモリ
バンクに対し、 メモリバンクに結合されたＮ個のレジスタであって、各
レジスタが、前記制御手段によって生成されるそれぞれ
のイネーブル信号に応答し、現在の読出しアドレスに応
答するメモリバンクから出力されるＮデータバイトを、
一度に受け取るためのＮ個のレジスタと、 連続読出しストローブに応答してレジスタから各Ｎデー
タバイトを順次出力するために、各レジスタに対応付け
られたデータセレクタと、 第１および第２メモリバンクの対応するデータセレクタ
から出力されるデータバイトを多重化するための手段
と、 から成り、 前記多重化手段がデータバイトのＮ個の連続ストリーム
を出力し、各ストリームは、そのストリームを形成する
ために用いられるデータセレクタに対応付けられたレジ
スタがイネーブルされたときに、現在の読出しアドレス
によって指定される順序でデータバイトを提供すること
を特徴とするところの装置。 - 【請求項６】 請求項１から５のいずれかに記載の装置
であって、前記フレームがビデオフレームであり、前記
バイトが画素であるところの装置。 - 【請求項７】 前記画素データを異なる順序で含むＮ個
のデータストリームを提供するべく、画素データの連続
フレームを処理するための方法であって、 読出しサイクルごとにＮ個の画素の比で第２メモリバン
クから前のフレームの画素データを出力する間に、書込
みサイクルごとにＮ個の画素のレートで第１メモリバン
クに入力フレームの画素データを保存し、さらに両メモ
リバンクを交替してこれを交互に行い、前記読出しサイ
クルは前記書込みサイクルのＮ倍の比を有し、１回の書
込みサイクルごとにＮ個の画素を１組としてＮ組の出力
画素を得るための工程と、 前記Ｎ個のデータストリームを形成するべく、前記各Ｎ
組の画素に対し前記メモリバンクから出力される画素を
バッファリングする工程と、から成り、 各読出しサイクル中に、画素データを出力するメモリバ
ンクは、前記データストリームのうちの次の連続順序の
ストリームのために１組のＮ個の画素を与えるように新
しくアドレスされるところの方法。 - 【請求項８】 前記画素データを異なる順序で含む２つ
のデータストリームを提供するべく、画素データの連続
フレームを処理するための装置であって、 第１クロックレートφで第１メモリバンクに保存するた
めの連続画素対を得るために、現在の入力ビデオフレー
ムから画素をグループ化するための手段と、 現在のビデオフレームからの画素対がレートφで前記第
１メモリバンクに保存される間に、第２クロックレート
２φで第２メモリバンクから保存されている前のビデオ
フレームの画素対を読み出すための手段であって、前記
現在のビデオフレームからの保存された１対の画素の各
々に対し、前記前のビデオフレームから２対の画素を与
えるところの読出し手段と、 前記読出し手段によって与えられる画素の対を、２つの
データストリームであって、各データストリームが異な
る順序で、前記前のフレームから画素を与えるところの
データストリーム内へ結合するための手段と、から成る
装置。 - 【請求項９】 請求項８に記載の装置であって、前記画
素をグループ化する手段が、 前記入力ビデオフレームからの画素を１クロックサイク
ル遅延させるラッチと、 １対の画素を提供するべく、前記ラッチからの遅延画素
を前記入力ビデオフレーム内の次の連続画素と結合する
ための手段と、から成るところの装置。 - 【請求項１０】 請求項８または９に記載の装置であっ
て、前記結合手段が、 第１および第２出力レジスタと、 前記読出し手段によって得られる画素対を１つおきに前
記第１出力レジスタに入力し、かつ前記読出し手段によ
って得られる画素対の残りを前記第２出力レジスタに入
力する手段と、 前記２つのデータストリームの一方を与えるべく、第１
出力レジスタから一度に１つづつ画素を検索するための
手段と、 前記データストリームの他方を与えるべく、第２出力レ
ジスタから一度に１つづつ画素を検索するための手段
と、から成るところの装置。 - 【請求項１１】 請求項８から１０のいずれかに記載の
装置であって、前記読出し手段が、前記第２クロック比
２φで前記第２メモリバンクに個別アドレスを提供する
ために結合されたアドレス生成器から成り、それによっ
て、前記現在のビデオフレームから保存された１対の画
素のそれぞれに対し、前記前のビデオフレームから異な
る２対の画素を与えるところの装置。 - 【請求項１２】 請求項８または９に記載の装置であっ
て、さらに、他方のメモリバンクが画素を出力する間
に、保存のために画素を受け取るように前記第１および
第２メモリバンクの一方を交互に結合するためのスイッ
チ手段から成る装置。 - 【請求項１３】 請求項１２に記載の装置であって、前
記結合手段が、 前記第１メモリバンクから画素を受け取るよう結合され
た第１および第２出力レジスタと、 前記第１メモリバンクから出力される画素対を１つおき
に前記第１出力レジスタに入力し、かつ前記第１メモリ
バンクから出力される画素対の残りを前記第２出力レジ
スタに入力する手段と、 前記第２メモリバンクから画素を受け取るよう結合され
た第３および第４出力レジスタと、 前記第２メモリバンクから出力される画素対を１つおき
に前記第３出力レジスタに入力し、かつ前記第２メモリ
バンクから出力される画素対の残りを前記第４出力レジ
スタに入力する手段と、 前記２つのデータストリームの一方を与えるべく、第１
および第３出力レジスタから一度に１つづつ画素を検索
するための手段と、 前記２つのデータストリームの他方を与えるべく、第２
および第４出力レジスタから一度に１つづつ画素を検索
するための手段と、から成るところの装置。 - 【請求項１４】 請求項１３に記載の装置であって、前
記読出し手段が、現在画素を出力しているメモリバンク
に前記第２クロック比２φで個別アドレスを提供するべ
く結合されたアドレス生成器から成り、これによって前
記現在のビデオフレームから保存された１対の画素の各
々に対し、前記前のビデオフレームから異なる２対の画
素を与えるところの装置。 - 【請求項１５】 請求項１４に記載の装置であって、前
記画素をグループ化する手段が、 前記入力ビデオフレームからの画素を１クロックサイク
ル遅延させるラッチと、 １対の画素を与えるべく、前記ラッチからの遅延画素を
前記入力ビデオフレームの次の連続画素と結合するため
の手段と、から成るところの装置。 - 【請求項１６】 請求項１２に記載の装置であって、前
記結合手段が、 第１および第２出力レジスタと、 現在画素を出力しているメモリバンクから画素を受け取
るよう、前記第１および第２出力レジスタを結合するた
めの手段と、 現在画素を出力しているメモリバンクによって出力され
る画素対を１つおきに前記第１出力レジスタに入力し、
かつ同メモリバンクから出力される画素対の残りを前記
第２出力レジスタに入力するための手段と、 前記２つのデータストリームの一方を与えるべく、第１
出力レジスタから一度に１つづつ画素を検索するための
手段と、 前記２つのデータストリームの他方を与えるべく、第２
出力レジスタから一度に１つづつ画素を検索するための
手段と、から成るところの装置。 - 【請求項１７】 請求項１６に記載の装置であって、前
記読出し手段が、現在画素を出力しているメモリバンク
に前記第２クロック比２φで個別アドレスを提供するよ
う結合されたアドレス生成器から成り、これによって前
記現在のビデオフレームから保存された１対の画素の各
々に対し、前記前のビデオフレームから異なる２対の画
素を与えるところの装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US047541 | 1993-04-21 | ||
| US08/047,541 US5572691A (en) | 1993-04-21 | 1993-04-21 | Apparatus and method for providing multiple data streams from stored data using dual memory buffers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0736773A true JPH0736773A (ja) | 1995-02-07 |
| JP3577103B2 JP3577103B2 (ja) | 2004-10-13 |
Family
ID=21949570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10594194A Expired - Lifetime JP3577103B2 (ja) | 1993-04-21 | 1994-04-21 | 記憶データから多重データストリームを得るためのデュアルメモリバッファ装置及び方法 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US5572691A (ja) |
| EP (1) | EP0621730B1 (ja) |
| JP (1) | JP3577103B2 (ja) |
| KR (1) | KR100214100B1 (ja) |
| AT (1) | ATE188079T1 (ja) |
| AU (1) | AU676012B2 (ja) |
| CA (1) | CA2121196C (ja) |
| DE (1) | DE69422214T2 (ja) |
| NO (1) | NO941430L (ja) |
| TW (1) | TW385129U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172284A (ja) * | 2005-12-21 | 2007-07-05 | Sanyo Electric Co Ltd | データ多重化記憶装置及び処理装置 |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6435737B1 (en) | 1992-06-30 | 2002-08-20 | Discovision Associates | Data pipeline system and data encoding method |
| US6034674A (en) * | 1992-06-30 | 2000-03-07 | Discovision Associates | Buffer manager |
| US5768629A (en) | 1993-06-24 | 1998-06-16 | Discovision Associates | Token-based adaptive video processing arrangement |
| US5861894A (en) | 1993-06-24 | 1999-01-19 | Discovision Associates | Buffer manager |
| CA2145361C (en) | 1994-03-24 | 1999-09-07 | Martin William Sotheran | Buffer manager |
| CA2145365C (en) | 1994-03-24 | 1999-04-27 | Anthony M. Jones | Method for accessing banks of dram |
| GB9417138D0 (en) * | 1994-08-23 | 1994-10-12 | Discovision Ass | Data rate conversion |
| JPH0876713A (ja) * | 1994-09-02 | 1996-03-22 | Komatsu Ltd | ディスプレイ制御装置 |
| US5802589A (en) * | 1995-09-28 | 1998-09-01 | Agfa Division, Bayer Corporation | Data buffering apparatus for buffering imaging data between a raster image processor (RIP) and an output device |
| SE9504231L (sv) * | 1995-11-27 | 1997-05-28 | Ericsson Telefon Ab L M | Kösystem för överföring av informatonspaket |
| KR970049406A (ko) * | 1995-12-15 | 1997-07-29 | 김광호 | 그래픽 오버레이속도 향상기능을 갖는 화상처리장치 |
| US5768624A (en) * | 1996-02-28 | 1998-06-16 | Opti Inc. | Method and apparatus for employing ping-pong buffering with one level deep buffers for fast DRAM access |
| JP3643425B2 (ja) * | 1996-02-29 | 2005-04-27 | 富士通株式会社 | データ処理方法、データ処理装置及びインターフェイスコントローラ |
| JP3686155B2 (ja) * | 1996-03-21 | 2005-08-24 | 株式会社ルネサステクノロジ | 画像復号装置 |
| JP3255034B2 (ja) * | 1996-08-09 | 2002-02-12 | 日本電気株式会社 | 音声信号処理回路 |
| KR100198541B1 (ko) * | 1996-08-26 | 1999-06-15 | 구자홍 | 영상 프레임 데이터를 일 메모리에 저장하는 방법 |
| US5937177A (en) * | 1996-10-01 | 1999-08-10 | Sun Microsystems, Inc. | Control structure for a high-speed asynchronous pipeline |
| KR100200968B1 (ko) * | 1996-10-17 | 1999-06-15 | 윤종용 | 화상형성장치의 호스트 인터페이스회로 |
| DE19750927B4 (de) * | 1996-12-11 | 2007-10-18 | Rohde & Schwarz Gmbh & Co. Kg | Verfahren zum kontinuierlichen Auslesen einer Datenfolge aus einem Speicher |
| US6091455A (en) * | 1997-01-31 | 2000-07-18 | Hughes Electronics Corporation | Statistical multiplexer for recording video |
| US6097435A (en) * | 1997-01-31 | 2000-08-01 | Hughes Electronics Corporation | Video system with selectable bit rate reduction |
| US6078958A (en) * | 1997-01-31 | 2000-06-20 | Hughes Electronics Corporation | System for allocating available bandwidth of a concentrated media output |
| US6188436B1 (en) | 1997-01-31 | 2001-02-13 | Hughes Electronics Corporation | Video broadcast system with video data shifting |
| US6084910A (en) * | 1997-01-31 | 2000-07-04 | Hughes Electronics Corporation | Statistical multiplexer for video signals |
| US6005620A (en) * | 1997-01-31 | 1999-12-21 | Hughes Electronics Corporation | Statistical multiplexer for live and pre-compressed video |
| GB9704027D0 (en) * | 1997-02-26 | 1997-04-16 | Discovision Ass | Memory manager for mpeg decoder |
| US5943504A (en) * | 1997-04-14 | 1999-08-24 | International Business Machines Corporation | System for transferring pixel data from a digitizer to a host memory using scatter/gather DMA |
| US6111595A (en) * | 1997-08-22 | 2000-08-29 | Northern Information Technology | Rapid update video link |
| CA2217375C (en) * | 1997-09-30 | 2001-09-11 | Oki Electric Industry Co. Ltd. | Bi-directional data bus scheme with optimized read and write characteristics |
| US6131151A (en) * | 1997-11-12 | 2000-10-10 | Lsi Logic Corporation | Processing high-speed digital datastreams with reduced memory |
| US6185640B1 (en) * | 1998-06-19 | 2001-02-06 | Philips Electronics North America Corporation | Minimal frame buffer manager allowing simultaneous read/write access by alternately filling and emptying a first and second buffer one packet at a time |
| US6300964B1 (en) * | 1998-07-30 | 2001-10-09 | Genesis Microship, Inc. | Method and apparatus for storage retrieval of digital image data |
| JP2995703B1 (ja) * | 1998-10-08 | 1999-12-27 | コナミ株式会社 | 画像作成装置、画像作成装置における表示場面切替方法、画像作成装置における表示場面切替プログラムが記録された可読記録媒体及びビデオゲーム装置 |
| AU8709801A (en) * | 2000-09-07 | 2002-03-22 | Actuality Systems Inc | Volumetric three-dimensional display system |
| US6553450B1 (en) * | 2000-09-18 | 2003-04-22 | Intel Corporation | Buffer to multiply memory interface |
| US6820163B1 (en) | 2000-09-18 | 2004-11-16 | Intel Corporation | Buffering data transfer between a chipset and memory modules |
| US6697888B1 (en) | 2000-09-29 | 2004-02-24 | Intel Corporation | Buffering and interleaving data transfer between a chipset and memory modules |
| US7647459B2 (en) * | 2001-11-26 | 2010-01-12 | Broadlogic Network Technologies, Inc. | Multi-stream access scheme for high speed access and recording using a hard disk drive |
| US6751113B2 (en) * | 2002-03-07 | 2004-06-15 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
| AU2003219314A1 (en) * | 2002-04-12 | 2003-10-27 | Xyratex Technology Limited | Atm traffic generator with interleave memory |
| WO2004036534A1 (en) * | 2002-10-21 | 2004-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Display device and driving method thereof |
| US6944728B2 (en) * | 2002-12-23 | 2005-09-13 | Intel Corporation | Interleaving memory access |
| TWI367466B (en) * | 2003-05-16 | 2012-07-01 | Semiconductor Energy Lab | Display device, method for driving the same, and electronic device using the same |
| EP1513157A1 (en) * | 2003-09-02 | 2005-03-09 | Deutsche Thomson-Brandt GmbH | Method for multibank memory scheduling |
| US8250295B2 (en) | 2004-01-05 | 2012-08-21 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
| US20050018495A1 (en) * | 2004-01-29 | 2005-01-27 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
| US7916574B1 (en) | 2004-03-05 | 2011-03-29 | Netlist, Inc. | Circuit providing load isolation and memory domain translation for memory module |
| US7289386B2 (en) | 2004-03-05 | 2007-10-30 | Netlist, Inc. | Memory module decoder |
| US7457484B2 (en) * | 2004-06-23 | 2008-11-25 | Creative Technology Ltd | Method and device to process digital media streams |
| JP4201816B2 (ja) * | 2004-07-30 | 2008-12-24 | 富士通株式会社 | リコンフィギュラブル回路およびリコンフィギュラブル回路の制御方法 |
| KR100618883B1 (ko) * | 2005-02-02 | 2006-09-11 | 삼성전자주식회사 | 인코딩된 이미지 데이터를 디스플레이하는 장치 및 그 방법 |
| US20080005417A1 (en) * | 2006-06-16 | 2008-01-03 | Mtekvision Co., Ltd. | Method for speedy delivery of data between processors and digital processing apparatus having shared memory |
| US8516185B2 (en) | 2009-07-16 | 2013-08-20 | Netlist, Inc. | System and method utilizing distributed byte-wise buffers on a memory module |
| US8154901B1 (en) | 2008-04-14 | 2012-04-10 | Netlist, Inc. | Circuit providing load isolation and noise reduction |
| US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| WO2012061633A2 (en) | 2010-11-03 | 2012-05-10 | Netlist, Inc. | Method and apparatus for optimizing driver load in a memory package |
| US10424274B2 (en) * | 2010-11-24 | 2019-09-24 | Ati Technologies Ulc | Method and apparatus for providing temporal image processing using multi-stream field information |
| CN110428855B (zh) | 2013-07-27 | 2023-09-22 | 奈特力斯股份有限公司 | 具有本地分别同步的内存模块 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2917675A1 (de) * | 1979-04-27 | 1980-11-06 | Hertz Inst Heinrich | Digitales zeitmultiplex-nachrichtensystem |
| US4472813A (en) * | 1981-03-30 | 1984-09-18 | Nippon Electric Co., Ltd. | Transmission system for intentionally violating a class IV partial response code to distinguish subsidiary signals from an error |
| US4394642A (en) * | 1981-09-21 | 1983-07-19 | Sperry Corporation | Apparatus for interleaving and de-interleaving data |
| CA1228677A (en) * | 1984-06-21 | 1987-10-27 | Cray Research, Inc. | Peripheral interface system |
| US4674088A (en) * | 1985-03-07 | 1987-06-16 | Northern Telecom Limited | Method and apparatus for detecting frame synchronization |
| FR2611942B1 (fr) * | 1987-02-25 | 1991-11-29 | France Etat | Serveur a large bande, en particulier pour la transmission de musique ou d'images |
| US4791598A (en) * | 1987-03-24 | 1988-12-13 | Bell Communications Research, Inc. | Two-dimensional discrete cosine transform processor |
| US4728930A (en) * | 1987-06-30 | 1988-03-01 | The United States Of America As Represented By The Secretary Of The Navy | Parallel-to-serial-data interface-adaptor |
| US5163132A (en) * | 1987-09-24 | 1992-11-10 | Ncr Corporation | Integrated controller using alternately filled and emptied buffers for controlling bi-directional data transfer between a processor and a data storage device |
| JP2523814B2 (ja) * | 1988-09-20 | 1996-08-14 | 富士通株式会社 | ム―ブアウト・システム |
| US5249292A (en) * | 1989-03-31 | 1993-09-28 | Chiappa J Noel | Data packet switch using a primary processing unit to designate one of a plurality of data stream control circuits to selectively handle the header processing of incoming packets in one data packet stream |
| US5195182A (en) * | 1989-04-03 | 1993-03-16 | Eastman Kodak Company | Frame buffer architecture for storing sequential data in alternating memory banks |
| US5007001A (en) * | 1990-01-24 | 1991-04-09 | Lloyd Williams Andrew | Method for reordering the pixel map of a digitized image |
| US5261068A (en) * | 1990-05-25 | 1993-11-09 | Dell Usa L.P. | Dual path memory retrieval system for an interleaved dynamic RAM memory unit |
| US5138440A (en) * | 1990-10-29 | 1992-08-11 | General Instrument Corporation | Method and apparatus for communicating a plurality of asynchronous signals over a digital communication path |
| JPH04369942A (ja) * | 1991-06-19 | 1992-12-22 | Hitachi Ltd | データ通信システム |
| EP0523299A1 (en) * | 1991-07-18 | 1993-01-20 | International Business Machines Corporation | System and method for combining multiple composite video signals |
| US5307449A (en) * | 1991-12-20 | 1994-04-26 | Apple Computer, Inc. | Method and apparatus for simultaneously rendering multiple scanlines |
| US5371877A (en) * | 1991-12-31 | 1994-12-06 | Apple Computer, Inc. | Apparatus for alternatively accessing single port random access memories to implement dual port first-in first-out memory |
| DE4202682A1 (de) * | 1992-01-31 | 1993-08-05 | Sel Alcatel Ag | Paralleler additiver scrambler und descrambler |
-
1993
- 1993-04-21 US US08/047,541 patent/US5572691A/en not_active Expired - Lifetime
- 1993-04-30 TW TW087201731U patent/TW385129U/zh not_active IP Right Cessation
-
1994
- 1994-04-13 CA CA002121196A patent/CA2121196C/en not_active Expired - Lifetime
- 1994-04-13 DE DE69422214T patent/DE69422214T2/de not_active Expired - Lifetime
- 1994-04-13 EP EP94105690A patent/EP0621730B1/en not_active Expired - Lifetime
- 1994-04-13 AT AT94105690T patent/ATE188079T1/de active
- 1994-04-18 AU AU60515/94A patent/AU676012B2/en not_active Ceased
- 1994-04-20 NO NO941430A patent/NO941430L/no unknown
- 1994-04-21 KR KR1019940008419A patent/KR100214100B1/ko not_active Expired - Fee Related
- 1994-04-21 JP JP10594194A patent/JP3577103B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172284A (ja) * | 2005-12-21 | 2007-07-05 | Sanyo Electric Co Ltd | データ多重化記憶装置及び処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| NO941430L (no) | 1994-10-24 |
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| US5572691A (en) | 1996-11-05 |
| NO941430D0 (no) | 1994-04-20 |
| AU6051594A (en) | 1994-10-27 |
| CA2121196C (en) | 1998-11-03 |
| ATE188079T1 (de) | 2000-01-15 |
| TW385129U (en) | 2000-03-11 |
| EP0621730B1 (en) | 1999-12-22 |
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