JPH073745B2 - 直列ｆｉｆｏメモリ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、導電型および制御形式が同一の絶縁ゲート
型電界効果トランジスタ例えばＮチャネルエンハンスメ
ント型トランジスタより構成される直列FIFOメモリに関
し、特にｎ本の信号分岐線が信号の流れに対して並列に
延び、それらの入力はメモリの信号入力に結合され、そ
れらの出力はメモリの信号出力に結合され、各信号分岐
線はソース・ドレイン部が信号の流れに対して直列に接
続されるｍ個の転送トランジスタを含み、各信号分岐線
の転送トランジスタのゲートはクロック信号によってク
ロック動作され、このクロック信号の実行パルスはｍ番
から１番目のトランジスタの方向でトランジスタが１個
ずつ次々に導通して行くような時系列の実効パルスを有
する直列FIFOメモリに関する（FIFOはファーストインフ
ァーストアウトの短縮形である）。

［従来の技術］ 転送トランジスタの前記のような配列はドイツ特許公開
番号第DE−A2430349号明細書に記載されている。そこに
は、電荷転送原理詳しくはバケットブリゲート回路原理
に従って設計されたメモリの一部としての転送トランジ
スタの配列が記載されており、その明細書中では信号分
岐線はトランスバーサルチェーンと称されている。その
信号分岐線の入力および出力は、さらに別に直列に配置
された２個の伝送トランジスタのタッピング点にそれぞ
れ接続されている。このチェーンは、前記特許明細書で
は縦（longitudinal）チェーンと称されている。これら
の転送トランジスタの各々は、分離されたクロック信号
によって別々にクロック動作される。これは、電荷転送
原理で動作する配置の特徴である。前述した配置は、ア
ナログ信号の記憶、結果としてアナログ信号の遅延に特
に適しており、またそのアナログ信号がディジタル信号
と見なされる境界領域にある場合にも適している。

完全なディジタル信号が先入れ先出し（FIFO）方式で記
憶され、その結果として遅延される場合には、前述の配
置では集積回路の実現に必要な結晶表面について非常に
高価なものとなり、特に前述した配置における各転送ト
ランジスタには所定の表面領域を必要とするキャパシタ
を付加えなければならない。

実際、FIFOメモリは良く知られたダイナミック型ランダ
ムアクセスメモリ（DRAM）を追加して実現することがで
きる。しかしながら、この場合には適切なアドレス指定
が必要となる。さらに、メモリサイズが約5Kビットに至
るまでは、いわゆるオーバーヘッドの占める割合いが大
きいので、必要な結晶表面領域が非常に大きくなる問題
がある。オーバーヘッドには、実際のメモリセルの他に
必要とされる回路やそのメモリセルの動作を確実なもに
するために必要な回路が含まれる。この回路は、いわゆ
るダミーセル、ビット線およびワード線のためのアドレ
ス指定およびプリチャージステージ、書込みおよび読出
し増幅器、入力および出力バッファ回路等である。

シフトレジスタはFIFOメモリと関係してすでに使用され
ている。これは、前述のようなオーバーヘッドの欠点が
実際上示されていないためである。しかしながら、シフ
トレジスタのクロック信号には、入力信号のデータ速度
に等しい周波数が必要である。特に、高いクロック信号
周波数を用いた場合には、シフトレジスタの消費電力は
さらに大きなものとなる。

［発明が解決しようとする問題点］ この発明の目的で、前述のような並列信号分岐線の配置
を改良して、よりスペースの節約が可能なディジタル信
号専用の直列FIFOメモリを提供することである。

［問題点を解決するための手段］ この発明による直列FIFOメモリにあっては、導電型及び
制御形式が同一の絶縁ゲート電界効果型トランジスタ及
び信号の流れに並列に延びるｎ個の信号分岐線（z1…z
n）を備えた直列FIFOメモリであって、ｎ個の信号分岐
線はそれぞれが直列FIFOメモリの信号入力（se）に接続
されている入力と直列FIFOメモリの信号出力（sa）に接
続されている出力とを有しており、 各信号分岐線にはソース・ドレイン部が信号の流れに直
列に配置されているｍ個の転送トランジスタが設けられ
ていて、 各信号分岐線の転送トランジスタはいずれもゲートにク
ロック信号が供給され、 このクロック信号はｍ番目の転送トランジスタから１番
目の転送トランジスタに向かって一度に１個ずつ順に転
送トランジスタを導通させる時系列の実効パルスを有し
ており、 直列FIFOメモリはデジタル信号専用のメモリとして動作
し、 クロック信号は数が信号分岐線の数ｎに等しく、周波数
即ち繰り返し速度が入力信号のデータ速度のｎ分の１に
等しく、 ｎ個の信号分岐線（z1、…、zn）の各々のｍ個の転送ト
ランジスタは、第ｎ番目のクロック信号、第（ｎ−１）
番目のクロック信号、第（ｎ−２）番目のクロック信
号、…、そして最後に第１番目のクロック信号（sn、sn
−１、sn−２、…、s1）により若い番号から順に動作さ
れ、クロック信号のこの順番が各信号分岐線の端まで周
期的に繰り返され、 これにより後続の信号分岐線でのクロック信号の周期的
なつながりは、 １クロック信号分だけ遅延しているか、 信号分岐線（z1、…、zn）の各々の最初のセルの前には
更に別のセルが設けられていて、第１番目のクロック信
号、第２番目のクロック信号、…、第ｎ番目のクロック
信号（s1、…、sn）のいずれかが各信号分岐線の別のセ
ルの転送トランジスタのゲートに印加され、 後続の信号分岐線の最後（＝第ｍ番目）のセルに１クロ
ック信号だけ遅延しているクロック信号を供給すること
により、ｎ本の信号分岐線のセルの中で同一番号を有す
るセル（z1、…、zn）には同じクロック信号が供給され
るように、第（ｍ−１）番目の転送トランジスタには序
数の若い信号分岐線から順に後続のクロック信号（sn、
sn−１、sn−２、…、s1）が供給されるものにおいて、 ｘ個の境界（Sx）が設けられていて、その各々が連続番
号の付されているクック信号によりクロック（付勢）さ
れる２個の隣設したセル（例えば、z1およびz2）の間に
位置しており、 境界（Sx）毎に、信号の流れの方向に対して境界の後ろ
に位置しているセルのクロック信号の番号付けのサイク
ルが、境界の直前に位置しているセルに印加されるクロ
ック信号から−ｗだけ異なっているクロック信号で開始
され、ｗは１とｗ＝ｎ−２との間で選択可能であり、境
界毎に生じるデータ速度の周期的な期間の数に等しく、
これによりFIFOメモリの記憶時間が境界毎に減少するこ
とを特徴とするものである。

この発明による配置で発生される電力消費は、クロック
信号周波数が並列信号分岐線のファクターｎによって割
られた値になるので、通常の形式のシフトレジスタで生
じる電力損失の約ｎ分の１に削減される。ここでｎは並
列信号分岐線の数を表すと同時に、配置全体で必要なク
ロック信号の数を表している。さらに、通常のシフトレ
ジスタセルではダイナック型のMOS回路で構成した場合
でさえ少なくとも６個のトランジスタが必要となるのに
対し、そのセルの構成がこの発明による配置では関連す
るレベル再発生器を伴った単一の転送トランジスタで済
む。そのレベル再発生器は例えばトランジスタ３個で構
成できる。

［実施例］ 以下、図面を参照してこの発明の実施例を説明する。

第１図には、ｎ個すなわちz1,z2,zn−1,znの並列信号分
岐線が示されている。各信号分岐線はｍ個の転送トラン
ジスタｔを備えており、ｍ番目のものを除いてはその転
送トランジスタにはレベル再発生器ｐがそれぞれ後続し
ている。簡単のために、転送トランジスタｔとレベル再
発生器ｐは、小さな４角の枠でまとめて示されており、
この４角の枠を以下ではセルと称する。このセルには図
を簡単にするために参照符号は付されてない。また、図
中において、転送トランジスタは前述の４角の枠の半分
で概略的に示されている。

前述した配置では、クロック信号の数は、信号分岐線当
りの転送トランジスタの数に一致し、個々の信号分岐線
間で等しい位置にあるトランジスタは同じクロック信号
によって付勢される。例えば、各信号分岐線における第
１の全ての転送トランジスタは最終番目のクロック信号
により付勢され、最後の全ての転送トランジスタは第１
番目のクロック信号で付勢される。これに反して、この
発明では、信号分岐線z1〜znの数ｎに対応する数のクロ
ック信号s1,s2,sn−1,snが設けられている。さらに、こ
の発明では、信号分岐線の転送トランジスタｔへのこれ
らのクロック信号の供給は、クロック信号の番号が少な
くなる方向に図示のようにずらされている。したがっ
て、第１の信号分岐線z1においては、まず、第１の転送
トランジスタから数えてｍの増加する方向に沿ってそれ
ぞれｎ個の転送トランジスタ分だけ離れたトランジスタ
毎にｎ番目のクロック信号snによって付勢される。つま
り、第１の転送トランジスタから見て、（ｎ＋１）番目
のトランジスタ、（2n＋１）番目のトランジスタ、（3n
＋１）番目のトランジスタがクロック信号snで付勢され
る。第１図では、ｎ＝４であるので、第１番目、５番
目、９番目、13番目のトランジスタがクロック信号snに
より付勢されることになる。

信号入力から数えて各々がｎ×ｎ個の転送トランジスタ
より構成されるブロックの数をｑとすると、第１図では
ｑ＝３となり、前述の９番目の転送トランジスタは（qn
＋１）番目のトランジスタとなる。前述した13番目のト
ランジスタとこれに後続する14番目のトランジスタは、
ｎ個のｒ倍の転送トランジスタを含む残りのブロックＲ
に属する。ここで、ｒ＜ｎの関係がある。

第２の信号分岐線z2にあっては、第１の転送トランジス
タは（ｎ−１）番目のクロック信号sn−１によって付勢
つまりクロック動作され、同様に信号の流れの方向に向
かってその第１のトランジスタからｎ、2n…qn離れた転
送トランジスタもクロック信号sn−１によって付勢つま
りクロック動作される。最後の１つ前の信号分岐線zn−
１では、第１の転送トランジスタと同様に、その第１の
トランジスタからｎ、2n…qn離れた転送トランジスタが
第２のクロック信号s2により付勢つまりクロック動作さ
れ、また最後の信号分岐線znでも、第１の転送トランジ
スタとそれに対応するトランジスタが第１のクロック信
号s1によって付勢つまりクロック動作される。

第１の信号分岐線z1では、第２の転送トランジスタの他
に、この第２のトランジスタからｎ、2n…qn離れた他の
転送トランジスタがクロック信号sn−１によってクロッ
ク動作される。第２の信号分岐線z2では第２の転送トラ
ンジスタとそれに対応するトランジスタが第２のクロッ
ク信号s2によりクロック動作され、最後から１つ前の信
号分岐線zn−１では第２の転送トランジスタとこれに対
応するトランジスタが第１のクロック信号s1でクロック
動作され、最後の信号分岐線znでは第２の転送トランジ
スタとこれに対応するトランジスタが最後のクロック信
号snによりクロック動作される。第１図には、このよう
にクロックパルスが順次シフトされて供給されるクロッ
キング形式が、信号分岐線におけるトランジスタがその
上の信号分岐線のトランジスタに対して１個づつずらさ
れていることにより示されている。したがって、信号分
岐線z1の第４のトランジスタの下側に、第２の信号分岐
線z2の第３のトランジスタ、最後から１つ前の信号分岐
線zn−１の第２のトランジスタ、最後の信号分岐線znの
第１のトランジスタがある。

さらに、この発明の本質的な特徴は、クロック信号s1〜
snの周波数が信号入力seに供給される入力信号のデータ
速度のｎ分の１に等しいことにある。この目的のため
に、個々の信号分岐線の入力は信号入力seを形成するた
めに結合される。したがって、前述の配置に比べると、
前述の入力側の縦チェーンを省略することが可能とな
る。また、出力側の縦チェーンを省略することも可能と
なる。これは、信号分岐線z1〜znの個々の出力がFIFOメ
モリの信号出力saを形成するために結合されるからであ
る。

同様に前述した残りのブロックＲにおいても、信号分岐
線の各転送トランジスタのクロック動作が前述した方式
で実行される。第１図に示した例では、残りのブロック
Ｒはｒ＝２ののトランジスタを含んでおり、例えば最後
の信号分岐線znの最後の２個のトランジスタは第１番目
および最終番目のクロック信号s1,snでそれぞれクロッ
ク動作される。

第２図は第１図の配置を変形したもので、その配置とク
ロック信号の供給が第１図と異なっている。

詳細には、信号分岐線z1〜znの全てにおいて、その各第
１のセルの前にもう１つのセルがそれぞれ設けられてお
り、そのセルのトランジスタのゲートには第１の信号分
岐線z1では第１のクロック信号s1が供給され、第２の信
号分岐線z2では第２のクロック信号s2が供給され、最後
から１つ前の信号分岐線zn−１では最後から１つ前のク
ロック信号sn−１が供給され、最後の信号分岐線znでは
最後のクロック信号snが供給されている。最後の信号分
岐線znでは、第１の転送トランジスタが削除されてお
り、クロック動作されないレベル再発生器だけが第１の
セル内に存在している。このことは、第２図では前述し
た４角の枠の右半分で示されている。

また、出力端においても第１図の配置に改良がなされて
おり、残りのブロックＲの最後の転送トランジスタのゲ
ートには第１図と異なるクロック信号が供給されてい
る。詳しくは、第１の信号分岐線z1にあっては最後から
１つ前のトランジスタが削除され、最後から１つ前のセ
ルにはレベル再発生器だけが存在している。残りのブロ
ックＲがｎ×ｒ個のトランジスタを含んでいる場合（こ
こで、ｒ＜ｎである）には、この発明による変形では、
（ｎ−ｒ＋２）番目のクロック信号sn−r2が最後の転送
トランジスタのゲートに供給される。

第２の信号分岐線z2にあっては最後の転送トランジスタ
は（ｎ−ｒ＋３）番目のクロック信号sn−r3によりクロ
ック動作され、最後から１つ前の信号分岐線zn−１では
（ｎ−ｒ）番目のクロック信号sn−ｒにより、最後の信
号分岐線znでは（ｎ−ｒ＋１）番目のクロック信号sn−
r1によりクロック動作される。第２図に示した変形例に
おいては、ｎ＝４、ｒ＝２であり、ｎ−ｒ＋…の結果が
ｎを越えてるとその数からｎが引かれるので、第１の信
号分岐線z1における最後の転送トランジスタは最後のク
ロック信号snによりクロックされ、第２の信号分岐線で
は第１のクロック信号でクロック動作され、最後から１
つ前の信号分岐線zn−１では第２のクック信号s2により
クロック動作され、最後の信号分岐線znでは最後から１
つ前のクロック信号sn−１でクロック動作される。第２
図では、これらのクロック信号が括弧内に示されてい
る。

第１図および第２図に示されている斜めまたは垂直の破
線は、前述したｎ×ｎ個のセルのブロックを示してい
る。第２図はブロックを４角に配置できる例であるの
が、第１図ではブロックはひし型になっている。このた
め、集積回路のレイアウトには、第２図の配置の方が一
般に好都合である。

レベル再発生器ｐとしては、精選した技術の中で実現で
きる最も簡単な構成のインバータが使用される。転送ト
ランジスタをＮチャネルエンハンスメント型MOSトラン
ジスタにより実現する場合は、いわゆるデプレッション
負荷型のインバータを使用することが好ましい。したが
って、そのインバータのスイッチングトランジスタはエ
ンハンスメント型で、その負荷トランジスタはデプレッ
ション型となる。また、文献（“IEEE Jounal of Solid
−State Circuit"、1984年、第999乃至1007頁、第７
図）に記載されているような構成、すなわちスイッチン
グ部が直列に配置された３個のトランジスタから成る回
路をレベル再発生器として使用することも可能である。
この場合には、各クロック信号s1〜snから生成した２つ
のオーバーラップ型のクロック信号が各ステージ毎に必
要となる。

第３図は第１図に対応する配置を示すものであるが、こ
こでは１部のセルに対するクロック信号の供給が異なっ
ており、データ速度の周期的な期間単位で最大記憶時間
を減少させることができる。これは、ｘ個の境界（イン
ターフェース）Sxを、連続して後続するクロック信号す
なわち番号の連続するクロック信号により各々がそれぞ
れクロック動作される隣接する２個のセル間にそれぞれ
設けることにより達成される。第１図では、境界Sxは、
クロック信号s1,snが供給されるセル間に示されてい
る。第３図では、境界Sxの右側に位置するセルに供給さ
れるクロック信号に、境界Sxの直後のセルへのクロック
信号をsn−ｗとして規則的なサイクルで番号付けがなさ
れている。ここで、ｗは１とＷ＝ｎ−２との間で選択可
能であり、またｗは、境界Sx毎に記憶時間の減少される
データ速度の周期的な期間を示している。第３図には、
クロック信号の一般的な番号付の他に、ｗ＝２の場合に
対応する番号が括弧内に示されている。

各境界Sx毎に、ｗは前記指定された制限の範囲内で選択
可能である。したがって、データ速度の周期的な期間の
単位で、遅延の減少が行われる。この遅延の減少の全体
の時間は、ｗの和に等しい。このことは、次に示す例か
らさらに容易に理解できよう。例えば、FIFOメモリがｎ
＝８の信号分岐線を有し、各信号分岐線にｍ＝20のセル
が設けられ、６個の境界が存在する場合には、w1＝１、
w2＝２、w3＝３、w4＝４、w5＝５とすることができる。
この場合、ｗの合計は15に等しくなる。

したがって、可能な番号付サイクルの最大の変化は、sn
のすぐ後にsn1が続くような変化である。このようにす
ると、シフトされた信号の保持時間は、データ速度の１
周期期間分減少される。第３図では、境界は全ての信号
分岐線において完全に具体化されているセル間に常に存
在しなければならない。したがって、このように縮小さ
れたFIFOメモリにおいては、第２図のような形状が有効
である。境界を全ての可能な位置に同時に設けると、信
号の保持時間が減少されるにつれてセルにおけるスイッ
チング速度の要求が増大されることに注意する必要があ
る。

FIFOメモリに記憶時間を減少する能力を備える必要があ
るならば、例えば１以上の境界の後に電気的切替スイッ
チを設ければよい。この電気的切替スイッチによって、
境界の後に供給されなければならない全てのクロック信
号の前述したサイクルの変化が実行される。このことに
より、クロック信号発生器のｎ出力のうちの各々は対応
する番号の全ての端子に供給され、同じ番号の端子が互
いに接続されることが想定される。

また、FIFOメモリの各信号入力端子に対して、同じ番号
の各クロック信号が互いに同じ位相を有するように分離
したクロック信号を生成するクロック信号生成器を設け
るとさらに有効であり、全てのクロック信号入力に対し
てパルスを同時に供給できる。このようなクロック信号
発生器（発振器）を用いた場合には、このクロック信号
発生器において同じ遅延のクロック信号が発生されるこ
とによって、境界Sxにおける既に説明した記憶時間の減
少を非常に簡単な構成で達成することができる。

例えば、この発生器がｍ段のシフトレジスタであり、そ
の信号パターンが後ろから前に回転し、このパルスパタ
ーンがｎ−１個のスペースで印されたｎ段で決定される
ならば、境界Sxの後のクロック信号はｗだけスタガされ
たものとしてシフトレジスタから取出される。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わるメモリを示すブロ
ック図、第２図は第１図のメモリの変形例を示す図、第
３図は第１図のメモリにおいて記憶時間の減少を計った
場合の構成を示す図である。 z1,z2,zn−1,zn……信号分岐線、s1,s2,sn−1,sn……ク
ロック信号、ｔ……伝送トランジスタ、ｐ……レベル発
生器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウルリヒ・テウス ドイツ連邦共和国，デー − 7803 グン デル フィンゲン，シェーンベルクシュト ラーセ ５ベー

Claims (2)

【特許請求の範囲】
1. 【請求項１】導電型及び制御形式が同一の絶縁ゲート電
   界効果型トランジスタ及び信号の流れに並列に延びるｎ
   個の信号分岐線（z1…zn）を備えた直列FIFOメモリであ
   って、ｎ個の信号分岐線はそれぞれが直列FIFOメモリの
   信号入力（se）に接続されている入力と直列FIFOメモリ
   の信号出力（sa）に接続されている出力とを有してお
   り、 各信号分岐線にはソース・ドレイン部が信号の流れに直
   列に配置されているｍ個の転送トランジスタが設けられ
   ていて、 各信号分岐線の転送トランジスタはいずれもゲートにク
   ロック信号が供給され、 このクロック信号はｍ番目の転送トランジスタから１番
   目の転送トランジスタに向かって一度に１個ずつ順に転
   送トランジスタを導通させる時系列の実効パルスを有し
   ており、 直列FIFOメモリはデジタル信号専用のメモリとして動作
   し、 クロック信号は数が信号分岐線の数ｎに等しく、周波数
   即ち繰り返し速度が入力信号のデータ速度のｎ分の１に
   等しく、 ｎ個の信号分岐線（z1、…、zn）の各々のｍ個の転送ト
   ランジスタは、第ｎ番目のクロック信号、第（ｎ−１）
   番目のクロック信号、第（ｎ−２）番目のクロック信
   号、…、そして最後に第１番目のクロック信号（sn、sn
   −１、sn−２、…、s1）により若い番号から順に動作さ
   れ、クロック信号のこの順番が各信号分岐線の端まで周
   期的に繰り返され、 これにより後続の信号分岐線でのクロック信号の周期的
   なつながりは、 １クロック信号分だけ遅延しているか、 信号分岐線（z1、…、zn）の各々の最初のセルの前には
   更に別のセルが設けられていて、第１番目のクロック信
   号、第２番目のクロック信号、…、第ｎ番目のクロック
   信号（s1、…、sn）のいずれかが各信号分岐線の別のセ
   ルの転送トランジスタのゲートに印加され、 後続の信号分岐線の最後（＝第ｍ番目）のセルに１クロ
   ック信号だけ遅延しているクロック信号を供給すること
   により、ｎ本の信号分岐線のセルの中で同一番号を有す
   るセル（z1、…、zn）には同じクロック信号が供給され
   るように、第（ｍ−１）番目の転送トランジスタには序
   数の若い信号分岐線から順に後続のクロック信号（sn、
   sn−１、sn−２、…、s1）が供給されるものにおいて、 ｘ個の境界（Sx）が設けられていて、その各々が連続番
   号の付されているクック信号によりクロック（付勢）さ
   れる２個の隣設したセル（例えば、z1およびz2）の間に
   位置しており、 境界（Sx）毎に、信号の流れの方向に対して境界の後ろ
   に位置しているセルのクロック信号の番号付けのサイク
   ルが、境界の直前に位置しているセルに印加されるクロ
   ック信号から−ｗだけ異なる番号のクロック信号で開始
   され、ｗは１とｗ＝ｎ−２との間で選択可能であり、境
   界毎に生じるデータ速度の周期的な期間の数に等しく、
   これによりFIFOメモリの記憶時間が境界毎に減少するこ
   とを特徴とするFIFOメモリ。
2. 【請求項２】境界は１つだけが設けられており、この境
   界でのクロック信号の番号の差異がｗに等しいことを特
   徴とする特許請求の範囲第１項記載の直列FIFOメモリ。