JPH073748B2 - メモリのタップアドレスローディング回路およびその方法 - Google Patents
メモリのタップアドレスローディング回路およびその方法Info
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- JPH073748B2 JPH073748B2 JP4249127A JP24912792A JPH073748B2 JP H073748 B2 JPH073748 B2 JP H073748B2 JP 4249127 A JP4249127 A JP 4249127A JP 24912792 A JP24912792 A JP 24912792A JP H073748 B2 JPH073748 B2 JP H073748B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Dram (AREA)
- Image Input (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ビデオランダムアクセ
スメモリ（以下、“ＶＲＡＭ”という）のスプリット転
送時タップアドレスローディング回路およびその方法に
関し、より詳しくは、ＶＲＡＭのスプリット転送が禁止
された区間においてもタップローディングを可能にする
タップアドレスローディング回路およびその方法に関す
る。
スメモリ（以下、“ＶＲＡＭ”という）のスプリット転
送時タップアドレスローディング回路およびその方法に
関し、より詳しくは、ＶＲＡＭのスプリット転送が禁止
された区間においてもタップローディングを可能にする
タップアドレスローディング回路およびその方法に関す
る。
【０００２】
【従来の技術】画像メモリは画像情報を記憶させておく
再生記憶装置であって、画像メモリから読出した画像情
報は映像信号に変換されて表示装置に表示される。この
ような画像メモリはランダムアクセスメモリ（以下、
“ＲＡＭ”という）と直列アクセスメモリ（以下“ＳＡ
Ｍ”という）とで構成されるが、前記ＲＡＭとＳＡＭと
の間のデータ転送モードにおいてはリード転送、ライト
転送、擬似ライト転送、スプリットリード転送、スプリ
ットライト転送などがある。
再生記憶装置であって、画像メモリから読出した画像情
報は映像信号に変換されて表示装置に表示される。この
ような画像メモリはランダムアクセスメモリ（以下、
“ＲＡＭ”という）と直列アクセスメモリ（以下“ＳＡ
Ｍ”という）とで構成されるが、前記ＲＡＭとＳＡＭと
の間のデータ転送モードにおいてはリード転送、ライト
転送、擬似ライト転送、スプリットリード転送、スプリ
ットライト転送などがある。
【０００３】前述のデータ転送モードにおいて、スプリ
ットリード転送は上部スプリットＲＡＭと下部スプリッ
トＲＡＭとに分けられたＲＡＭの上部あるいは下部のス
プリットＲＡＭから上部スプリットＳＡＭと下部スプリ
ットＳＡＭとに分けられたＳＡＭの上部あるいは下部の
スプリットＳＡＭにデータがロードされ、スプリットラ
イト転送は上部や下部のスプリットＳＡＭから上部や下
部のスプリットＲＡＭにデータがロードされる。また、
このようなスプリットリード転送やスプリットライト転
送のようなスプリット転送モードにおいては、上部や下
部のスプリットＳＡＭのいずれか一方のスプリットＳＡ
Ｍにおいてスプリットリード転送あるいはスプリットラ
イト転送が行なわれている間に、他方のスプリットＳＡ
Ｍにおいては外部から指定されたタップ位置（上部、下
部分割位置に対応するアドレス）にあるデータが直列に
シフトされて入力されるか出力されることができる。
ットリード転送は上部スプリットＲＡＭと下部スプリッ
トＲＡＭとに分けられたＲＡＭの上部あるいは下部のス
プリットＲＡＭから上部スプリットＳＡＭと下部スプリ
ットＳＡＭとに分けられたＳＡＭの上部あるいは下部の
スプリットＳＡＭにデータがロードされ、スプリットラ
イト転送は上部や下部のスプリットＳＡＭから上部や下
部のスプリットＲＡＭにデータがロードされる。また、
このようなスプリットリード転送やスプリットライト転
送のようなスプリット転送モードにおいては、上部や下
部のスプリットＳＡＭのいずれか一方のスプリットＳＡ
Ｍにおいてスプリットリード転送あるいはスプリットラ
イト転送が行なわれている間に、他方のスプリットＳＡ
Ｍにおいては外部から指定されたタップ位置（上部、下
部分割位置に対応するアドレス）にあるデータが直列に
シフトされて入力されるか出力されることができる。
【０００４】図１は、従来のタップアドレスローディン
グ回路の構成図である。図１に示すように、スプリット
ＳＡＭにおいてタップアドレス位置として用いられるカ
ラムアドレスはスプリット転送の際、次に転送されるス
プリットＳＡＭの次のタップアドレス位置を指定するた
めカラムアドレスストローブ（以下、“反転ＣＡＳ”と
いう）信号の立下がりエッジ（すなわちストローブ開始
点）においてバッファ１からラッチ部２にストアされ
る。ラッチ部２にストアされたカラムアドレスは直列ア
ドレスカウンタ３のアドレスがカウントされて現在転送
されているスプリットＳＡＭの端に到達すると発生され
るフラグ信号により直列アドレスカウンタ３に転送され
る。前記直列アドレスカウンタ３に転送されたアドレス
が次に転送されるべきスプリットＳＡＭのタップアドレ
ス位置になり、直列アドレスカウンタ３がタップアドレ
ス位置からカウントしてスプリットＳＡＭのアドレスを
指定することに従いスプリットＳＡＭは指定されたタッ
プ位置からデータを転送するようになる。
グ回路の構成図である。図１に示すように、スプリット
ＳＡＭにおいてタップアドレス位置として用いられるカ
ラムアドレスはスプリット転送の際、次に転送されるス
プリットＳＡＭの次のタップアドレス位置を指定するた
めカラムアドレスストローブ（以下、“反転ＣＡＳ”と
いう）信号の立下がりエッジ（すなわちストローブ開始
点）においてバッファ１からラッチ部２にストアされ
る。ラッチ部２にストアされたカラムアドレスは直列ア
ドレスカウンタ３のアドレスがカウントされて現在転送
されているスプリットＳＡＭの端に到達すると発生され
るフラグ信号により直列アドレスカウンタ３に転送され
る。前記直列アドレスカウンタ３に転送されたアドレス
が次に転送されるべきスプリットＳＡＭのタップアドレ
ス位置になり、直列アドレスカウンタ３がタップアドレ
ス位置からカウントしてスプリットＳＡＭのアドレスを
指定することに従いスプリットＳＡＭは指定されたタッ
プ位置からデータを転送するようになる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来は
次に転送されるスプリットＳＡＭのアドレスが始まる区
間の一定部分および端部のスプリット転送が禁止された
区間においてスプリット転送動作が起こるとき誤タップ
アドレスが直列アドレスカウンタにローディングされる
という問題点がある。
次に転送されるスプリットＳＡＭのアドレスが始まる区
間の一定部分および端部のスプリット転送が禁止された
区間においてスプリット転送動作が起こるとき誤タップ
アドレスが直列アドレスカウンタにローディングされる
という問題点がある。
【０００６】したがって、本発明の目的は、前述の従来
の短所を解決するためのものであって、スプリットＳＡ
Ｍのアドレスが始まる部位の一定部分と端部の一定部分
のスプリット転送が禁止された区間において起こるスプ
リット転送をシステムにおいて制約なしに処理する、Ｖ
ＲＡＭのスプリット転送の際タップアドレスローディン
グ回路およびそのローディング方法を提供することであ
る。
の短所を解決するためのものであって、スプリットＳＡ
Ｍのアドレスが始まる部位の一定部分と端部の一定部分
のスプリット転送が禁止された区間において起こるスプ
リット転送をシステムにおいて制約なしに処理する、Ｖ
ＲＡＭのスプリット転送の際タップアドレスローディン
グ回路およびそのローディング方法を提供することであ
る。
【０００７】
【課題を解決するための手段】本発明は、第１および第
２スプリット直列アクセスメモリからなる直列アクセス
メモリを含むビデオランダムアクセスメモリのスプリッ
ト転送モードにおいて次の転送される直列アクセスメモ
リのタップアドレスをローディングするための回路であ
って、第２スプリット直列アクセスメモリのスプリット
転送の際タップ位置として用いられるカラムアドレスを
ストアするカラムアドレスバッファと、カラムアドレス
ストローブ信号に応じて前記カラムアドレスをラッチす
るラッチ部と、ラッチされたカラムアドレスを受けて順
次に次に転送されるアドレスを発生するための直列アド
レスカウンタと、ローアドレスストローブ信号の逆の位
相を有するクロックＡと、直列クロック信号と同一な位
相を有するクロックＢと、直列アドレスカウンタのアド
レスが転送中である第１スプリットアクセスメモリの端
を指定するときハイ状態になるクロックＣと、スプリッ
ト転送サイクルにおいてカラムアドレスストローブ信号
がロー状態になるときハイ状態からロー状態に遷移され
た後直列アドレスカウンタに新しいタップアドレスが入
った後ハイ状態になるクロックＤとを発生するクロック
発生部と、クロック発生部のクロック信号などを入力信
号として転送されている第１スプリット直列アクセスメ
モリの最後のアドレスとスプリット転送サイクルのカラ
ムアドレスストローブ信号の立下がりエッジに遅いタイ
ミングに同期されて直列アドレスカウンタに対するタッ
プアドレスローディングを制御するためのタップローデ
ィング制御手段とを備えている。
２スプリット直列アクセスメモリからなる直列アクセス
メモリを含むビデオランダムアクセスメモリのスプリッ
ト転送モードにおいて次の転送される直列アクセスメモ
リのタップアドレスをローディングするための回路であ
って、第２スプリット直列アクセスメモリのスプリット
転送の際タップ位置として用いられるカラムアドレスを
ストアするカラムアドレスバッファと、カラムアドレス
ストローブ信号に応じて前記カラムアドレスをラッチす
るラッチ部と、ラッチされたカラムアドレスを受けて順
次に次に転送されるアドレスを発生するための直列アド
レスカウンタと、ローアドレスストローブ信号の逆の位
相を有するクロックＡと、直列クロック信号と同一な位
相を有するクロックＢと、直列アドレスカウンタのアド
レスが転送中である第１スプリットアクセスメモリの端
を指定するときハイ状態になるクロックＣと、スプリッ
ト転送サイクルにおいてカラムアドレスストローブ信号
がロー状態になるときハイ状態からロー状態に遷移され
た後直列アドレスカウンタに新しいタップアドレスが入
った後ハイ状態になるクロックＤとを発生するクロック
発生部と、クロック発生部のクロック信号などを入力信
号として転送されている第１スプリット直列アクセスメ
モリの最後のアドレスとスプリット転送サイクルのカラ
ムアドレスストローブ信号の立下がりエッジに遅いタイ
ミングに同期されて直列アドレスカウンタに対するタッ
プアドレスローディングを制御するためのタップローデ
ィング制御手段とを備えている。
【０００８】好ましくは、タップローディング制御手段
は、クロックＡ，Ｂ，Ｃから転送されている第１スプリ
ット直列アクセスメモリの最後のアドレスを検出するた
めの第１検出手段と、スプリット転送のカラムアドレス
ストローブ信号の立下がりエッジの信号情報を含んだク
ロックＤ信号を反転させるための反転手段と、検出手段
および反転手段の出力のうち、遅いタイミングに同期さ
れた信号を出力するための第２検出手段とを含んでもよ
い。
は、クロックＡ，Ｂ，Ｃから転送されている第１スプリ
ット直列アクセスメモリの最後のアドレスを検出するた
めの第１検出手段と、スプリット転送のカラムアドレス
ストローブ信号の立下がりエッジの信号情報を含んだク
ロックＤ信号を反転させるための反転手段と、検出手段
および反転手段の出力のうち、遅いタイミングに同期さ
れた信号を出力するための第２検出手段とを含んでもよ
い。
【０００９】また、好ましくは、第１検出手段は、クロ
ック発生部のクロックＡ信号線に入力端子が接続された
第１インバータと、第１インバータの出力端子に入力端
子が接続された第２インバータと、第２インバータの出
力端子に入力端子が接続された第３インバータと、第３
インバータの出力端子とクロックＡ信号線とにそれぞれ
の入力端子が接続された第１ＮＡＮＤゲートと、クロッ
ク発生部のクロックＢ信号線とクロックＣ信号線とにそ
れぞれの入力端子が接続された第２ＮＡＮＤゲートと、
第２ＮＡＮＤゲートの出力端子に入力端子が接続された
第４インバータと、第４インバータの出力端子に入力端
子が接続された第５インバータと、第５インバータの出
力端子に入力端子が接続された第６インバータと、第６
インバータの出力端子に入力端子が接続された第７イン
バータと、第７インバータの出力端子と第４インバータ
の出力端子とにそれぞれの入力端子が接続された第１Ｎ
ＯＲゲートと、電源電圧Ｖｃｃにドレイン端子が接続さ
れ、第１ＮＡＮＤゲートの出力端子にゲート端子が接続
されたＰ型ＦＥＴのソース端子にドレイン端子が接続さ
れ、第１ＮＯＲゲートの出力端子にゲート端子が接続さ
れ、電源電圧Ｖｃｃにソース端子が接続されたＮ型ＦＥ
Ｔと、Ｎ型ＦＥＴのドレイン端子に入力端子が接続され
た第９インバータと、第９インバータの出力端子に入力
端子が接続されＮ型ＦＥＴのドレイン端子に出力端子が
接続された第１０インバータとを含んでもよい。
ック発生部のクロックＡ信号線に入力端子が接続された
第１インバータと、第１インバータの出力端子に入力端
子が接続された第２インバータと、第２インバータの出
力端子に入力端子が接続された第３インバータと、第３
インバータの出力端子とクロックＡ信号線とにそれぞれ
の入力端子が接続された第１ＮＡＮＤゲートと、クロッ
ク発生部のクロックＢ信号線とクロックＣ信号線とにそ
れぞれの入力端子が接続された第２ＮＡＮＤゲートと、
第２ＮＡＮＤゲートの出力端子に入力端子が接続された
第４インバータと、第４インバータの出力端子に入力端
子が接続された第５インバータと、第５インバータの出
力端子に入力端子が接続された第６インバータと、第６
インバータの出力端子に入力端子が接続された第７イン
バータと、第７インバータの出力端子と第４インバータ
の出力端子とにそれぞれの入力端子が接続された第１Ｎ
ＯＲゲートと、電源電圧Ｖｃｃにドレイン端子が接続さ
れ、第１ＮＡＮＤゲートの出力端子にゲート端子が接続
されたＰ型ＦＥＴのソース端子にドレイン端子が接続さ
れ、第１ＮＯＲゲートの出力端子にゲート端子が接続さ
れ、電源電圧Ｖｃｃにソース端子が接続されたＮ型ＦＥ
Ｔと、Ｎ型ＦＥＴのドレイン端子に入力端子が接続され
た第９インバータと、第９インバータの出力端子に入力
端子が接続されＮ型ＦＥＴのドレイン端子に出力端子が
接続された第１０インバータとを含んでもよい。
【００１０】また、他の好ましい例として、第１および
第２スプリット直列アクセスメモリからなる直列アクセ
スメモリを含むビデオランダムアクセスメモリのスプリ
ット転送モードにおいて次に転送されるスプリット直列
アクセスメモリのタップアドレスを指定するためアドレ
スカウンタに対するタップアドレスをローディングする
方法であって、第１スプリット直列アクセスメモリの最
後のアドレスを検出する段階と、カラムアドレスストロ
ーブ信号の立下がりエッジを検出する段階と、第１スプ
リット直列アクセスメモリの最後のアドレスと検出され
たカラムアドレスストローブ信号の立下がりエッジのタ
イミングとを比較して、このうち、遅いタイミングに同
期して前記第２スプリット直列アクセスメモリに対する
新しいタップアドレスを前記アドレスカウンタにローデ
ィングする段階とを含んでもよい。
第２スプリット直列アクセスメモリからなる直列アクセ
スメモリを含むビデオランダムアクセスメモリのスプリ
ット転送モードにおいて次に転送されるスプリット直列
アクセスメモリのタップアドレスを指定するためアドレ
スカウンタに対するタップアドレスをローディングする
方法であって、第１スプリット直列アクセスメモリの最
後のアドレスを検出する段階と、カラムアドレスストロ
ーブ信号の立下がりエッジを検出する段階と、第１スプ
リット直列アクセスメモリの最後のアドレスと検出され
たカラムアドレスストローブ信号の立下がりエッジのタ
イミングとを比較して、このうち、遅いタイミングに同
期して前記第２スプリット直列アクセスメモリに対する
新しいタップアドレスを前記アドレスカウンタにローデ
ィングする段階とを含んでもよい。
【００１１】
【実施例】以下、本発明の好ましい実施例を添付図面に
基づいて詳細に説明する。
基づいて詳細に説明する。
【００１２】図２は、本発明の実施例に従うタップアド
レスローディング回路９の構成図であって、図２に示す
ように、本発明の実施例に従うタップアドレスローディ
ング回路の構成は、次に転送されるスプリットＳＡＭの
タップアドレスをストアするカラムアドレスバッファ１
１と、反転ＣＡＳ信号に応じて前記タップアドレスであ
るカラムアドレスをラッチするラッチ部１２と、前記ラ
ッチされたカラムアドレスを受けて順次に次に転送され
るアドレスを発生するための直列アドレスカウンタ１３
と、クロック発生部１４と、前記クロック発生部１４に
接続されたタップアドレスローディング制御部１５とか
らなる。
レスローディング回路９の構成図であって、図２に示す
ように、本発明の実施例に従うタップアドレスローディ
ング回路の構成は、次に転送されるスプリットＳＡＭの
タップアドレスをストアするカラムアドレスバッファ１
１と、反転ＣＡＳ信号に応じて前記タップアドレスであ
るカラムアドレスをラッチするラッチ部１２と、前記ラ
ッチされたカラムアドレスを受けて順次に次に転送され
るアドレスを発生するための直列アドレスカウンタ１３
と、クロック発生部１４と、前記クロック発生部１４に
接続されたタップアドレスローディング制御部１５とか
らなる。
【００１３】前記構成によるタップアドレスローディン
グ回路の動作は次のとおりである。カラムアドレスバッ
ファ１１を通じてラッチ部１２にタップアドレスがラッ
チされる動作は従来と同様になる。ＶＲＡＭのスプリッ
ト転送が始まるとクロック発生部１４においては次のよ
うに定義されたクロック信号が生成されて出力される。
グ回路の動作は次のとおりである。カラムアドレスバッ
ファ１１を通じてラッチ部１２にタップアドレスがラッ
チされる動作は従来と同様になる。ＶＲＡＭのスプリッ
ト転送が始まるとクロック発生部１４においては次のよ
うに定義されたクロック信号が生成されて出力される。
【００１４】クロックＡ：転送サイクルごと反転ＲＡＳ
信号の逆の位相を有するクロック信号 クロックＢ：ＳＣ信号と同一な位相を有するクロック信
号 クロックＣ：直列アドレスカウンタの出力が現在転送さ
れているスプリットＳＡＭの最後のアドレスを指定する
とき、ハイ状態になるクロック信号 クロックＤ：スプリット転送サイクルにおいて反転ＣＡ
Ｓ信号がロー状態になるとき、ハイ状態からロー状態に
遷移された後、直列アドレスカウンタに新しいタップア
ドレスが入った後ハイ状態になるクロック信号 前記クロック信号がクロック発生部１４においてタップ
ローディング制御部１５に入力されると、タップローデ
ィング制御部１５は現在転送されているスプリットＳＡ
Ｍの最後のアドレスとスプリット（リード）転送の反転
ＣＡＳ信号の立下がりエッジのうち、遅いタイミングに
より直列アドレスカウンタ１３に次のタップアドレスを
印加する。
信号の逆の位相を有するクロック信号 クロックＢ：ＳＣ信号と同一な位相を有するクロック信
号 クロックＣ：直列アドレスカウンタの出力が現在転送さ
れているスプリットＳＡＭの最後のアドレスを指定する
とき、ハイ状態になるクロック信号 クロックＤ：スプリット転送サイクルにおいて反転ＣＡ
Ｓ信号がロー状態になるとき、ハイ状態からロー状態に
遷移された後、直列アドレスカウンタに新しいタップア
ドレスが入った後ハイ状態になるクロック信号 前記クロック信号がクロック発生部１４においてタップ
ローディング制御部１５に入力されると、タップローデ
ィング制御部１５は現在転送されているスプリットＳＡ
Ｍの最後のアドレスとスプリット（リード）転送の反転
ＣＡＳ信号の立下がりエッジのうち、遅いタイミングに
より直列アドレスカウンタ１３に次のタップアドレスを
印加する。
【００１５】図３は、本発明の実施例に従うタップロー
ディング制御部１５の詳細図であって、図３に示すよう
に、本発明の実施例に従うタップローディング制御部１
５の構成は、前述のクロック（Ａ，ＢおよびＣ）から転
送されている第１スプリットＳＡＭの最後のアドレスを
検出するための第１検出部２５と、前記スプリット転送
の際反転ＣＡＳ信号の立下がりエッジの信号情報を含ん
だクロックＤ信号を反転させるための反転部３５、およ
び前記第１検出部２５と前記反転部３５の出力のうち、
遅いタイミングに同期された信号を出力するための第２
検出部４５とからなっている。
ディング制御部１５の詳細図であって、図３に示すよう
に、本発明の実施例に従うタップローディング制御部１
５の構成は、前述のクロック（Ａ，ＢおよびＣ）から転
送されている第１スプリットＳＡＭの最後のアドレスを
検出するための第１検出部２５と、前記スプリット転送
の際反転ＣＡＳ信号の立下がりエッジの信号情報を含ん
だクロックＤ信号を反転させるための反転部３５、およ
び前記第１検出部２５と前記反転部３５の出力のうち、
遅いタイミングに同期された信号を出力するための第２
検出部４５とからなっている。
【００１６】前記第１検出部２５は、クロック発生部１
４のクロックＡ信号線（ＣＬＫ Ａ）に入力端子が接続
された第１インバータ５１と、第１インバータ５１の出
力端子に入力端子が接続された第２インバータ５２と、
前記第２インバータ５２の出力端子に入力端子が接続さ
れた第３インバータ５３と、前記第３インバータ５３の
出力端子とクロックＡ信号線（ＣＬＫ Ａ）とにそれぞ
れの入力端子が接続された２入力第１ＮＡＮＤゲート５
４と、クロック発生部４のクロックＢ信号線（ＣＬＫ
Ｂ）とクロックＣ信号線（ＣＬＫ Ｃ）とにそれぞれの
入力端子が接続された２入力第２ＮＡＮＤゲート５５
と、前記第２ＮＡＮＤゲート５５の出力端子に入力端子
が接続された第４インバータ５６と、前記第４インバー
タ５６の出力端子に入力端子が接続された第５インバー
タ５７と、前記第５インバータ５７の出力端子に入力端
子が接続された第６インバータ５８と、前記第６インバ
ータ５８の出力端子に入力端子が接続された第７インバ
ータ５９と、前記第７インバータ５９の出力端子と第４
インバータ５６の出力端子とにそれぞれの入力端子が接
続された２入力第１ＮＯＲゲート６０と、電源電圧Ｖｃ
ｃにドレイン端子６２ａが接続され第１ＮＡＮＤゲート
５４の出力端子にゲート端子６２ｂが接続されたＰ型Ｆ
ＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）６２と、Ｐ型ＦＥＴ６２のソース端子にドレイン端
子６３ａが接続され第１ＮＯＲゲート６０の出力端子に
ゲート端子６３ｂが接続され電源電圧Ｖｓｓにソース端
子６３ｃが接続されたＮ型ＦＥＴ６３と、前記Ｎ型ＦＥ
Ｔ６３のドレイン端子６３ａに入力端子が接続された第
９インバータ６４と、前記第９インバータ６４の出力端
子に入力端子が接続されＮ型ＦＥＴ６３のドレイン端子
６３ａに出力端子が接続された第１０インバータ６５と
で構成される。
４のクロックＡ信号線（ＣＬＫ Ａ）に入力端子が接続
された第１インバータ５１と、第１インバータ５１の出
力端子に入力端子が接続された第２インバータ５２と、
前記第２インバータ５２の出力端子に入力端子が接続さ
れた第３インバータ５３と、前記第３インバータ５３の
出力端子とクロックＡ信号線（ＣＬＫ Ａ）とにそれぞ
れの入力端子が接続された２入力第１ＮＡＮＤゲート５
４と、クロック発生部４のクロックＢ信号線（ＣＬＫ
Ｂ）とクロックＣ信号線（ＣＬＫ Ｃ）とにそれぞれの
入力端子が接続された２入力第２ＮＡＮＤゲート５５
と、前記第２ＮＡＮＤゲート５５の出力端子に入力端子
が接続された第４インバータ５６と、前記第４インバー
タ５６の出力端子に入力端子が接続された第５インバー
タ５７と、前記第５インバータ５７の出力端子に入力端
子が接続された第６インバータ５８と、前記第６インバ
ータ５８の出力端子に入力端子が接続された第７インバ
ータ５９と、前記第７インバータ５９の出力端子と第４
インバータ５６の出力端子とにそれぞれの入力端子が接
続された２入力第１ＮＯＲゲート６０と、電源電圧Ｖｃ
ｃにドレイン端子６２ａが接続され第１ＮＡＮＤゲート
５４の出力端子にゲート端子６２ｂが接続されたＰ型Ｆ
ＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）６２と、Ｐ型ＦＥＴ６２のソース端子にドレイン端
子６３ａが接続され第１ＮＯＲゲート６０の出力端子に
ゲート端子６３ｂが接続され電源電圧Ｖｓｓにソース端
子６３ｃが接続されたＮ型ＦＥＴ６３と、前記Ｎ型ＦＥ
Ｔ６３のドレイン端子６３ａに入力端子が接続された第
９インバータ６４と、前記第９インバータ６４の出力端
子に入力端子が接続されＮ型ＦＥＴ６３のドレイン端子
６３ａに出力端子が接続された第１０インバータ６５と
で構成される。
【００１７】一方、前記反転部３５は、第８インバータ
６１で構成され、前記第２検出部４５はＮ型ＦＥＴ６３
のドレイン端子と第８インバータ６１の出力端子とにそ
れぞれの入力端子が接続された２入力第２ＮＯＲゲート
６６と、前記第２ＮＯＲゲート６６の出力端子に入力端
子が接続された第１１インバータ６７とからなる。
６１で構成され、前記第２検出部４５はＮ型ＦＥＴ６３
のドレイン端子と第８インバータ６１の出力端子とにそ
れぞれの入力端子が接続された２入力第２ＮＯＲゲート
６６と、前記第２ＮＯＲゲート６６の出力端子に入力端
子が接続された第１１インバータ６７とからなる。
【００１８】前記構成によるタップローディング制御部
の動作を図４のタップローディング制御部の波形図を参
照して説明する。反転ＲＡＳ信号の反転位相を有するク
ロックＡ信号（ＣＬＫ Ａ）がタップローディング制御
部１５に入力されると第１インバータ５１、第２インバ
ータ５２、第３インバータ５３および第１ＮＡＮＤゲー
ト５４によって図４のクロックＡ信号（ＣＬＫ Ａ）の
立上がりエッジにおいて瞬間に負の値を有するパルスが
第１ＮＡＮＤゲート５４から出力される。また、クロッ
クＢ信号（ＣＬＫ Ｂ）とクロックＣ信号（ＣＬＫ
Ｃ）とがタップローディング制御部１５に入力される
と、第２ＮＡＮＤゲート５５および第４インバータ５６
によってＡ点の電位は図４の波形Ａのようである。した
がって、第５インバータ５７、第６インバータ５８、第
７インバータ５９および第１ＮＯＲゲート６０によって
図４のＡ点の波形の立下がりエッジにおいて瞬間に正の
値を有するパルスが第１ＮＯＲゲート６０から出力され
る。さらに、クロックＤ信号（ＣＬＫ Ｄ）がタップロ
ーディング制御部１５に入力されると第８インバータ６
１にはクロックＤ信号（ＣＬＫ Ｄ）の反転された位相
が出力される。
の動作を図４のタップローディング制御部の波形図を参
照して説明する。反転ＲＡＳ信号の反転位相を有するク
ロックＡ信号（ＣＬＫ Ａ）がタップローディング制御
部１５に入力されると第１インバータ５１、第２インバ
ータ５２、第３インバータ５３および第１ＮＡＮＤゲー
ト５４によって図４のクロックＡ信号（ＣＬＫ Ａ）の
立上がりエッジにおいて瞬間に負の値を有するパルスが
第１ＮＡＮＤゲート５４から出力される。また、クロッ
クＢ信号（ＣＬＫ Ｂ）とクロックＣ信号（ＣＬＫ
Ｃ）とがタップローディング制御部１５に入力される
と、第２ＮＡＮＤゲート５５および第４インバータ５６
によってＡ点の電位は図４の波形Ａのようである。した
がって、第５インバータ５７、第６インバータ５８、第
７インバータ５９および第１ＮＯＲゲート６０によって
図４のＡ点の波形の立下がりエッジにおいて瞬間に正の
値を有するパルスが第１ＮＯＲゲート６０から出力され
る。さらに、クロックＤ信号（ＣＬＫ Ｄ）がタップロ
ーディング制御部１５に入力されると第８インバータ６
１にはクロックＤ信号（ＣＬＫ Ｄ）の反転された位相
が出力される。
【００１９】Ｂ点の電位は第１ＮＡＮＤゲート５４の出
力がロー状態であるときオンされるＰ型ＦＥＴ６２と、
第１ＮＯＲゲート６０の出力がハイ状態であるときオン
されるＮ型ＦＥＴ６３と、第９インバータ６４と第１０
インバータ６５とからなるラッチとによって図４の波形
Ｂのように現われる。したがって、タップローディング
制御部１５の出力ＯＵＴは、第２ＮＯＲゲート６６およ
び第１１インバータ６７によって図４に示すように、Ｂ
点の電位と第８インバータ６１の出力信号とをＯＲした
波形になる。このような出力ＯＵＴ波形は現在転送され
ているスプリットＳＡＭの最後のアドレスとリード転送
において反転ＣＡＳ信号の立下がりエッジとのうち、遅
いタイミングによって直列アドレスカウンタ３にタップ
アドレスをローディングさせることを意味する。すなわ
ち、図４の出力ＯＵＴ波形の点線に表示された部位ほど
のタップアドレスローディングの制限に対する改善がな
される。
力がロー状態であるときオンされるＰ型ＦＥＴ６２と、
第１ＮＯＲゲート６０の出力がハイ状態であるときオン
されるＮ型ＦＥＴ６３と、第９インバータ６４と第１０
インバータ６５とからなるラッチとによって図４の波形
Ｂのように現われる。したがって、タップローディング
制御部１５の出力ＯＵＴは、第２ＮＯＲゲート６６およ
び第１１インバータ６７によって図４に示すように、Ｂ
点の電位と第８インバータ６１の出力信号とをＯＲした
波形になる。このような出力ＯＵＴ波形は現在転送され
ているスプリットＳＡＭの最後のアドレスとリード転送
において反転ＣＡＳ信号の立下がりエッジとのうち、遅
いタイミングによって直列アドレスカウンタ３にタップ
アドレスをローディングさせることを意味する。すなわ
ち、図４の出力ＯＵＴ波形の点線に表示された部位ほど
のタップアドレスローディングの制限に対する改善がな
される。
【００２０】
【発明の効果】前述のように、本発明によれば、スプリ
ットＳＡＭのアドレスが始まる区間の一定部分と端部の
一定部分のスプリット転送が禁止された区間において、
スプリット転送をシステムにおいて制約なしに処理する
ことができる。
ットＳＡＭのアドレスが始まる区間の一定部分と端部の
一定部分のスプリット転送が禁止された区間において、
スプリット転送をシステムにおいて制約なしに処理する
ことができる。
【００２１】本発明の前述のような効果は、スプリット
転送を用いて画像情報を伝送するＶＲＡＭを用いるすべ
ての情報処理機器において用いることができる。
転送を用いて画像情報を伝送するＶＲＡＭを用いるすべ
ての情報処理機器において用いることができる。
【図１】従来のタップアドレスローディング回路の構成
図である。
図である。
【図２】本発明の実施例に従うタップアドレスローディ
ング回路の構成図である。
ング回路の構成図である。
【図３】本発明の実施例に従うタップローディング制御
部の詳細回路図である。
部の詳細回路図である。
【図４】本発明の実施例に従うタップローディング制御
部の波形図である。
部の波形図である。
１１ カラムアドレスバッファ １２ ラッチ部 １３ 直列アドレスカウンタ １４ クロック発生部 １５ タップアドレスローディング制御部 ５１ 第１インバータ ５２ 第２インバータ ５３ 第３インバータ ５４ 第１ＮＡＮＤゲート ５５ 第２ＮＡＮＤゲート ５６ 第４インバータ ５７ 第５インバータ ５８ 第６インバータ ５９ 第７インバータ ６０ 第１ＮＯＲゲート ６１ 第８インバータ ６２ Ｐ型ＦＥＴ ６３ Ｎ型ＦＥＴ ６４ 第９インバータ ６５ 第１０インバータ ６６ 第２ＮＯＲゲート ６７ 第１１インバータ
Claims (4)
- 【請求項１】 第１および第２スプリット直列アクセス
メモリからなる直列アクセスメモリを含むビデオランダ
ムアクセスメモリのスプリット転送モードにおいて次の
転送される直列アクセスメモリのタップアドレスをロー
ディングするための回路であって、 前記第２スプリット直列アクセスメモリのスプリット転
送の際タップ位置として用いられるカラムアドレスをス
トアするカラムアドレスバッファと、 カラムアドレスストローブ信号に応じて前記カラムアド
レスをラッチするラッチ部と、 前記ラッチされたカラムアドレスを受けて順次に次に転
送されるアドレスを発生するための直列アドレスカウン
タと、 ローアドレスストローブ信号の逆の位相を有するクロッ
クＡと、直列クロック信号と同一な位相を有するクロッ
クＢと、直列アドレスカウンタのアドレスが転送中であ
る第１スプリットアクセスメモリの端を指定するときハ
イ状態になるクロックＣと、スプリット転送サイクルに
おいてカラムアドレスストローブ信号がロー状態になる
ときハイ状態からロー状態に遷移された後直列アドレス
カウンタに新しいタップアドレスが入った後ハイ状態に
なるクロックＤとを発生するクロック発生部と、 前記クロック発生部のクロック信号などを入力信号とし
て転送されている第１スプリット直列アクセスメモリの
最後のアドレスとスプリット転送サイクルのカラムアド
レスストローブ信号の立下がりエッジに遅いタイミング
に同期されて前記直列アドレスカウンタに対するタップ
アドレスローディングを制御するためのタップローディ
ング制御手段とを備えた、ビデオランダムアクセスメモ
リの次に転送されるスプリット直列アクセスメモリのタ
ップアドレスをローディングするための回路。 - 【請求項２】 前記タップローディング制御手段は、 前記クロックＡ，Ｂ，Ｃから前記転送されている第１ス
プリット直列アクセスメモリの最後のアドレスを検出す
るための第１検出手段と、 前記スプリット転送のカラムアドレスストローブ信号の
立下がりエッジの信号情報を含んだクロックＤ信号を反
転させるための反転手段と、 前記検出手段および反転手段の出力のうち、遅いタイミ
ングに同期された信号を出力するための第２検出手段と
を含む、請求項１に記載のビデオランダムアクセスメモ
リの次に転送されるスプリット直列アクセスメモリのタ
ップアドレスをローディングするための回路。 - 【請求項３】 前記第１検出手段は、 クロック発生部のクロックＡ信号線に入力端子が接続さ
れた第１インバータと、 第１インバータの出力端子に入力端子が接続された第２
インバータと、 第２インバータの出力端子に入力端子が接続された第３
インバータと、 第３インバータの出力端子とクロックＡ信号線とにそれ
ぞれの入力端子が接続された第１ＮＡＮＤゲートと、 クロック発生部のクロックＢ信号線とクロックＣ信号線
とにそれぞれの入力端子が接続された第２ＮＡＮＤゲー
トと、 第２ＮＡＮＤゲートの出力端子に入力端子が接続された
第４インバータと、 第４インバータの出力端子に入力端子が接続された第５
インバータと、 第５インバータの出力端子に入力端子が接続された第６
インバータと、 第６インバータの出力端子に入力端子が接続された第７
インバータと、 第７インバータの出力端子と第４インバータの出力端子
とにそれぞれの入力端子が接続された第１ＮＯＲゲート
と、 電源電圧Ｖｃｃにドレイン端子が接続され、第１ＮＡＮ
Ｄゲートの出力端子にゲート端子が接続されたＰ型ＦＥ
Ｔのソース端子にドレイン端子が接続され、第１ＮＯＲ
ゲートの出力端子にゲート端子が接続され、電源電圧Ｖ
ｃｃにソース端子が接続されたＮ型ＦＥＴと、 Ｎ型ＦＥＴのドレイン端子に入力端子が接続された第９
インバータと、 第９インバータの出力端子に入力端子が接続されＮ型Ｆ
ＥＴのドレイン端子に出力端子が接続された第１０イン
バータとを含む、請求項２に記載のビデオランダムアク
セスメモリの次に転送されるスプリット直列アクセスメ
モリのタップアドレスをローディングするための回路。 - 【請求項４】 前記第１および第２スプリット直列アク
セスメモリからなる直列アクセスメモリを含むビデオラ
ンダムアクセスメモリのスプリット転送モードにおいて
次に転送されるスプリット直列アクセスメモリのタップ
アドレスを指定するためアドレスカウンタに対するタッ
プアドレスをローディングする方法であって、 前記第１スプリット直列アクセスメモリの最後のアドレ
スを検出する段階と、 カラムアドレスストローブ信号の立下がりエッジを検出
する段階と、 前記第１スプリット直列アクセスメモリの最後のアドレ
スと検出されたカラムアドレスストローブ信号の立下が
りエッジのタイミングとを比較して、このうち、遅いタ
イミングに同期して前記第２スプリット直列アクセスメ
モリに対する新しいタップアドレスを前記アドレスカウ
ンタにローディングする段階とを含む、ビデオランダム
アクセスメモリのスプリット転送モードにおいて次に転
送されるスプリット直列アクセスメモリに対するタップ
アドレスローディング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910016438A KR940006728B1 (ko) | 1991-09-19 | 1991-09-19 | 비디오 램의 스플리트 전송시 탭 로딩 회로 |
| KR16438 | 1991-09-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05242668A JPH05242668A (ja) | 1993-09-21 |
| JPH073748B2 true JPH073748B2 (ja) | 1995-01-18 |
Family
ID=19320178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4249127A Expired - Fee Related JPH073748B2 (ja) | 1991-09-19 | 1992-09-18 | メモリのタップアドレスローディング回路およびその方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH073748B2 (ja) |
| KR (1) | KR940006728B1 (ja) |
-
1991
- 1991-09-19 KR KR1019910016438A patent/KR940006728B1/ko not_active Expired - Fee Related
-
1992
- 1992-09-18 JP JP4249127A patent/JPH073748B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR930007266A (ko) | 1993-04-22 |
| JPH05242668A (ja) | 1993-09-21 |
| KR940006728B1 (ko) | 1994-07-27 |
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