JPH0737901A - 高出力電界効果トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】 熱量を抑えることができ、且つ、信号の位相
差を小さくして効率的な利得が得られる高出力電界効果
トランジスタを提供することを目的とする。 【構成】 ゲート・ボンディング・パッド１からドレイ
ン・ボンディング・パッド２方向に対してゲート配線７
が配設され、ゲート配線７に対して垂直方向に単位ゲー
ト３が櫛歯状に形成されて、その間に組合わさるように
ソース４とドレイン５が形成されている。櫛歯状に配列
される単位ゲート３はゲート配線７の両側に形成されて
いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロ波集積回路に使
用される高出力電界効果トランジスタに関するものであ
る。

【０００２】

【従来の技術】従来、高出力電界効果トランジスタ（以
下、高出力ＦＥＴと称する）は、ゲート幅を大きくし、
ドレイン電流を大きくとって高出力化する。高出力ＦＥ
Ｔは、小さなゲート幅を有する複数のＦＥＴを並べて、
各ゲート幅の総和によってゲート幅の大きなＦＥＴとな
っている。この構造の高出力ＦＥＴは、マルチフィンガ
ータイプトランジスタと呼ばれており、各トランジスタ
は単位トランジスタ、各ゲートは単位ゲートと呼ばれて
いる。

【０００３】図７にその一例を示す。同図は高出力ＦＥ
Ｔの構成を示す斜視図である。等しいゲート幅を有する
単位ゲート３が一定の間隔で櫛歯状に配列されている。
各単位トランジスタのソース４とドレイン５は、櫛歯状
に配列された単位ゲート３の間に組合わさるように形成
されている。ゲート・ボンディング・パッド１とドレイ
ン・ボンディング・パッド２はゲート配列のほぼ中央部
を挟むように配置されている。各ドレイン５はエアーブ
リッジ配線６によって互いに接続され、各ソース４は電
極の引き出し線によって互いに接続されている。

【０００４】一層の高出力化を図るには、単位ゲート幅
を大きくし、単位ゲート数を増やして全体ゲート幅を大
きくして対応する。

【０００５】

【発明が解決しようとする課題】ゲート幅を大きくする
のと比例して、単位トランジスタのチャネル部分で起こ
る発熱量も増大する。発熱量が増大すると温度上昇が起
こり、高出力ＦＥＴの動作範囲を越えてしまうことがあ
る。

【０００６】そこで、温度上昇を抑える方法として、単
位ゲート幅を小さくすることで、熱源を小さくし熱量の
発生を抑え、また並べる間隔を大きくすることで、熱を
分散させていた。この方法を図２に示す高出力ＦＥＴに
適用すると、単位ゲート幅を小さくした分、単位ゲート
数を増やす必要があり、横方向（図中Ｘ方向）に長くな
ってしまう。そのため、図２中の点線で示したように中
央に位置する単位トランジスタを通過する信号の経路
（最短経路）と、一点鎖線で示したように周辺部に位置
する単位トランジスタを通過する信号の経路（最長経
路）とでは信号経路長に差が生じてしまう。そのため、
信号の位相差が生じ、出力電力利得の低下が起こるとい
う問題があった。信号経路長差が使用周波数の波長の１
／１６程度から利得の低下が起こり始め、波長の１／８
以上では、高周波帯での使用が不可能となる。そして、
横方向（図７中、Ｘ方向）に長くなるため、この高出力
ＦＥＴの構成を効率的にレイアウトすることができず、
チップ面積の増大につながっていた。

【０００７】そこで本発明は以上の問題点を解決するた
めになされたものであり、熱量を抑えることができ、且
つ、信号の位相差を小さくして効率的な利得が得られる
高出力電界効果トランジスタを提供することを目的とす
る。

【０００８】

【課題を解決するための手段】本発明の高出力電界効果
トランジスタは、半導体基板に複数の単位トランジスタ
のゲート同士、ソース同士およびドレイン同士をそれぞ
れ共通に接続して形成されており、ゲート・ボンディン
グ・パッドからドレイン・ボンディング・パッド方向に
対してゲート配線が配設され、単位トランジスタのゲー
トがゲート配線に対して略垂直方向に櫛歯状に配列され
てゲート配線に接続されていることを特徴とする。

【０００９】ここで、単位トランジスタのゲート配列が
ゲート配線の片側のみまたは両側に形成されてもよい。

【００１０】

【作用】本発明の高出力電界効果トランジスタは、ゲー
ト・ボンディング・パッドからドレイン・ボンディング
・パッド方向に対してゲート配線が配設され、複数の単
位トランジスタのゲートがゲート配線に対して略垂直に
櫛歯状に形成されているので、各ＦＥＴを通る信号の経
路長差は最大で単位ゲート幅の２倍にしかならない。

【００１１】すなわち、信号経路長差は単位ゲート幅の
みで決まり単位ゲートを並べる間隔および単位ゲート数
には依存しない。そのため、信号の位相差は高出力ＦＥ
Ｔの動作特性を劣化するほど大きくならないので、出力
電力利得の低下はみられない。よって、熱量を抑えるた
めに単位ゲート間隔を広げることができ、また、単位ゲ
ート数を増やしても位相差に変化がないので、全ゲート
幅の制限がなく所望の最大出力を得ることができる。

【００１２】

【実施例】以下、添付図面を参照して本発明の実施例を
説明する。なお、図面の説明において同一の要素には同
一符号を付し、重複する説明を省略する。

【００１３】図１は第１の実施例の高出力ＦＥＴの構成
を示す斜視図である。ゲート・ボンディング・パッド１
からドレイン・ボンディング・パッド２方向に対してゲ
ート配線７が配設され、ゲート配線７に対して垂直方向
に単位ゲート３が櫛歯状に形成されて、その間に組合わ
さるようにソース４とドレイン５が形成されている。各
ドレイン５はエアーブリッジ配線６により互いに接続さ
れている。

【００１４】ゲート・ボンディング・パッド１から入力
した信号はゲート配線７を介して各単位トランジスタに
分配されて増幅され、再度集合して出力信号としてドレ
イン・ボンディング・パッド２に伝播される。図１中
に、ゲート・ボンディング・パッド１に最も近くに位置
する単位トランジスタを通る信号の経路を点線（最短経
路）で示し、最も遠くに位置する単位トランジスタを通
る信号の経路（最長経路）を一点破線で示す。最短経路
と最長経路とでは、チップの縦方向（図１中、Ｙ方向）
の信号経路の距離は変わらないので、信号経路長差は最
大で単位ゲート３の幅の２倍にしかならない。つまり、
各単位ゲート３において増幅される信号の位相差の発生
は各単位ゲート幅のみで決まり、単位ゲート３を並べる
間隔および単位ゲート数には依存しない。信号経路差を
波長の１／１６以下にすれば、顕著な利得低下はみられ
ないので、単位ゲート幅を波長の１／３２まで大きくす
ることができる。そのため、各単位トランジスタで発生
する熱量を抑えるために、単位ゲート幅を小さくして単
位ゲート数を増やしたり、単位ゲート間隔を大きくして
も信号経路差が大きくなることはないので、位相差によ
る利得低下は起こらない。

【００１５】以上のようにゲート・ボンディング・パッ
ドから配設されるゲート配線に対して垂直方向に単位ゲ
ートが配列される高出力ＦＥＴは、単位ゲート間隔を広
げても、また単位ゲート幅を小さくし単位ゲート数を増
やしても信号経路差は広がらないので、熱量の発生を抑
えることができ、温度上昇を小さくすることができる。
また、より一層の高出力化を図る場合、単位ゲート数を
増やして全ゲート幅を大きくすることで対応できるの
で、信号経路差が大きくなることはなく、理論上では最
大出力の制限がない。従って、熱量を抑えることがで
き、且つ効率的な利得が得られる。

【００１６】次に図２を参照して第２の実施例を説明す
る。図２は第２の実施例の高出力ＦＥＴの構成を示す斜
視図である。この実施例が第１の実施例と異なる点は、
ゲート・ボンディング・パッド１から配設されたゲート
配線７に対して垂直方向に単位ゲート３が櫛歯状に形成
されている点において、ゲート配線７の両側に単位ゲー
ト３が櫛歯状に形成されていることである。

【００１７】第１の実施例の高出力ＦＥＴ構成におい
て、熱量を抑えるために単位ゲート間隔を広げた場合ま
たは一層の高出力化を図るために単位ゲート数を増やし
た場合に、高出力ＦＥＴは縦方向（図１中、Ｙ方向）に
長くなってしまう。第２の実施例の高出力ＦＥＴのよう
にゲート配線７の両側に単位ゲート３を形成すれば、縦
方向の長さは第１の実施例の高出力ＦＥＴのそれの半分
になるので、レイアウトを効率的に行うことができ、チ
ップ面積を有効に利用することができる。

【００１８】また、ゲート配線７の両側に単位ゲート３
を形成した場合においても、信号経路長差は最大で単位
ゲート幅の２倍にしかならない。このため、単位ゲート
間隔を広げても、また単位ゲート幅を小さくして単位ゲ
ート数を増やしても信号経路差は広がらないので、熱量
の発生を抑えることができ、温度上昇を小さくすること
ができる。また、より一層の高出力化を図る場合、単位
ゲート数を増やして全ゲート幅を大きくすることで対応
できる。

【００１９】従って、この実施例の高出力ＦＥＴも熱量
を抑えることができ、且つ効率的な利得が得られる。そ
して、高出力ＦＥＴの構成を効率的にレイアウトするこ
とができるので、チップ面積を有効に利用することがで
き、チップコストの低減化が実現できる。

【００２０】本発明は上記実施例に限定されることはな
く、様々な変形が可能である。

【００２１】例えば、実施例中では単位ゲート３をゲー
ト配線７に対して直角に形成したが、形成する角度は任
意の角度にしてよい。また、単位ゲート３の形成位置、
単位ゲート幅および単位ゲート間隔を各単位ゲート毎に
変えることができる。図３ないし図６に第２の実施例の
変形例を示す。図３ないし図５は高出力ＦＥＴの構成を
パターン図で示したものである。構成をパターン図で示
しているので、配線等が重なり合う部分においてもその
構成を示すことができる。

【００２２】まず、図３の高出力ＦＥＴは、ゲート配線
７の両側に単位ゲート３が互い違いに形成されて、その
間にドレイン５とソース４が形成されている。単位ゲー
ト３をゲート配線７の両側に互い違いに形成すると、両
側の単位ゲート３からゲート幅方向にのびる熱流同士が
ぶつかることなく広がって放熱することができる。

【００２３】次に、図４の高出力ＦＥＴは、ゲート配線
７の両側に形成された単位トランジスタ３のゲート配列
において、単位ゲート幅がゲート配列の中央部から周辺
部にかけ徐々に大きくなっている。ここで、ゲート幅を
一定率で大きくする必要はなく、中央部に位置する単位
ゲート３の幅を周辺部に位置する単位ゲート３の幅より
も小さくすればよい。この高出力ＦＥＴは、各チャネル
で発生する熱が単位ゲート３の配列の中央部分において
重なり合い周辺部よりも温度が高くなるので、中央部の
単位ゲート３を小さくすることによって中央部の熱の発
生を抑えている。この構成は第１の実施例にも適用でき
る。

【００２４】また、熱量の集中を抑えるために、高出力
ＦＥＴの構成を図５に示すようにしてもよい。同図の高
出力ＦＥＴはゲート配線７の両側に形成された単位トラ
ンジスタ３のゲート配列において、単位ゲート間隔がゲ
ート配列の中央部から周辺部にかけて狭くなっている。
ここで、単位ゲート間隔を徐々に狭くする必要はなく、
中央部に位置する単位ゲート３の間隔が周辺部に位置す
る単位ゲートの間隔よりも広ければよい。この高出力Ｆ
ＥＴは、単位ゲート３の配列の中央部分において熱が重
ね合わさるため周辺部よりも温度が高くなるので、中央
部の単位ゲート間隔を広くとることにより、熱の集中を
抑えている。この構成は第１の実施例にも適用できる。

【００２５】また、熱量の集中を抑えるために、ゲート
配線７を挟む単位ゲート３同士の間隔をこの高出力ＦＥ
Ｔが形成される半導体基板の厚みの２倍以上としてもよ
い。熱は発熱部から下方最大４５度の角度以内を流れる
ので、ゲート配線７を挟む単位ゲート３同士の間隔を半
導体基板の厚みの２倍以上とった場合、ゲート配線７の
両側において発生した熱流同士がぶつからずに、温度上
昇を抑えることができる。

【００２６】ゲート配線７を挟む単位ゲート３同士の間
隔を半導体基板の２倍以上とするために、ゲート配線７
の幅を基板の厚みの２倍以上にすることができる。この
とき、ゲート配線７の幅は大きくなるので、ゲート配線
７の表面に放熱手段を施しやすくなる。図６に示すよう
に、ゲート配線７の表面に凹凸をつけて放熱を容易にす
ることができる。この構成もまた第１の実施例に適用で
きる。

【００２７】

【発明の効果】以上、詳細に説明した通り、本発明の高
出力電界効果トランジスタによれば、ゲート・ボンディ
ング・パッドから配設されるゲート配線に対して垂直方
向に単位ゲートが配列されるために、信号の位相差を小
さくすることができるので、動作特性の劣化は起こらな
い。そのため、信号の位相差による全ゲート幅の大きさ
に制限がないので、発熱量を抑えるために単位ゲート間
隔を大きくとることができ、また一層の高出力を図るこ
とができる。従って、発熱による高出力ＦＥＴの温度上
昇を抑えることができ、且つ効率的な出力電力利得を得
ることができる。

【図面の簡単な説明】

【図１】第１の実施例の高出力ＦＥＴの構成を示す斜視
図である。

【図２】第２の実施例の高出力ＦＥＴの構成を示す斜視
図である。

【図３】第２の実施例の変形例の高出力ＦＥＴの構成を
示すパターン図である。

【図４】第２の実施例の変形例の高出力ＦＥＴの構成を
示すパターン図である。

【図５】第２の実施例の変形例の高出力ＦＥＴの構成を
示すパターン図である。

【図６】変形例のゲート配線を示す斜視図である。

【図７】従来の高出力ＦＥＴの構成を示す斜視図であ
る。

【符号の説明】

１…ゲート・ボンディング・パッド、２…ドレイン・ボ
ンディング・パッド、３…単位ゲート、４…ソース、５
…ドレイン、６…エアーブリッジ配線、７…ゲート配
線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋長 達也 神奈川県横浜市栄区田谷町１番地 住友電 気工業株式会社横浜製作所内 (72)発明者 坂本 良二 神奈川県横浜市栄区田谷町１番地 住友電 気工業株式会社横浜製作所内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板に複数の単位トランジスタの
   ゲート同士、ソース同士およびドレイン同士をそれぞれ
   共通に接続して形成される高出力電界効果トランジスタ
   において、 ゲート・ボンディング・パッドからドレイン・ボンディ
   ング・パッド方向に対してゲート配線が配設され、前記
   単位トランジスタのゲートが前記ゲート配線に対して略
   垂直方向に櫛歯状に配列されて前記ゲート配線に接続さ
   れていることを特徴とする高出力電界効果トランジス
   タ。
2. 【請求項２】 前記単位トランジスタのゲート配列が前
   記ゲート配線の片側のみに形成されて前記ゲート配線に
   接続されていることを特徴とする請求項１記載の高出力
   電界効果トランジスタ。
3. 【請求項３】 前記ゲート配列が前記ゲート配線の両側
   に形成されて前記ゲート配線に接続されていることを特
   徴とする請求項１記載の高出力電界効果トランジスタ。
4. 【請求項４】 前記ゲート配列の中央部に位置する前記
   単位トランジスタのゲート幅が周辺部に位置する前記単
   位トランジスタのゲート幅よりも小さいことを特徴とす
   る請求項１ないし３のいずれか記載の高出力電界効果ト
   ランジスタ。
5. 【請求項５】 前記ゲート配列の中央部に位置する前記
   単位トランジスタのゲート間隔が周辺部に位置する前記
   単位トランジスタのゲート間隔より広いことを特徴とす
   る請求項１ないし４のいずれか記載の高出力電界効果ト
   ランジスタ。
6. 【請求項６】 前記単位ゲートと前記ゲート・ボンディ
   ング・パッドとの距離が全ての前記単位ゲートにおいて
   異なることを特徴とする請求項１、３、４、５のいずれ
   か記載の高出力電界効果トランジスタ。
7. 【請求項７】 前記ゲート配線をはさむ前記単位ゲート
   同士の間隔が前記半導体基板の厚みの２倍以上であるこ
   とを特徴とする請求項１、３、４、５、６のいずれか記
   載の高出力電界効果トランジスタ。
8. 【請求項８】 前記ゲート配線の表面に凹凸を設けるこ
   とを特徴とする請求項１ないし７のいずれか記載の高出
   力電界効果トランジスタ。