JPH0738105B2 - アクティブマトリクス液晶ディスプレイの階調表示駆動回路 - Google Patents
アクティブマトリクス液晶ディスプレイの階調表示駆動回路Info
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- JPH0738105B2 JPH0738105B2 JP21707090A JP21707090A JPH0738105B2 JP H0738105 B2 JPH0738105 B2 JP H0738105B2 JP 21707090 A JP21707090 A JP 21707090A JP 21707090 A JP21707090 A JP 21707090A JP H0738105 B2 JPH0738105 B2 JP H0738105B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はOA機器に適用されるアクティブマトリクス液晶
ディスプレイを階調表示させるための液晶駆動回路に関
する。
ディスプレイを階調表示させるための液晶駆動回路に関
する。
コンピュータ端末、パソコンの携帯型が普及しており、
薄くて軽量で、目に優しい液晶ディスプレイが多量に使
用されている。情報表示の内容が高度化されるに伴いカ
ラー表示と階調表示の必要性が高まっている。液晶ディ
スプレイを駆動する方式は大きくわけて単純マトリクス
とアクティブマトリクスの２種類がある。単純マトリク
ス方式は上下のガラス基板にＸ方向・Ｙ方向にストライ
プ状の透明電極を設けて、交差する画素を直接外部から
線順次走査により時分割駆動する。アクティブマトリク
ス方式は各画素にスイッチング素子、例えば薄膜トラン
ジスタ（TFT）を画素毎に設けて、液晶をスタティック
駆動する駆動方式である。アクティブマトリクス方式は
製造上の難しさがあるが、コントラスト比が大きく、視
野角も広いし、表示応答速度も20〜30msと高速である。
またカラー表示も鮮明で、階調表示も容易であり、高品
位な表示品質を持っている。
薄くて軽量で、目に優しい液晶ディスプレイが多量に使
用されている。情報表示の内容が高度化されるに伴いカ
ラー表示と階調表示の必要性が高まっている。液晶ディ
スプレイを駆動する方式は大きくわけて単純マトリクス
とアクティブマトリクスの２種類がある。単純マトリク
ス方式は上下のガラス基板にＸ方向・Ｙ方向にストライ
プ状の透明電極を設けて、交差する画素を直接外部から
線順次走査により時分割駆動する。アクティブマトリク
ス方式は各画素にスイッチング素子、例えば薄膜トラン
ジスタ（TFT）を画素毎に設けて、液晶をスタティック
駆動する駆動方式である。アクティブマトリクス方式は
製造上の難しさがあるが、コントラスト比が大きく、視
野角も広いし、表示応答速度も20〜30msと高速である。
またカラー表示も鮮明で、階調表示も容易であり、高品
位な表示品質を持っている。
アクティブマトリクス液晶ディスプレイを階調表示させ
る駆動方式としては、液晶の電圧透過特性を利用して階
調レベルに対応した電圧をデータ線、TFTを介して液晶
に印加する電圧変調方式が一般的である。従来この種の
データ線駆動回路としては、アナグロの表示信号を液晶
の駆動レベルまで増幅し、増幅された一走査線分の表示
信号をサンプルホールド回路によりサンプリングし、そ
の電圧を一走査線期間保持して、一走査線上の画素を一
度に駆動する構成が取られている。このようなアナログ
方式のデータ線駆動回路は100本前後の出力線を有するL
SIが実用化されている。一方最近最も多く用いられてい
るパソコン（画素数640x400あるいは640x480）の表示デ
ータの転送速度は20MHz〜30MHzであり、RGBの三原色を
考慮すると60〜90MHzと極めて高速である。
る駆動方式としては、液晶の電圧透過特性を利用して階
調レベルに対応した電圧をデータ線、TFTを介して液晶
に印加する電圧変調方式が一般的である。従来この種の
データ線駆動回路としては、アナグロの表示信号を液晶
の駆動レベルまで増幅し、増幅された一走査線分の表示
信号をサンプルホールド回路によりサンプリングし、そ
の電圧を一走査線期間保持して、一走査線上の画素を一
度に駆動する構成が取られている。このようなアナログ
方式のデータ線駆動回路は100本前後の出力線を有するL
SIが実用化されている。一方最近最も多く用いられてい
るパソコン（画素数640x400あるいは640x480）の表示デ
ータの転送速度は20MHz〜30MHzであり、RGBの三原色を
考慮すると60〜90MHzと極めて高速である。
なお、この種の技術が記載されている文献として、“日
立、カタログ,HD66300（1990）”がある。
立、カタログ,HD66300（1990）”がある。
このように高速は表示データをアナログ方式のデータ線
駆動回路LSIで実現するには、微細加工を駆使した高速
デバイスの使用と同時に、液晶では十数Ｖの電圧ダイナ
ミックレンジを扱うので高耐圧のデバイスが必要とな
り、互いに相反する高速・高耐圧のLSIが必要となっ
て、極めて高価なLSIとなる。他の従来の方法として
は、パソコンの表示はテレビと異なり表現色が、例えば
4096色中16色同時表示というように限定されていること
から、ディジタル化された表示データを入力するディジ
タル方式のデータ線駆動方式がある。「日立、カタロ
グ、HD66310（1990）参照」この方式は、例えば16階調
表示の場合、16レベルの階調レベル信号を外部から入力
し、４ビットの表示データをデコードして16レベルの階
調レベル信号から対応するレベルを選択して、データ線
を駆動する構成がとられている。このようにディジタル
回路を用いた構成であるので、表示データの転送速度が
高速になっても駆動回路の転送速度に見合うまで複数系
統の表示データを並列入力して並列処理が簡単にでき
る。しかし、この構成をLSI化した場合、階調信号を入
力するために、16本と入力端子数が増大し、さらに表示
データがディジタル化されているのでますますLSIの端
子数が増大して、LSIの実装が困難になるという欠点が
ある。階調信号の入力端子数は階調レベルをｎとすると
２nとなるので階調レベルが増えれば増えるほど急激に
増大する。このためますますLSIの実装上の問題が大き
くなる。
駆動回路LSIで実現するには、微細加工を駆使した高速
デバイスの使用と同時に、液晶では十数Ｖの電圧ダイナ
ミックレンジを扱うので高耐圧のデバイスが必要とな
り、互いに相反する高速・高耐圧のLSIが必要となっ
て、極めて高価なLSIとなる。他の従来の方法として
は、パソコンの表示はテレビと異なり表現色が、例えば
4096色中16色同時表示というように限定されていること
から、ディジタル化された表示データを入力するディジ
タル方式のデータ線駆動方式がある。「日立、カタロ
グ、HD66310（1990）参照」この方式は、例えば16階調
表示の場合、16レベルの階調レベル信号を外部から入力
し、４ビットの表示データをデコードして16レベルの階
調レベル信号から対応するレベルを選択して、データ線
を駆動する構成がとられている。このようにディジタル
回路を用いた構成であるので、表示データの転送速度が
高速になっても駆動回路の転送速度に見合うまで複数系
統の表示データを並列入力して並列処理が簡単にでき
る。しかし、この構成をLSI化した場合、階調信号を入
力するために、16本と入力端子数が増大し、さらに表示
データがディジタル化されているのでますますLSIの端
子数が増大して、LSIの実装が困難になるという欠点が
ある。階調信号の入力端子数は階調レベルをｎとすると
２nとなるので階調レベルが増えれば増えるほど急激に
増大する。このためますますLSIの実装上の問題が大き
くなる。
本発明の目的は、階調レベル信号の生成回路を工夫する
ことにより、外部端子数が少なく、また高速データ転送
を必要とするコンピュータ端末の液晶ディスプレイでも
容易に駆動できるアクティブマトリクス液晶ディスプレ
イの階調表示駆動回路を提供することにある。
ことにより、外部端子数が少なく、また高速データ転送
を必要とするコンピュータ端末の液晶ディスプレイでも
容易に駆動できるアクティブマトリクス液晶ディスプレ
イの階調表示駆動回路を提供することにある。
本発明は上述の問題点を解決するため、繰り返し性のあ
る階調基準信号をサンプリングして電圧を保持するｎ個
のサンプルホールド回路を有して各サンプルホールド回
路により順次階調基準信号をサンプリングしてｎ個の階
調レベル信号を出力する階調レベル生成回路と、ｎビッ
トのディジタル表示データをデコードするデコーダ回路
と、該デコーダ回路の出力に応じて前記階調レベル信号
を選択してアクティブマトリクス液晶ディスプレイのデ
ータ線に出力するマルチプレクサ回路とを設けた構成と
している。
る階調基準信号をサンプリングして電圧を保持するｎ個
のサンプルホールド回路を有して各サンプルホールド回
路により順次階調基準信号をサンプリングしてｎ個の階
調レベル信号を出力する階調レベル生成回路と、ｎビッ
トのディジタル表示データをデコードするデコーダ回路
と、該デコーダ回路の出力に応じて前記階調レベル信号
を選択してアクティブマトリクス液晶ディスプレイのデ
ータ線に出力するマルチプレクサ回路とを設けた構成と
している。
本発明の作用については、次の実施例の説明中の、特に
第１図回路の動作説明において詳述する。
第１図回路の動作説明において詳述する。
以下、本発明の実施例を図面を参照して説明する。第１
図は本発明の実施例を示す構成図である。第１図では説
明を簡単にするために、８階調を表示するための駆動回
路で説明する。10は階調レベル信号V1,V2……V8を出力
する階調レベル生成回路であり、シフトレジスタ11と８
個のサンプルホールド回路12,13……19からなる。シフ
トレジスタ11は８個のレジスタR1〜R8を直列に接続した
構成であり、クロック信号（CLK2信号）によりスタート
パルス信号（SP信号）をレジスタR1から順次R2……R8へ
転送する。各サンプルホールド回路はアナログスイッチ
１、電圧を保持するコンデンサ２、アナログバッファ回
路３からなる。サンプルホールド回路12,13……19のア
ナログスイッチ１はそれぞれシフトレジスタ11内のレジ
スタR1,R2……R8に接続され、レジスタの内容でON/OFF
制御され、階調基準信号（Vref信号）をサンプリングす
る。コンデンサ２はアナログスイッチがONのとき、Vref
信号より電荷がアナログスイッチ１を介して供給され
る。アナログスイッチ１がOFFになると、サンプリング
時のVref信号の電圧を保持する。アナログバッファ回路
３はコンデンサ２に保持された信号を外部回路へ駆動す
るためのバッファ回路である。
図は本発明の実施例を示す構成図である。第１図では説
明を簡単にするために、８階調を表示するための駆動回
路で説明する。10は階調レベル信号V1,V2……V8を出力
する階調レベル生成回路であり、シフトレジスタ11と８
個のサンプルホールド回路12,13……19からなる。シフ
トレジスタ11は８個のレジスタR1〜R8を直列に接続した
構成であり、クロック信号（CLK2信号）によりスタート
パルス信号（SP信号）をレジスタR1から順次R2……R8へ
転送する。各サンプルホールド回路はアナログスイッチ
１、電圧を保持するコンデンサ２、アナログバッファ回
路３からなる。サンプルホールド回路12,13……19のア
ナログスイッチ１はそれぞれシフトレジスタ11内のレジ
スタR1,R2……R8に接続され、レジスタの内容でON/OFF
制御され、階調基準信号（Vref信号）をサンプリングす
る。コンデンサ２はアナログスイッチがONのとき、Vref
信号より電荷がアナログスイッチ１を介して供給され
る。アナログスイッチ１がOFFになると、サンプリング
時のVref信号の電圧を保持する。アナログバッファ回路
３はコンデンサ２に保持された信号を外部回路へ駆動す
るためのバッファ回路である。
30はｎ個のレジスタSR1,SR2……SRnを直列に接続したシ
フトレジスタであり、３ビットのディジタル表示データ
D1,D2,D3を表示データの転送クロックであるCLK1信号に
より、SR1から順次SR2……SRnに転送する。40はｎ個の
ラッチ回路LAT1,LAT2……LATnからなるラッチ回路群で
ある。一走査期間の表示データがシフトレジスタ30に転
送されると、ロードパルス信号（LP信号）によりレジス
タSR1,SR2……SRnのデータがそれぞれラッチ回路LAT1,L
AT2……LATnに一走査期間毎に転送される。50は階調レ
ベル信号V1,V2……V8から一つの信号を３ビットの表示
データに基づいて選択する階調レベル選択回路であり、
デコーダ回路51、マルチプレクサ回路52からなる。階調
レベル選択回路50はラッチ回路LAT1,LAT2……LATnに対
応して設けられる。デコーダ回路51はラッチ回路に保持
されている３ビットの表示データをデコードする。マル
チプレクサ回路52は８個のアナログスイッチをワイヤド
オアした構成であり、デコーダ回路51のデコード結果に
基づいて８個の内一個のアナログスイッチがONし、対応
した階調レベル信号を選択する。60はアナログバッファ
回路であり、選択した階調レベル信号をアクティブマト
リクス液晶ディスプレイのデータ線に出力する。
フトレジスタであり、３ビットのディジタル表示データ
D1,D2,D3を表示データの転送クロックであるCLK1信号に
より、SR1から順次SR2……SRnに転送する。40はｎ個の
ラッチ回路LAT1,LAT2……LATnからなるラッチ回路群で
ある。一走査期間の表示データがシフトレジスタ30に転
送されると、ロードパルス信号（LP信号）によりレジス
タSR1,SR2……SRnのデータがそれぞれラッチ回路LAT1,L
AT2……LATnに一走査期間毎に転送される。50は階調レ
ベル信号V1,V2……V8から一つの信号を３ビットの表示
データに基づいて選択する階調レベル選択回路であり、
デコーダ回路51、マルチプレクサ回路52からなる。階調
レベル選択回路50はラッチ回路LAT1,LAT2……LATnに対
応して設けられる。デコーダ回路51はラッチ回路に保持
されている３ビットの表示データをデコードする。マル
チプレクサ回路52は８個のアナログスイッチをワイヤド
オアした構成であり、デコーダ回路51のデコード結果に
基づいて８個の内一個のアナログスイッチがONし、対応
した階調レベル信号を選択する。60はアナログバッファ
回路であり、選択した階調レベル信号をアクティブマト
リクス液晶ディスプレイのデータ線に出力する。
第２図は第１図の階調レベル生成回路10の動作を詳細に
説明するタイミング図である。第２図を併用しながら第
１図の実施例の動作を説明する。８クロック周期のSP信
号が第２図のように階調レベル生成回路10に入力される
と、CLK2信号に同期してSP信号の内容が順次レジスタR
1,R2……R8へ転送され、各レジスタRiはCLK2信号の一周
期分のパルスを順次出力する。
説明するタイミング図である。第２図を併用しながら第
１図の実施例の動作を説明する。８クロック周期のSP信
号が第２図のように階調レベル生成回路10に入力される
と、CLK2信号に同期してSP信号の内容が順次レジスタR
1,R2……R8へ転送され、各レジスタRiはCLK2信号の一周
期分のパルスを順次出力する。
SP信号は８クロック周期の繰り返し信号であるので、各
レジスタRiは８クロック周期で第２図のようなパルスを
出力する。階調基準信号Vref信号として第２図に示す三
角波を考える。レジスタR1がパルスを出力すると、サン
プルホールド回路12のアナログスイッチ１がONし、Vref
信号線から電荷がコンデンサ２に供給され、アナログス
イッチ１がOFFすると電荷がコンデンサ２に保持され
る。
レジスタRiは８クロック周期で第２図のようなパルスを
出力する。階調基準信号Vref信号として第２図に示す三
角波を考える。レジスタR1がパルスを出力すると、サン
プルホールド回路12のアナログスイッチ１がONし、Vref
信号線から電荷がコンデンサ２に供給され、アナログス
イッチ１がOFFすると電荷がコンデンサ２に保持され
る。
従って、アナログスイッチ１によるサンプリング時の電
圧V1が保持され、アナログバッファ回路３を介して階調
レベル選択回路へ供給される。以下レジスタR2〜R8が順
次パルスを出力し、サンプルホールド回路13〜19はVref
信号を順次サンプリングして階調レベル信号V2〜V8を出
力する。このような動作を８クロック周期毎に繰り返す
ことにより、階調レベル生成回路10はVref信号の電圧値
を均等に分割して得られた８レベルの階調レベル信号を
出力する。デコーダ回路51は３ビットの表示データをデ
コードして、マルチプレクサ回路52を駆動する。例え
ば、表示データが“011"だとするとデコーダ回路51の３
番端子がONし、対応するマルチプレクサ回路52のアナロ
グスイッチだけがONして階調レベル信号V3が選択され
る。この階調レベル信号V3はアナログバッファ回路60に
より液晶ディスプレイのデータ線に供給される。
圧V1が保持され、アナログバッファ回路３を介して階調
レベル選択回路へ供給される。以下レジスタR2〜R8が順
次パルスを出力し、サンプルホールド回路13〜19はVref
信号を順次サンプリングして階調レベル信号V2〜V8を出
力する。このような動作を８クロック周期毎に繰り返す
ことにより、階調レベル生成回路10はVref信号の電圧値
を均等に分割して得られた８レベルの階調レベル信号を
出力する。デコーダ回路51は３ビットの表示データをデ
コードして、マルチプレクサ回路52を駆動する。例え
ば、表示データが“011"だとするとデコーダ回路51の３
番端子がONし、対応するマルチプレクサ回路52のアナロ
グスイッチだけがONして階調レベル信号V3が選択され
る。この階調レベル信号V3はアナログバッファ回路60に
より液晶ディスプレイのデータ線に供給される。
以下同様にして３ビットの表示データに基づいて階調レ
ベル信号が階調レベル選択回路50で選択される。液晶を
駆動するには極性の異なる信号を交互に印加する交流駆
動が必要になるが、この場合第２図の右側部に示すよう
に負極性の三角波をVref信号端子に印加すればよい。第
２図のタイミング例では、一走査期間（1H,Hsは水平同
期信号）毎に階調レベル信号の正負極性が反転する。し
かしながら、アクティブマトリクス液晶ディスプレイに
用いられるTFTの動作速度は遅く、またデータ線の配線
容量、配線抵抗が大きいため、駆動回路が画素に所定の
電荷を供給するのに十数μｓオーダの時間がかかる。こ
のため、一走査期間の前半で階調レベル信号を安定にす
ることが必要であり、SP信号とVref信号の繰り返し周期
は数μｓ以下とする必要がある。
ベル信号が階調レベル選択回路50で選択される。液晶を
駆動するには極性の異なる信号を交互に印加する交流駆
動が必要になるが、この場合第２図の右側部に示すよう
に負極性の三角波をVref信号端子に印加すればよい。第
２図のタイミング例では、一走査期間（1H,Hsは水平同
期信号）毎に階調レベル信号の正負極性が反転する。し
かしながら、アクティブマトリクス液晶ディスプレイに
用いられるTFTの動作速度は遅く、またデータ線の配線
容量、配線抵抗が大きいため、駆動回路が画素に所定の
電荷を供給するのに十数μｓオーダの時間がかかる。こ
のため、一走査期間の前半で階調レベル信号を安定にす
ることが必要であり、SP信号とVref信号の繰り返し周期
は数μｓ以下とする必要がある。
第３図は本発明の第２の実施例を示す構成図であり、前
述した第１図のVref信号、SP信号の制限条件を無くした
構成図である。第３図では階調レベル生成回路だけを示
しており、他の回路は第１図の構成図と同一であるの
で、以下では説明を省くことにする。第４図は第３図の
階調レベル生成回路の動作を示すタイミング図である。
以下、第３図と第４図を用いて第２の実施例の構成と動
作を説明する。10は階調レベル生成回路、11は第１図の
実施例で説明したシフトレジスタである。12-1,12-2…
…19-1,19-2はサンプルホールド回路であり、いずれも
アナログスイッチ１、コンデンサ２、アナログバッファ
回路３から構成される。20及び21はアナログスイッチで
あり、20と21でマルチプレクサ回路を構成し、各サンプ
ルホールド回路に接続される。選択信号（FR信号）がON
の時は、サンプルホールド回路12-1,13-1……19-1にホ
ールドされた正極性の階調レベル信号（Vi）が選択さ
れ、階調レベル信号線V1,V2……V8に出力する。FR信号
がOFFの時は、サンプルホールド回路12-2,13-2……19-2
にホールドされた負極性の階調レベル信号（−Vi）が選
択され、階調レベル信号線V1,V2……V8に出力する。22
及び23はAND回路であり、22と23でスイッチを構成して
いる。FR信号がONの時は、サンプルホールド回路12-2,1
3-2……19-2のアナログスイッチ１はシフトレジスタ11
の各レジスタに接続されてON/OFF制御され、Vref信号を
サンプリングする。他方のサンプルホールド回路12-1,1
3-1……19-1はアナログスイッチ１がシフトレジスタ11
と切離されるので、FR信号がOFF時にVref信号をサンプ
リングした電圧を保持する。FR信号がOFFの時は、逆の
動作を行い、サンプルホールド回路12-1,13-1……19-1
はVref信号をサンプリングし、サンプルホールド回路12
-2,13-2……19-2は電圧を保持する。つぎに第４図を用
いて、階調レベル信号V5に着目して動作を説明する。Vr
ef信号として、一走査期間で正負の極性を繰り返す三角
波を考える。液晶の交流化信号に相当するFR信号がONの
時、サンプルホールド回路15-1はアナログスイッチ１が
OFFとなるので、一つ前の走査期間で正極性のVref信号
をサンプリングした電圧V5を保持し、この電圧が階調レ
ベル信号V5に出力される。またサンプルホールド回路15
-2はアナログスイッチ１がシフトレジスタ11の制御を受
けるのでサンプリング動作を行う。すなわち第２図で説
明したように所定のパルスを入力すると、負極性のVref
信号をサンプリングし、電圧−V5を保持する。次の周期
でFR信号がOFFになると、サンプルホールド回路15-1と1
5-に第４図に示すように逆の動作をし、階調レベル信号
V5は負極性の電圧−V5を出力する。以上説明したよう
に、第３図の階調レベル生成回路では、第１図の実施例
と異なり一つ前の走査期間で階調レベル選択回路50へ出
力する階調レベル信号が確定する。
述した第１図のVref信号、SP信号の制限条件を無くした
構成図である。第３図では階調レベル生成回路だけを示
しており、他の回路は第１図の構成図と同一であるの
で、以下では説明を省くことにする。第４図は第３図の
階調レベル生成回路の動作を示すタイミング図である。
以下、第３図と第４図を用いて第２の実施例の構成と動
作を説明する。10は階調レベル生成回路、11は第１図の
実施例で説明したシフトレジスタである。12-1,12-2…
…19-1,19-2はサンプルホールド回路であり、いずれも
アナログスイッチ１、コンデンサ２、アナログバッファ
回路３から構成される。20及び21はアナログスイッチで
あり、20と21でマルチプレクサ回路を構成し、各サンプ
ルホールド回路に接続される。選択信号（FR信号）がON
の時は、サンプルホールド回路12-1,13-1……19-1にホ
ールドされた正極性の階調レベル信号（Vi）が選択さ
れ、階調レベル信号線V1,V2……V8に出力する。FR信号
がOFFの時は、サンプルホールド回路12-2,13-2……19-2
にホールドされた負極性の階調レベル信号（−Vi）が選
択され、階調レベル信号線V1,V2……V8に出力する。22
及び23はAND回路であり、22と23でスイッチを構成して
いる。FR信号がONの時は、サンプルホールド回路12-2,1
3-2……19-2のアナログスイッチ１はシフトレジスタ11
の各レジスタに接続されてON/OFF制御され、Vref信号を
サンプリングする。他方のサンプルホールド回路12-1,1
3-1……19-1はアナログスイッチ１がシフトレジスタ11
と切離されるので、FR信号がOFF時にVref信号をサンプ
リングした電圧を保持する。FR信号がOFFの時は、逆の
動作を行い、サンプルホールド回路12-1,13-1……19-1
はVref信号をサンプリングし、サンプルホールド回路12
-2,13-2……19-2は電圧を保持する。つぎに第４図を用
いて、階調レベル信号V5に着目して動作を説明する。Vr
ef信号として、一走査期間で正負の極性を繰り返す三角
波を考える。液晶の交流化信号に相当するFR信号がONの
時、サンプルホールド回路15-1はアナログスイッチ１が
OFFとなるので、一つ前の走査期間で正極性のVref信号
をサンプリングした電圧V5を保持し、この電圧が階調レ
ベル信号V5に出力される。またサンプルホールド回路15
-2はアナログスイッチ１がシフトレジスタ11の制御を受
けるのでサンプリング動作を行う。すなわち第２図で説
明したように所定のパルスを入力すると、負極性のVref
信号をサンプリングし、電圧−V5を保持する。次の周期
でFR信号がOFFになると、サンプルホールド回路15-1と1
5-に第４図に示すように逆の動作をし、階調レベル信号
V5は負極性の電圧−V5を出力する。以上説明したよう
に、第３図の階調レベル生成回路では、第１図の実施例
と異なり一つ前の走査期間で階調レベル選択回路50へ出
力する階調レベル信号が確定する。
尚、本発明の実施例ではVref信号、SP信号及びCLK2信号
を外部から供給する構成としたが、発信器等を用いて内
部で発生させてもよいことは明白である。また第２の実
施例である第３図の構成では、同一構成のサンプルホー
ルド回路を２個用いて、一方のサンプルホールド回路が
サンプリングしている間、他方は電圧を保持して階調レ
ベル選択回路に階調レベル信号を出力する構成とした。
他の構成として、２個のコンデンサと４個のアナログス
イッチを設けて（例えば、NEC電子デバイスのμPD16400
のデータシート）、一方のコンデンサにVref信号を供給
している間、他方のコンデンサに保持している電圧をア
ナログバッファ回路を介して階調レベル信号を出力して
も同様の動作をする。また第４図のタイミング図はFR信
号、Vref信号の極性を水平走査期間毎に変える実施例で
あるが、これを垂直走査期間で極性を変えても同様の動
作をするのは明白である。
を外部から供給する構成としたが、発信器等を用いて内
部で発生させてもよいことは明白である。また第２の実
施例である第３図の構成では、同一構成のサンプルホー
ルド回路を２個用いて、一方のサンプルホールド回路が
サンプリングしている間、他方は電圧を保持して階調レ
ベル選択回路に階調レベル信号を出力する構成とした。
他の構成として、２個のコンデンサと４個のアナログス
イッチを設けて（例えば、NEC電子デバイスのμPD16400
のデータシート）、一方のコンデンサにVref信号を供給
している間、他方のコンデンサに保持している電圧をア
ナログバッファ回路を介して階調レベル信号を出力して
も同様の動作をする。また第４図のタイミング図はFR信
号、Vref信号の極性を水平走査期間毎に変える実施例で
あるが、これを垂直走査期間で極性を変えても同様の動
作をするのは明白である。
以上の説明から明らかなように、本発明のディジタル表
示データによる階調表示駆動回路は、繰り返し性のある
階調基準信号をサンプリングして電圧を保持するｎ個の
サンプルホールド回路を有し、各サンプルホールド回路
は順次階調基準信号をサンプリングしてｎ個の階調レベ
ル信号を出力する階調レベル生成回路を設け、ｎビット
のディジタル表示データをデコードするデコーダ回路と
マルチプレクサ回路とにより階調レベル信号を選択する
構成としているので以下の利点がある。階調レベルが増
大しても階調レベル信号を供給する外部端子数は２のｎ
乗で増えるのではなく階調基準信号、スタートパルス信
号及びクロック信号の僅か３本でよいので、外部端子数
が大幅に削減できる。さらに階調レベル生成回路はシフ
トレジスタ、アナログスイッチ、コンデンサ及びアナロ
グアンプから構成されるので、本発明による駆動回路を
LSI化するのは容易である。また外部端子数が少ないの
で安価なLSIとなり、LSIの実装も簡単になる。他の利点
は、表示データがディジタルであるので、表示画素数が
多く、高速なデータ転送速度を必要とする場合にも、表
示データを並列に複数系統入力させて並列処理させるこ
とにより、容易に対応できる。このときのハードウェア
負担はシフトレジスタとラッチ回路群のロジック回路で
あり、LSI化しても僅かである。さらに他の利点は、液
晶の電圧透過特性に合わせてリニアな階調表示特性を得
るように電圧値を補正するいわゆるγ補正を簡単に行え
ることにある。この方法には二つの方法がある。第１の
方法は階調基準信号にγ補正を施した三角波を印加する
方法である。第２の方法は階調基準信号をサンプリング
するクロックの間隔をγ補正値に合わせて変える方法で
ある。
示データによる階調表示駆動回路は、繰り返し性のある
階調基準信号をサンプリングして電圧を保持するｎ個の
サンプルホールド回路を有し、各サンプルホールド回路
は順次階調基準信号をサンプリングしてｎ個の階調レベ
ル信号を出力する階調レベル生成回路を設け、ｎビット
のディジタル表示データをデコードするデコーダ回路と
マルチプレクサ回路とにより階調レベル信号を選択する
構成としているので以下の利点がある。階調レベルが増
大しても階調レベル信号を供給する外部端子数は２のｎ
乗で増えるのではなく階調基準信号、スタートパルス信
号及びクロック信号の僅か３本でよいので、外部端子数
が大幅に削減できる。さらに階調レベル生成回路はシフ
トレジスタ、アナログスイッチ、コンデンサ及びアナロ
グアンプから構成されるので、本発明による駆動回路を
LSI化するのは容易である。また外部端子数が少ないの
で安価なLSIとなり、LSIの実装も簡単になる。他の利点
は、表示データがディジタルであるので、表示画素数が
多く、高速なデータ転送速度を必要とする場合にも、表
示データを並列に複数系統入力させて並列処理させるこ
とにより、容易に対応できる。このときのハードウェア
負担はシフトレジスタとラッチ回路群のロジック回路で
あり、LSI化しても僅かである。さらに他の利点は、液
晶の電圧透過特性に合わせてリニアな階調表示特性を得
るように電圧値を補正するいわゆるγ補正を簡単に行え
ることにある。この方法には二つの方法がある。第１の
方法は階調基準信号にγ補正を施した三角波を印加する
方法である。第２の方法は階調基準信号をサンプリング
するクロックの間隔をγ補正値に合わせて変える方法で
ある。
第１図は本発明の第１の実施例の回路構成図、第２図は
第１図中の階調レベル生成回路の動作を示すタイミング
図、第３図は本発明の第２の実施例の回路構成図、第４
図は第３図回路の動作を示すタイミング図である。 〔符号の説明〕 １…アナログスイッチ ２…コンデンサ ３…アナログバッファ回路 10…階調レベル生成回路 11…シフトレジスタ 12〜19…サンプルホールド回路 20,21…アナログスイッチ 30…シフトレジスタ 40…ラッチ回路群 50…階調レベル選択回路 51…デコーダ回路 52…マルチプレクサ回路 60…アナログバッファ回路
第１図中の階調レベル生成回路の動作を示すタイミング
図、第３図は本発明の第２の実施例の回路構成図、第４
図は第３図回路の動作を示すタイミング図である。 〔符号の説明〕 １…アナログスイッチ ２…コンデンサ ３…アナログバッファ回路 10…階調レベル生成回路 11…シフトレジスタ 12〜19…サンプルホールド回路 20,21…アナログスイッチ 30…シフトレジスタ 40…ラッチ回路群 50…階調レベル選択回路 51…デコーダ回路 52…マルチプレクサ回路 60…アナログバッファ回路
Claims (2)
- 【請求項１】繰り返し性のある階調基準信号をサンプリ
ングして電圧を保持するｎ個のサンプルホールド回路を
有して各サンプルホールド回路により上記階調基準信号
を順次サンプリングしてｎ個の階調レベル信号を出力す
る階調レベル生成回路と、ｎビットのディジタル表示デ
ータをデコードするデコーダ回路と、該デコーダ回路の
出力信号に応じて上記階調レベル信号を選択してアクテ
ィブマトリクス液晶ディスプレイのデータ線に出力する
マルチプレクサ回路とを備えたことを特徴とするアクテ
ィブマトリクス液晶ディスプレイの階調表示駆動回路。 - 【請求項２】請求項１記載のサンプルホールド回路を一
つの階調レベル信号に対して２系統設け、選択信号によ
り一方の系統のサンプルホールド回路から階調レベル信
号を出力している間、他方の系統のサンプルホールド回
路は階調基準信号をサンプルホールドすることを特徴と
するアクティブマトリクス液晶ディスプレイの階調表示
駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21707090A JPH0738105B2 (ja) | 1990-08-20 | 1990-08-20 | アクティブマトリクス液晶ディスプレイの階調表示駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21707090A JPH0738105B2 (ja) | 1990-08-20 | 1990-08-20 | アクティブマトリクス液晶ディスプレイの階調表示駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04100089A JPH04100089A (ja) | 1992-04-02 |
| JPH0738105B2 true JPH0738105B2 (ja) | 1995-04-26 |
Family
ID=16698365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21707090A Expired - Fee Related JPH0738105B2 (ja) | 1990-08-20 | 1990-08-20 | アクティブマトリクス液晶ディスプレイの階調表示駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738105B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4766760B2 (ja) * | 2001-03-06 | 2011-09-07 | ルネサスエレクトロニクス株式会社 | 液晶駆動装置 |
| KR100859520B1 (ko) * | 2001-11-05 | 2008-09-22 | 삼성전자주식회사 | 액정 표시 장치 및 그 데이터 드라이버 |
| TW591595B (en) * | 2003-05-23 | 2004-06-11 | Toppoly Optoelectronics Corp | LCD driving circuit |
| JP2005157013A (ja) * | 2003-11-27 | 2005-06-16 | Hitachi Displays Ltd | 表示装置 |
| JP4643954B2 (ja) * | 2004-09-09 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 階調電圧生成回路及び階調電圧生成方法 |
-
1990
- 1990-08-20 JP JP21707090A patent/JPH0738105B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04100089A (ja) | 1992-04-02 |
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Legal Events
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