JPH1127068A - 利得制御増幅器及びその制御方法 - Google Patents
利得制御増幅器及びその制御方法Info
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Abstract
(57)【要約】
【課題】 ビット制御により高階調で利得制御の直線性
が高精度に実現できる利得制御増幅器及びその制御方法
を得る。 【解決手段】 ｎ段従属接続された差動増幅器と、各差
動増幅器のそれぞれの共通エミッタ端子に流れる電流を
それぞれ調整する電流調整器とを有し、該電流調整器
は、ｍ本の入力端子と前記共通エミッタ端子に接続され
たｎ本の接続端子を持ち、ｍ本の入力端子それぞれに入
力される「Ｈ」，「Ｌ」の２値信号により、前記それぞ
れの共通エミッタ端子に流れる電流を重み付けを異にし
て変化させ、差動増幅器の全利得幅を階調制御する手段
を備えた。
が高精度に実現できる利得制御増幅器及びその制御方法
を得る。 【解決手段】 ｎ段従属接続された差動増幅器と、各差
動増幅器のそれぞれの共通エミッタ端子に流れる電流を
それぞれ調整する電流調整器とを有し、該電流調整器
は、ｍ本の入力端子と前記共通エミッタ端子に接続され
たｎ本の接続端子を持ち、ｍ本の入力端子それぞれに入
力される「Ｈ」，「Ｌ」の２値信号により、前記それぞ
れの共通エミッタ端子に流れる電流を重み付けを異にし
て変化させ、差動増幅器の全利得幅を階調制御する手段
を備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タのスイッチング特性とバイポーラトランジスタの伝達
特性を利用した利得制御増幅器及びその制御方法に関す
る。
タのスイッチング特性とバイポーラトランジスタの伝達
特性を利用した利得制御増幅器及びその制御方法に関す
る。
【０００２】
【従来の技術】図６は、ＭＯＳトランジスタのスイッチ
ング特性とバイポーラトランジスタの伝達特性を利用し
た従来の利得制御増幅器の一例を示す回路図である。図
６に示す従来の利得制御増幅器は、複数段（ｎ段：ｎは
２以上の整数）縦続接続された差動増幅器（Ｅ１〜Ｅ
ｎ）と、この差動増幅器格段の共通エミッタ−ＧＮＤ間
に接続された定電流源（Ｉ１〜Ｉｎ）と、差動増幅器格
段のコレクタに接続された２本の直列抵抗（Ｒ１１＋Ｒ
１２〜Ｒｎ１＋Ｒｎ２）と、この２本の直列抵抗のうち
１本と並列にそのドレイン−ソースが接続され、そのゲ
ートが利得制御端子ＣＴＬ１〜ＣＴＬｎに接続されたＭ
ＯＳトランジスタにより構成されている。
ング特性とバイポーラトランジスタの伝達特性を利用し
た従来の利得制御増幅器の一例を示す回路図である。図
６に示す従来の利得制御増幅器は、複数段（ｎ段：ｎは
２以上の整数）縦続接続された差動増幅器（Ｅ１〜Ｅ
ｎ）と、この差動増幅器格段の共通エミッタ−ＧＮＤ間
に接続された定電流源（Ｉ１〜Ｉｎ）と、差動増幅器格
段のコレクタに接続された２本の直列抵抗（Ｒ１１＋Ｒ
１２〜Ｒｎ１＋Ｒｎ２）と、この２本の直列抵抗のうち
１本と並列にそのドレイン−ソースが接続され、そのゲ
ートが利得制御端子ＣＴＬ１〜ＣＴＬｎに接続されたＭ
ＯＳトランジスタにより構成されている。
【０００３】ＭＯＳトランジスタがＯＦＦ時の第ｍ段の
差動増幅器の利得は、ｑ×Ｉｍ×（Ｒ１ｍ＋Ｒ２ｍ）／
２ｋＴ・・・式（１） となり、ＭＯＳトランジスタが
ＯＮ時の第ｍ段の差動増幅器の利得は、ｑ×Ｉｍ×（Ｒ
１ｍ＋Ｒ０）／２ｋＴ・・・式（２） となり、ＭＯＳ
トランジスタのＯＮ／ＯＦＦの組合せにより、格段の差
動増幅器の利得の積である全利得を段階的に制御するこ
とができる。（但し、ｑ：電子の電荷 ｋ：ボルツマン
定数 Ｔ：絶対温度 Ｒ０：抵抗Ｒ２ｍとＭＯＳトラン
ジスタＯＮ抵抗の並列抵抗値である。）
差動増幅器の利得は、ｑ×Ｉｍ×（Ｒ１ｍ＋Ｒ２ｍ）／
２ｋＴ・・・式（１） となり、ＭＯＳトランジスタが
ＯＮ時の第ｍ段の差動増幅器の利得は、ｑ×Ｉｍ×（Ｒ
１ｍ＋Ｒ０）／２ｋＴ・・・式（２） となり、ＭＯＳ
トランジスタのＯＮ／ＯＦＦの組合せにより、格段の差
動増幅器の利得の積である全利得を段階的に制御するこ
とができる。（但し、ｑ：電子の電荷 ｋ：ボルツマン
定数 Ｔ：絶対温度 Ｒ０：抵抗Ｒ２ｍとＭＯＳトラン
ジスタＯＮ抵抗の並列抵抗値である。）
【０００４】
【発明が解決しようとする課題】上記のような従来の利
得制御増幅器では、ＭＯＳトランジスタのＯＮ抵抗の絶
対値が差動増幅器の利得に影響し、このためＭＯＳトラ
ンジスタの拡散上のバラツキおよび温度依存性が差動増
幅器の利得変動として現れてしまい、微小利得の切り換
えを高精度に行わなければならない利得調整幅の高階調
化や、利得制御の直線性精度の確保が困難になるという
問題点があった。
得制御増幅器では、ＭＯＳトランジスタのＯＮ抵抗の絶
対値が差動増幅器の利得に影響し、このためＭＯＳトラ
ンジスタの拡散上のバラツキおよび温度依存性が差動増
幅器の利得変動として現れてしまい、微小利得の切り換
えを高精度に行わなければならない利得調整幅の高階調
化や、利得制御の直線性精度の確保が困難になるという
問題点があった。
【０００５】本発明はかかる問題点を解決するためにな
されたものであり、利得調整幅の高階調化および利得制
御の直線性を高精度に実現できる利得制御増幅器及びそ
の制御方法を提供することを目的としている。
されたものであり、利得調整幅の高階調化および利得制
御の直線性を高精度に実現できる利得制御増幅器及びそ
の制御方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明に係わる利得制御
増幅器の制御方法は、ｎ（ｎは２以上の整数）段従属接
続された差動増幅器の各差動増幅器のそれぞれの共通エ
ミッタ端子に流れる電流を調整して全利得幅を制御する
利得制御増幅器の制御方法において、ｍ（ｍは２以上の
整数）本の入力端子と前記共通エミッタ端子に接続され
たｎ本の接続端子の間に電流調整手段を介在させ、前記
ｍ本の入力端子に「Ｈ」，「Ｌ」の２値信号を入力する
ことで前記ｎ段従属接続された差動増幅器の全利得幅を
階調制御することを特徴とする。
増幅器の制御方法は、ｎ（ｎは２以上の整数）段従属接
続された差動増幅器の各差動増幅器のそれぞれの共通エ
ミッタ端子に流れる電流を調整して全利得幅を制御する
利得制御増幅器の制御方法において、ｍ（ｍは２以上の
整数）本の入力端子と前記共通エミッタ端子に接続され
たｎ本の接続端子の間に電流調整手段を介在させ、前記
ｍ本の入力端子に「Ｈ」，「Ｌ」の２値信号を入力する
ことで前記ｎ段従属接続された差動増幅器の全利得幅を
階調制御することを特徴とする。
【０００７】また、本発明に係わる利得制御増幅器は、
ｎ（ｎは２以上の整数）段従属接続された差動増幅器
と、各差動増幅器のそれぞれの共通エミッタ端子に流れ
る電流をそれぞれ調整する電流調整器とを有し、該電流
調整器は、ｍ（ｍは２以上の整数）本の入力端子と前記
共通エミッタ端子に接続されたｎ本の接続端子を持ち、
前記ｍ本の入力端子それぞれに入力される「Ｈ」，
「Ｌ」の２値信号により、前記それぞれの共通エミッタ
端子に流れる電流を重み付けを異にして変化させる手段
を備えたことを特徴とする。
ｎ（ｎは２以上の整数）段従属接続された差動増幅器
と、各差動増幅器のそれぞれの共通エミッタ端子に流れ
る電流をそれぞれ調整する電流調整器とを有し、該電流
調整器は、ｍ（ｍは２以上の整数）本の入力端子と前記
共通エミッタ端子に接続されたｎ本の接続端子を持ち、
前記ｍ本の入力端子それぞれに入力される「Ｈ」，
「Ｌ」の２値信号により、前記それぞれの共通エミッタ
端子に流れる電流を重み付けを異にして変化させる手段
を備えたことを特徴とする。
【０００８】また、ｎ（ｎは２以上の整数）段従属接続
された差動増幅器と、各差動増幅器のそれぞれの共通エ
ミッタ端子に流れる電流をそれぞれ調整する電流調整器
とを有し、該電流調整器に、ｍ（ｍは２以上の整数）本
の入力端子と前記共通エミッタ端子に接続されたｎ本の
接続端子を持ち、前記ｍ本の入力端子それぞれに入力さ
れる「Ｈ」，「Ｌ」の２値信号により、前記それぞれの
共通エミッタ端子に流れる電流を重み付けを異にして変
化させる手段を設け、前記「Ｈ」，「Ｌ」の２値信号に
より、前記ｎ段従属接続された差動増幅器の全利得幅を
階調制御する手段を備えたことを特徴とする。
された差動増幅器と、各差動増幅器のそれぞれの共通エ
ミッタ端子に流れる電流をそれぞれ調整する電流調整器
とを有し、該電流調整器に、ｍ（ｍは２以上の整数）本
の入力端子と前記共通エミッタ端子に接続されたｎ本の
接続端子を持ち、前記ｍ本の入力端子それぞれに入力さ
れる「Ｈ」，「Ｌ」の２値信号により、前記それぞれの
共通エミッタ端子に流れる電流を重み付けを異にして変
化させる手段を設け、前記「Ｈ」，「Ｌ」の２値信号に
より、前記ｎ段従属接続された差動増幅器の全利得幅を
階調制御する手段を備えたことを特徴とする。
【０００９】また前記階調制御は、前記２値信号の組み
合わせ２m により、２m 階調の制御を行うことを特徴と
する。
合わせ２m により、２m 階調の制御を行うことを特徴と
する。
【００１０】また前記２値信号の組み合わせ２m は、前
記電流調整器へｍ段のビットレジスタを用いて入力する
こととし、前記ビットレジスタに加算される１ビットご
とに、前記２m 階調を等比的に増加させる制御を行うこ
とを特徴とする。
記電流調整器へｍ段のビットレジスタを用いて入力する
こととし、前記ビットレジスタに加算される１ビットご
とに、前記２m 階調を等比的に増加させる制御を行うこ
とを特徴とする。
【００１１】さらに前記電流調整器は、前記各共通エミ
ッタ端子からのそれぞれの出力を、電流比の異なるカレ
ントミラーを構成するバイポーラトランジスタとスイッ
チング素子となるＭＯＳトランジスタとを低電位電源と
の間に直列に接続した複数の回路に分岐し、前記ＭＯＳ
トランジスタのゲートを前記入力端子からの２値信号で
ＯＮ，ＯＦＦする構成としたことを特徴とする。
ッタ端子からのそれぞれの出力を、電流比の異なるカレ
ントミラーを構成するバイポーラトランジスタとスイッ
チング素子となるＭＯＳトランジスタとを低電位電源と
の間に直列に接続した複数の回路に分岐し、前記ＭＯＳ
トランジスタのゲートを前記入力端子からの２値信号で
ＯＮ，ＯＦＦする構成としたことを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の利得制御増幅器の一
実施形態を示すブロック図であり、図において、Ｅ１〜
Ｅｎはそれぞれ差動増幅器、１００は各差動増幅器の共
通エミッタ端子に流れる電流を調整する電流調整器であ
る。電流調整器１００は、２値信号入力端子ＣＴＬ１〜
ＣＴＬｍをｍ本（ｍは２以上の整数）、接続端子をｎ本
備え、これらの接続端子がｎ段の差動増幅器Ｅ１〜Ｅｎ
の共通エミッタへ別々に接続された構成となっている。
用いて説明する。図１は、本発明の利得制御増幅器の一
実施形態を示すブロック図であり、図において、Ｅ１〜
Ｅｎはそれぞれ差動増幅器、１００は各差動増幅器の共
通エミッタ端子に流れる電流を調整する電流調整器であ
る。電流調整器１００は、２値信号入力端子ＣＴＬ１〜
ＣＴＬｍをｍ本（ｍは２以上の整数）、接続端子をｎ本
備え、これらの接続端子がｎ段の差動増幅器Ｅ１〜Ｅｎ
の共通エミッタへ別々に接続された構成となっている。
【００１３】図２は、図１に示す電流調整器１００の構
成を説明するための回路図である。図２に示すように本
実施形態の電流調整器１００は、各差動増幅器の各共通
エミッタのそれぞれの出力を、電流比の異なるカレント
ミラーを構成するバイポーラトランジスタＱ１〜Ｑ５と
スイッチング素子となるＭＯＳトランジスタＭ１〜Ｍ５
とを低電位電源（ＧＮＤ）との間に直列に接続した複数
の回路に分岐し、ＭＯＳトランジスタのゲートを入力端
子ＣＴＬ１〜ＣＴＬｍからの「Ｈｉｇｈ」，「Ｌｏｗ」
の２値信号でＯＮ，ＯＦＦする構成としている。すなわ
ちカレントミラーを構成する全てのトランジスタＱ１〜
Ｑ５のエミッタ−低電位電源間には、ＭＯＳトランジス
タのソース−ドレインを直列接続しており、ゲート電位
に応じたスイッチング機能を持たせ、入力端子ＣＴＬ１
〜ＣＴＬｍからの２値信号によりＭＯＳトランジスタを
制御する。そしてＭＯＳトランジスタのエミッタ面積比
をカレントミラー電流比に合わせることで、ＭＯＳトラ
ンジスタＯＮ時にはカレントミラーを構成するバイポー
ラトランジスタのＶBE−ＩＣ特性の相対的なバラツキを
吸収するエミッタ抵抗として作用し、ＭＯＳトランジス
タＯＦＦ時にはカレントミラーを構成するトランジスタ
のエミッタが開放されることにより、コレクタ電流をゼ
ロにする動作を行わせる。
成を説明するための回路図である。図２に示すように本
実施形態の電流調整器１００は、各差動増幅器の各共通
エミッタのそれぞれの出力を、電流比の異なるカレント
ミラーを構成するバイポーラトランジスタＱ１〜Ｑ５と
スイッチング素子となるＭＯＳトランジスタＭ１〜Ｍ５
とを低電位電源（ＧＮＤ）との間に直列に接続した複数
の回路に分岐し、ＭＯＳトランジスタのゲートを入力端
子ＣＴＬ１〜ＣＴＬｍからの「Ｈｉｇｈ」，「Ｌｏｗ」
の２値信号でＯＮ，ＯＦＦする構成としている。すなわ
ちカレントミラーを構成する全てのトランジスタＱ１〜
Ｑ５のエミッタ−低電位電源間には、ＭＯＳトランジス
タのソース−ドレインを直列接続しており、ゲート電位
に応じたスイッチング機能を持たせ、入力端子ＣＴＬ１
〜ＣＴＬｍからの２値信号によりＭＯＳトランジスタを
制御する。そしてＭＯＳトランジスタのエミッタ面積比
をカレントミラー電流比に合わせることで、ＭＯＳトラ
ンジスタＯＮ時にはカレントミラーを構成するバイポー
ラトランジスタのＶBE−ＩＣ特性の相対的なバラツキを
吸収するエミッタ抵抗として作用し、ＭＯＳトランジス
タＯＦＦ時にはカレントミラーを構成するトランジスタ
のエミッタが開放されることにより、コレクタ電流をゼ
ロにする動作を行わせる。
【００１４】電流調整器１００は、ｍ本の入力端子ＣＴ
Ｌ１〜ＣＴＬｍへの信号レベル（Ｈｉｇｈ，Ｌｏｗ）の
組み合わせにより、ｎ本の接続端子で、２m 段階の出力
電流値を選択できるよう設定されており、ｚ番目の階調
におけるｎ本の出力電流値｛Ｉ１（ｚ），Ｉ２（ｚ），
・・・，Ｉｎ（ｚ）｝と、隣接するｚ＋１番目の階調の
ｎ本の出力電流値｛Ｉ１（ｚ＋１），Ｉ２（ｚ＋１），
・・・Ｉｎ（ｚ＋１）｝の関係は、全ての組み合わせに
おいて、 α＜｛Ｉ１（ｚ＋１）×Ｉ２（ｚ＋１）×・・・×Ｉｎ（ｚ＋１）｝／ ｛Ｉ１（ｚ）×Ｉ２（ｚ）×・・・×Ｉｎ（ｚ）｝＜β ・・・式（３） （ｚ＝１，２，・・・ｎ−１）に保たせることにより、
縦続接続された差動増幅器の全利得の比ＩＮＬを、全て
の階調間の組み合わせにおいて、α＜ＩＮＬ＜β に保
つように設定されている。
Ｌ１〜ＣＴＬｍへの信号レベル（Ｈｉｇｈ，Ｌｏｗ）の
組み合わせにより、ｎ本の接続端子で、２m 段階の出力
電流値を選択できるよう設定されており、ｚ番目の階調
におけるｎ本の出力電流値｛Ｉ１（ｚ），Ｉ２（ｚ），
・・・，Ｉｎ（ｚ）｝と、隣接するｚ＋１番目の階調の
ｎ本の出力電流値｛Ｉ１（ｚ＋１），Ｉ２（ｚ＋１），
・・・Ｉｎ（ｚ＋１）｝の関係は、全ての組み合わせに
おいて、 α＜｛Ｉ１（ｚ＋１）×Ｉ２（ｚ＋１）×・・・×Ｉｎ（ｚ＋１）｝／ ｛Ｉ１（ｚ）×Ｉ２（ｚ）×・・・×Ｉｎ（ｚ）｝＜β ・・・式（３） （ｚ＝１，２，・・・ｎ−１）に保たせることにより、
縦続接続された差動増幅器の全利得の比ＩＮＬを、全て
の階調間の組み合わせにおいて、α＜ＩＮＬ＜β に保
つように設定されている。
【００１５】
【実施例】図３は、本発明の利得制御増幅器の一実施例
を示す回路図であり、２４ｄＢの利得調整を６４階調に
わたって、階調間の直線性誤差が０．９〜１．２の範囲
に収まるように実現した例を示す。バイポーラトランジ
スタＱ１〜１４でベースを共通電位とするカレントミラ
ー回路が構成されており、定電流Ｉ０（１０μＡ）がカ
レントミラーの基準トランジスタＱ１に流れることによ
り、Ｑ１のベース電位は、Ｑ１のベース−エミッタ間電
圧およびＱ１のエミッタ−ＧＮＤ間に、そのソース−ド
レインが接続されたＮｃｈＭＯＳトンジスタＭ０のドレ
イン−ソース間電圧により定まる。
を示す回路図であり、２４ｄＢの利得調整を６４階調に
わたって、階調間の直線性誤差が０．９〜１．２の範囲
に収まるように実現した例を示す。バイポーラトランジ
スタＱ１〜１４でベースを共通電位とするカレントミラ
ー回路が構成されており、定電流Ｉ０（１０μＡ）がカ
レントミラーの基準トランジスタＱ１に流れることによ
り、Ｑ１のベース電位は、Ｑ１のベース−エミッタ間電
圧およびＱ１のエミッタ−ＧＮＤ間に、そのソース−ド
レインが接続されたＮｃｈＭＯＳトンジスタＭ０のドレ
イン−ソース間電圧により定まる。
【００１６】Ｑ１とベース電位を共通とするカレントミ
ラー出力側トランジスタに発生する電流は、トランジス
タ比により任意に設定することができるので、共通エミ
ッタ端子に流れる電流を重み付けを異にして変化させる
ことができる。本実施例では、バイポーラトランジスタ
のエミッタ面積比とＭＯＳトランジスタのＯＮ抵抗比を
以下の通り設定し、以下の通りカレントミラー出力側ト
ランジスタに発生する電流を定めている。 ［エミッタ面積比］ ［ＯＮ抵抗］ ［電流］ ［基準側トランジスタ］Ｑ１ １ １ １０μＡ Ｑ２ ４ １／４ ４０μＡ Ｑ３ １／５ ５ ２μＡ Ｑ４ １／５ ５ ２μＡ Ｑ５ ２ １／２ ２０μＡ Ｑ６ ２ １／２ ２０μＡ Ｑ７ ２ １／２ ２０μＡ Ｑ８ ３／５ ５／３ ６μＡ Ｑ９ ２ １／２ ２０μＡ Ｑ１０ ２／５ ５／２ ４μＡ Ｑ１１ １ １ １０μＡ
ラー出力側トランジスタに発生する電流は、トランジス
タ比により任意に設定することができるので、共通エミ
ッタ端子に流れる電流を重み付けを異にして変化させる
ことができる。本実施例では、バイポーラトランジスタ
のエミッタ面積比とＭＯＳトランジスタのＯＮ抵抗比を
以下の通り設定し、以下の通りカレントミラー出力側ト
ランジスタに発生する電流を定めている。 ［エミッタ面積比］ ［ＯＮ抵抗］ ［電流］ ［基準側トランジスタ］Ｑ１ １ １ １０μＡ Ｑ２ ４ １／４ ４０μＡ Ｑ３ １／５ ５ ２μＡ Ｑ４ １／５ ５ ２μＡ Ｑ５ ２ １／２ ２０μＡ Ｑ６ ２ １／２ ２０μＡ Ｑ７ ２ １／２ ２０μＡ Ｑ８ ３／５ ５／３ ６μＡ Ｑ９ ２ １／２ ２０μＡ Ｑ１０ ２／５ ５／２ ４μＡ Ｑ１１ １ １ １０μＡ
【００１７】従って電流調整器１００は、入力端子ＣＴ
Ｌ〜ＣＴＬ６の何れかに「Ｈｉｇｈ」レベルの信号が入
力されることによって、ＣＴＬ１ Ｉ１を初期電流４０
μＡに対し調整電流２μＡを加算する。ＣＴＬ２ Ｉ１
を初期電流４０μＡに対し調整電流２μＡを加算する。
ＣＴＬ３ Ｉ４を初期電流２０μＡに対し調整電流４μ
Ａを加算する。ＣＴＬ４ Ｉ３を初期電流２０μＡに対
し調整電流６μＡを加算する。ＣＴＬ５ Ｉ２を初期電
流２０μＡに対し調整電流２０μＡを加算する。ＣＴＬ
６ Ｉ５を初期電流１０μＡに対し調整電流１２μＡを
加算する。動作を行わせることができる。
Ｌ〜ＣＴＬ６の何れかに「Ｈｉｇｈ」レベルの信号が入
力されることによって、ＣＴＬ１ Ｉ１を初期電流４０
μＡに対し調整電流２μＡを加算する。ＣＴＬ２ Ｉ１
を初期電流４０μＡに対し調整電流２μＡを加算する。
ＣＴＬ３ Ｉ４を初期電流２０μＡに対し調整電流４μ
Ａを加算する。ＣＴＬ４ Ｉ３を初期電流２０μＡに対
し調整電流６μＡを加算する。ＣＴＬ５ Ｉ２を初期電
流２０μＡに対し調整電流２０μＡを加算する。ＣＴＬ
６ Ｉ５を初期電流１０μＡに対し調整電流１２μＡを
加算する。動作を行わせることができる。
【００１８】すなわち本発明の利得制御増幅器は、ｎ段
従属接続された差動増幅器と、各差動増幅器のそれぞれ
の共通エミッタ端子に流れる電流をそれぞれ調整する電
流調整器とを有し、該電流調整器にはｍ本の入力端子と
前記共通エミッタ端子に接続されたｎ本の接続端子を持
ち、ｍ本の入力端子それぞれに入力される「Ｈ」，
「Ｌ」の２値信号により、それぞれの共通エミッタ端子
に流れる電流を上述のように重み付けを異にして変化さ
せる構成とし、２値信号により差動増幅器の全利得幅を
階調制御することとしている。そしてこの階調制御は、
２値信号の組み合わせ２m により、２m 階調の制御が行
えることとなる。また、この２値信号の組み合わせ２m
は、電流調整器１００の入力端子ＣＴＬ１〜ＣＴＬｍ
へ、ｍ段のビットレジスタを用いて入力する構成とすれ
ば（図示せず）、このビットレジスタに加算される１ビ
ットごとに、２m 階調を等比的に増加させる制御が行え
るようになる。
従属接続された差動増幅器と、各差動増幅器のそれぞれ
の共通エミッタ端子に流れる電流をそれぞれ調整する電
流調整器とを有し、該電流調整器にはｍ本の入力端子と
前記共通エミッタ端子に接続されたｎ本の接続端子を持
ち、ｍ本の入力端子それぞれに入力される「Ｈ」，
「Ｌ」の２値信号により、それぞれの共通エミッタ端子
に流れる電流を上述のように重み付けを異にして変化さ
せる構成とし、２値信号により差動増幅器の全利得幅を
階調制御することとしている。そしてこの階調制御は、
２値信号の組み合わせ２m により、２m 階調の制御が行
えることとなる。また、この２値信号の組み合わせ２m
は、電流調整器１００の入力端子ＣＴＬ１〜ＣＴＬｍ
へ、ｍ段のビットレジスタを用いて入力する構成とすれ
ば（図示せず）、このビットレジスタに加算される１ビ
ットごとに、２m 階調を等比的に増加させる制御が行え
るようになる。
【００１９】例えば図３に示す上述の実施例の利得制御
増幅器における全利得は、ＣＴＬ１を最下位ビット、Ｃ
ＴＬ６を最上位ビットとしたとき、最下位ビットから最
上位ビットまで全て「Ｌｏｗ」のとき、最小利得２３．
１７倍となり、２進加算的にビットを上昇させることに
より、ほぼ直線的に利得を上昇させ、ビット制御により
利得をほぼ直線的に制御することができるようになる。
各階調毎の利得を図４および図５に示す。
増幅器における全利得は、ＣＴＬ１を最下位ビット、Ｃ
ＴＬ６を最上位ビットとしたとき、最下位ビットから最
上位ビットまで全て「Ｌｏｗ」のとき、最小利得２３．
１７倍となり、２進加算的にビットを上昇させることに
より、ほぼ直線的に利得を上昇させ、ビット制御により
利得をほぼ直線的に制御することができるようになる。
各階調毎の利得を図４および図５に示す。
【００２０】すなわち本発明の利得制御増幅器は、複数
段縦続接続された差動増幅器Ｅ１〜Ｅｎの各共通エミッ
タ端子からのそれぞれの出力を、電流比の異なるカレン
トミラーを構成するバイポーラトランジスタとスイッチ
ング素子となるＭＯＳトランジスタとを低電位源との間
に直列に接続した複数の回路に分岐し、ＭＯＳトランジ
スタのゲートを入力端子からの２値信号でＯＮ，ＯＦＦ
する構成とすることにより、利得設定電流のスイッチン
グ素子として使用するＭＯＳトランジスタのＯＮ抵抗の
絶対値は利得に直接寄与しなくなり、高精度化が図れ
る。またＭＯＳトランジスタのＯＮ抵抗をカレントミラ
ーの帰還抵抗として活用することにより素子削減が図れ
る。また低利得への移行は電流の遮断により行うため、
消費電流は最大利得を最大値として利得低下とともに低
減でき、低消費電力化に有利な構成とした。また利得の
調整は差動増幅器各段の初期電流に加算して行う構成の
ため、同じ調整電流でも差動増幅器の初期電流により利
得変化に対する重み付けを異にさせることができ直線性
確保のための調整電流の選択が容易に行え、このため電
流調整器の各入力端子に「Ｈ」，「Ｌ」の２値信号の組
み合わせ信号を入力して利得制御を行わせる構成とで
き、ビット制御信号により利得制御を行う構成としたも
のである。
段縦続接続された差動増幅器Ｅ１〜Ｅｎの各共通エミッ
タ端子からのそれぞれの出力を、電流比の異なるカレン
トミラーを構成するバイポーラトランジスタとスイッチ
ング素子となるＭＯＳトランジスタとを低電位源との間
に直列に接続した複数の回路に分岐し、ＭＯＳトランジ
スタのゲートを入力端子からの２値信号でＯＮ，ＯＦＦ
する構成とすることにより、利得設定電流のスイッチン
グ素子として使用するＭＯＳトランジスタのＯＮ抵抗の
絶対値は利得に直接寄与しなくなり、高精度化が図れ
る。またＭＯＳトランジスタのＯＮ抵抗をカレントミラ
ーの帰還抵抗として活用することにより素子削減が図れ
る。また低利得への移行は電流の遮断により行うため、
消費電流は最大利得を最大値として利得低下とともに低
減でき、低消費電力化に有利な構成とした。また利得の
調整は差動増幅器各段の初期電流に加算して行う構成の
ため、同じ調整電流でも差動増幅器の初期電流により利
得変化に対する重み付けを異にさせることができ直線性
確保のための調整電流の選択が容易に行え、このため電
流調整器の各入力端子に「Ｈ」，「Ｌ」の２値信号の組
み合わせ信号を入力して利得制御を行わせる構成とで
き、ビット制御信号により利得制御を行う構成としたも
のである。
【００２１】
【発明の効果】以上説明したように本発明は、ビット制
御により高階調で利得制御の直線性が高精度に実現でき
る利得制御増幅器及びその制御方法が得られるという効
果がある。また、従来のこの種の利得制御増幅器に比べ
て素子数の削減が図れ、低消費電力化に有利な構成とな
る等の効果がある。
御により高階調で利得制御の直線性が高精度に実現でき
る利得制御増幅器及びその制御方法が得られるという効
果がある。また、従来のこの種の利得制御増幅器に比べ
て素子数の削減が図れ、低消費電力化に有利な構成とな
る等の効果がある。
【図１】本発明の利得制御増幅器の一実施形態を示すブ
ロック図である。
ロック図である。
【図２】図１に示す電流調整器１００の構成を説明する
ための図である。
ための図である。
【図３】本発明の利得制御増幅器の一実施例を示す回路
図である。
図である。
【図４】本発明の効果を説明するための利得制御特性表
である。
である。
【図５】本発明の効果を説明するための利得制御特性グ
ラフである。
ラフである。
【図６】従来のこの種の利得制御増幅器の一例を示す図
である。
である。
１００ 電流調整器 Ｅ 差動増幅器 Ｍ ＮｃｈＭＯＳトランジスタ Ｑ ＮＰＮトランジスタ ＣＴＬ ２値信号入力端子
Claims (6)
- 【請求項１】 ｎ（ｎは２以上の整数）段従属接続され
た差動増幅器の各差動増幅器のそれぞれの共通エミッタ
端子に流れる電流を調整して全利得幅を制御する利得制
御増幅器の制御方法において、 ｍ（ｍは２以上の整数）本の入力端子と前記共通エミッ
タ端子に接続されたｎ本の接続端子の間に電流調整手段
を介在させ、 前記ｍ本の入力端子に「Ｈ」，「Ｌ」の２値信号を入力
することで前記ｎ段従属接続された差動増幅器の全利得
幅を階調制御することを特徴とする利得制御増幅器の制
御方法。 - 【請求項２】 ｎ（ｎは２以上の整数）段従属接続され
た差動増幅器と、 各差動増幅器のそれぞれの共通エミッタ端子に流れる電
流をそれぞれ調整する電流調整器とを有し、 該電流調整器は、ｍ（ｍは２以上の整数）本の入力端子
と前記共通エミッタ端子に接続されたｎ本の接続端子を
持ち、 前記ｍ本の入力端子それぞれに入力される「Ｈ」，
「Ｌ」の２値信号により、前記それぞれの共通エミッタ
端子に流れる電流を重み付けを異にして変化させる手段
を備えたことを特徴とする利得制御増幅器。 - 【請求項３】 ｎ（ｎは２以上の整数）段従属接続され
た差動増幅器と、 各差動増幅器のそれぞれの共通エミッタ端子に流れる電
流をそれぞれ調整する電流調整器とを有し、 該電流調整器に、ｍ（ｍは２以上の整数）本の入力端子
と前記共通エミッタ端子に接続されたｎ本の接続端子を
持ち、前記ｍ本の入力端子それぞれに入力される
「Ｈ」，「Ｌ」の２値信号により、前記それぞれの共通
エミッタ端子に流れる電流を重み付けを異にして変化さ
せる手段を設け、 前記「Ｈ」，「Ｌ」の２値信号により、前記ｎ段従属接
続された差動増幅器の全利得幅を階調制御する手段を備
えたことを特徴とする利得制御増幅器。 - 【請求項４】 前記階調制御は、前記２値信号の組み合
わせ２m により、 ２m 階調の制御を行うことを特徴とする請求項２記載の
利得制御増幅器。 - 【請求項５】 前記２値信号の組み合わせ２m は、前記
電流調整器へｍ段のビットレジスタを用いて入力するこ
ととし、前記ビットレジスタに加算される１ビットごと
に、前記２m 階調を等比的に増加させる制御を行うこと
を特徴とする請求項３記載の利得制御増幅器。 - 【請求項６】 前記電流調整器は、前記各共通エミッタ
端子からのそれぞれの出力を、電流比の異なるカレント
ミラーを構成するバイポーラトランジスタとスイッチン
グ素子となるＭＯＳトランジスタとを低電位電源との間
に直列に接続した複数の回路に分岐し、前記ＭＯＳトラ
ンジスタのゲートを前記入力端子からの２値信号でＯ
Ｎ，ＯＦＦする構成としたことを特徴とする請求項１，
請求項２または請求項４の何れかに記載の利得制御増幅
器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9187162A JPH1127068A (ja) | 1997-06-30 | 1997-06-30 | 利得制御増幅器及びその制御方法 |
| TW087110451A TW382851B (en) | 1997-06-30 | 1998-06-29 | A programmable-gain amplifier |
| US09/106,232 US6049252A (en) | 1997-06-30 | 1998-06-29 | Programmable-gain amplifier |
| CN98102689A CN1085441C (zh) | 1997-06-30 | 1998-06-30 | 可编程增益放大器 |
| KR1019980025318A KR100310405B1 (ko) | 1997-06-30 | 1998-06-30 | 이득제어증폭기및그제어방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9187162A JPH1127068A (ja) | 1997-06-30 | 1997-06-30 | 利得制御増幅器及びその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1127068A true JPH1127068A (ja) | 1999-01-29 |
Family
ID=16201215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9187162A Pending JPH1127068A (ja) | 1997-06-30 | 1997-06-30 | 利得制御増幅器及びその制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6049252A (ja) |
| JP (1) | JPH1127068A (ja) |
| KR (1) | KR100310405B1 (ja) |
| CN (1) | CN1085441C (ja) |
| TW (1) | TW382851B (ja) |
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