JPH0738423A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPH0738423A JPH0738423A JP5182415A JP18241593A JPH0738423A JP H0738423 A JPH0738423 A JP H0738423A JP 5182415 A JP5182415 A JP 5182415A JP 18241593 A JP18241593 A JP 18241593A JP H0738423 A JPH0738423 A JP H0738423A
- Authority
- JP
- Japan
- Prior art keywords
- input
- terminal
- logic circuit
- circuit
- transmission gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 分周信号が要する分周回路内での遅延時間を
より少なくし、分周回路の高速化を容易にする。 【構成】 トランスミッションゲートＴ１のゲート端子
にクロックＣＬＫを入力し、トランスミッションゲート
Ｔ１の出力端子と入力端子間に反転遅延増幅の機能を持
った素子Ｓ１を接続し、つまり、たった１つのトランス
ミッションゲートと単相のクロック信号と反転遅延増幅
の機能を持った素子を持った構成にすることによって、
分周信号が要する分周回路内での遅延時間をより少なく
し、分周回路の高速化を容易にする。
より少なくし、分周回路の高速化を容易にする。 【構成】 トランスミッションゲートＴ１のゲート端子
にクロックＣＬＫを入力し、トランスミッションゲート
Ｔ１の出力端子と入力端子間に反転遅延増幅の機能を持
った素子Ｓ１を接続し、つまり、たった１つのトランス
ミッションゲートと単相のクロック信号と反転遅延増幅
の機能を持った素子を持った構成にすることによって、
分周信号が要する分周回路内での遅延時間をより少なく
し、分周回路の高速化を容易にする。
Description
【０００１】
【産業上の利用分野】この発明は、クロック信号の周波
数の整数分の１の周波数を持った分周信号を生成する分
周回路に関するものである。
数の整数分の１の周波数を持った分周信号を生成する分
周回路に関するものである。
【０００２】
【従来の技術】分周回路は入力された信号の周波数を逓
減するのに用いられる回路である。以下、従来の分周回
路の一例を図について説明する。図９は従来の分周回路
の一例を示す分周回路の回路図であり、図１０はこの図
９の分周回路において、増幅機能を非反転論理回路で、
反転増幅機能を反転論理回路でそれぞれ構成した場合の
回路図である。図９において、Ｔ４およびＴ５はそれぞ
れ正相および逆相のクロック信号がゲート端子に入力す
ることによってオン・オフ動作するトランスミッション
ゲート、Ｓ３は増幅機能を持った素子、Ｓ４は反転増幅
機能を持った素子である。
減するのに用いられる回路である。以下、従来の分周回
路の一例を図について説明する。図９は従来の分周回路
の一例を示す分周回路の回路図であり、図１０はこの図
９の分周回路において、増幅機能を非反転論理回路で、
反転増幅機能を反転論理回路でそれぞれ構成した場合の
回路図である。図９において、Ｔ４およびＴ５はそれぞ
れ正相および逆相のクロック信号がゲート端子に入力す
ることによってオン・オフ動作するトランスミッション
ゲート、Ｓ３は増幅機能を持った素子、Ｓ４は反転増幅
機能を持った素子である。
【０００３】この増幅機能を持った素子Ｓ３は、トラン
スミッションゲートＴ４の出力端子とトランスミッショ
ンゲートＴ５の入力端子との間に設けられている。ま
た、反転増幅機能を持った素子Ｓ４は、トランスミッシ
ョンゲートＴ５の出力端子とトランスミッションゲート
Ｔ４の入力端子との間に設けられている。
スミッションゲートＴ４の出力端子とトランスミッショ
ンゲートＴ５の入力端子との間に設けられている。ま
た、反転増幅機能を持った素子Ｓ４は、トランスミッシ
ョンゲートＴ５の出力端子とトランスミッションゲート
Ｔ４の入力端子との間に設けられている。
【０００４】そして、この従来の分周回路は、トランス
ミッションゲートＴ４のゲート端子に正相のクロックＣ
ＬＫの入力端子を接続し、トランスミッションゲートＴ
５のゲート端子に逆相のクロック／ＣＬＫの入力端子を
接続し、トランスミッションゲートＴ４の出力端子とト
ランスミッションゲートＴ５の入力端子間に増幅の機能
を持った素子Ｓ３を接続し、トランスミッションゲート
Ｔ５の出力端子とトランスミッションゲートＴ４の入力
端子間に反転と増幅の機能を持った素子Ｓ４を接続し、
かつこの素子Ｓ４の出力端子より正相もしくは逆相のク
ロック信号を分周した信号を出力する出力端子ＯＵＴを
接続して構成されたものであり、２つのトランスミッシ
ョンゲートと、互いに逆位相のクロック信号の入力端子
と、増幅の機能を持った素子と、反転増幅の機能を持っ
た素子とを持つように構成されたものである。
ミッションゲートＴ４のゲート端子に正相のクロックＣ
ＬＫの入力端子を接続し、トランスミッションゲートＴ
５のゲート端子に逆相のクロック／ＣＬＫの入力端子を
接続し、トランスミッションゲートＴ４の出力端子とト
ランスミッションゲートＴ５の入力端子間に増幅の機能
を持った素子Ｓ３を接続し、トランスミッションゲート
Ｔ５の出力端子とトランスミッションゲートＴ４の入力
端子間に反転と増幅の機能を持った素子Ｓ４を接続し、
かつこの素子Ｓ４の出力端子より正相もしくは逆相のク
ロック信号を分周した信号を出力する出力端子ＯＵＴを
接続して構成されたものであり、２つのトランスミッシ
ョンゲートと、互いに逆位相のクロック信号の入力端子
と、増幅の機能を持った素子と、反転増幅の機能を持っ
た素子とを持つように構成されたものである。
【０００５】また、図１０はこの図９の従来例の増幅機
能素子Ｓ３を非反転論理回路で、反転増幅機能素子Ｓ６
を反転論理回路で構成した場合の回路図を示すものであ
る。この図１０において、Ｇ５は非反転論理回路で、図
９の増幅機能を持った素子Ｓ３に相当するものである。
また、Ｇ６は反転論理回路で、図９の反転増幅機能を持
った素子Ｓ４に相当するものである。なお、Ｎ１１はト
ランスミッションゲートＴ４の入力端子に相当するノー
ド、Ｎ１２はトランスミッションゲートＴ４の出力端子
に相当するノード、Ｎ１３はトランスミッションゲート
Ｔ５の入力端子に相当するノード、Ｎ１４はトランスミ
ッションゲートＴ５の出力端子に相当するノードであ
る。
能素子Ｓ３を非反転論理回路で、反転増幅機能素子Ｓ６
を反転論理回路で構成した場合の回路図を示すものであ
る。この図１０において、Ｇ５は非反転論理回路で、図
９の増幅機能を持った素子Ｓ３に相当するものである。
また、Ｇ６は反転論理回路で、図９の反転増幅機能を持
った素子Ｓ４に相当するものである。なお、Ｎ１１はト
ランスミッションゲートＴ４の入力端子に相当するノー
ド、Ｎ１２はトランスミッションゲートＴ４の出力端子
に相当するノード、Ｎ１３はトランスミッションゲート
Ｔ５の入力端子に相当するノード、Ｎ１４はトランスミ
ッションゲートＴ５の出力端子に相当するノードであ
る。
【０００６】また、図１５はこの図１０の反転論理回路
の構成例を示すもので、ここではその一例としてＤＣＦ
Ｌ（ Direct Coupled FET Logic ）回路を示している。
図１５において、１５１はゲートに入力端子ＩＮが接続
されたエンハンスメント型のＦＥＴ、１５２はダイオー
ド接続されたデプレッション型のＦＥＴであり、電源Ｖ
DDとグランドＧＮＤ間にこのＦＥＴ１５１と直列に接続
され、ＦＥＴ１５１に対し電流を供給する負荷として機
能する。そして入力端子ＩＮに信号を入力すると、ＦＥ
Ｔ１５１と１５２との共通接続点からこの入力端子に入
力された信号を論理反転した信号が取り出される。ま
た、１５３および１５４はそれぞれＦＥＴ１５１および
１５２と同様のエンハンスメント型のＦＥＴおよびデプ
レッション型のＦＥＴであり、この２つのＦＥＴ１５
３，１５４により上記ＦＥＴ１５１，１５２からなる反
転論理回路１５５と同様に、図１０のＧ６に相当する反
転論理回路１５６が構成される。また、この２つの反転
論理回路１５５，１５６により図１０のＧ５に相当する
非反転論理回路が構成される。
の構成例を示すもので、ここではその一例としてＤＣＦ
Ｌ（ Direct Coupled FET Logic ）回路を示している。
図１５において、１５１はゲートに入力端子ＩＮが接続
されたエンハンスメント型のＦＥＴ、１５２はダイオー
ド接続されたデプレッション型のＦＥＴであり、電源Ｖ
DDとグランドＧＮＤ間にこのＦＥＴ１５１と直列に接続
され、ＦＥＴ１５１に対し電流を供給する負荷として機
能する。そして入力端子ＩＮに信号を入力すると、ＦＥ
Ｔ１５１と１５２との共通接続点からこの入力端子に入
力された信号を論理反転した信号が取り出される。ま
た、１５３および１５４はそれぞれＦＥＴ１５１および
１５２と同様のエンハンスメント型のＦＥＴおよびデプ
レッション型のＦＥＴであり、この２つのＦＥＴ１５
３，１５４により上記ＦＥＴ１５１，１５２からなる反
転論理回路１５５と同様に、図１０のＧ６に相当する反
転論理回路１５６が構成される。また、この２つの反転
論理回路１５５，１５６により図１０のＧ５に相当する
非反転論理回路が構成される。
【０００７】そして、この図９の従来回路を図１０に示
すように具体的に構成した時の分周回路のタイミングチ
ャートを図１１に示し、以下この図１１を用いてその動
作を説明する。正相のクロックはＣＬＫおよび逆相のク
ロック／ＣＬＫは一定の周波数でハイ状態（以下Ｈと称
す）とロー状態（以下Ｌと称す）を繰り返している。ま
ず、正相クロックＣＬＫがＬで、ノードＮ１１がＨであ
ったとする。この状態では、トランスミッションゲート
Ｔ４はＯＦＦ状態で、ノードＮ１１の信号ＨはノードＮ
１２に伝達されない。
すように具体的に構成した時の分周回路のタイミングチ
ャートを図１１に示し、以下この図１１を用いてその動
作を説明する。正相のクロックはＣＬＫおよび逆相のク
ロック／ＣＬＫは一定の周波数でハイ状態（以下Ｈと称
す）とロー状態（以下Ｌと称す）を繰り返している。ま
ず、正相クロックＣＬＫがＬで、ノードＮ１１がＨであ
ったとする。この状態では、トランスミッションゲート
Ｔ４はＯＦＦ状態で、ノードＮ１１の信号ＨはノードＮ
１２に伝達されない。
【０００８】次に、正相クロックＣＬＫがＨに反転する
と、トランスミッションゲートＴ４がＯＮ状態になり、
ノードＮ１１の信号ＨがノードＮ１２に伝達され始め
る。つまり、正相クロックＣＬＫがＨになってからトラ
ンスミッションゲートＴ４の遅延時間だけ遅れてノード
Ｎ１２がＨになる。そしてノードＮ１２の信号Ｈは非反
転論理回路Ｇ５によって増幅され、非反転論理回路Ｇ５
の遅延時間だけ遅れてノードＮ１３がＨになる。この
時、逆相クロック／ＣＬＫがＬなのでノードＮ１３の信
号ＨはＮ１４には伝達されない。次に、逆相クロック／
ＣＬＫがＨに反転すると、トランスミッションゲートＴ
５がＯＮ状態になり、ノードＮ１３の信号ＨがノードＮ
１４に伝達され始める。
と、トランスミッションゲートＴ４がＯＮ状態になり、
ノードＮ１１の信号ＨがノードＮ１２に伝達され始め
る。つまり、正相クロックＣＬＫがＨになってからトラ
ンスミッションゲートＴ４の遅延時間だけ遅れてノード
Ｎ１２がＨになる。そしてノードＮ１２の信号Ｈは非反
転論理回路Ｇ５によって増幅され、非反転論理回路Ｇ５
の遅延時間だけ遅れてノードＮ１３がＨになる。この
時、逆相クロック／ＣＬＫがＬなのでノードＮ１３の信
号ＨはＮ１４には伝達されない。次に、逆相クロック／
ＣＬＫがＨに反転すると、トランスミッションゲートＴ
５がＯＮ状態になり、ノードＮ１３の信号ＨがノードＮ
１４に伝達され始める。
【０００９】つまり、逆相クロック／ＣＬＫがＨになっ
てからトランスミッションゲートＴ５の遅延時間だけ遅
れてノードＮ１４がＨになる。そしてノードＮ１４の信
号Ｈは反転論理回路Ｇ６により反転増幅され、反転論理
回路Ｇ６の遅延時間だけ遅れてノードＮ１１がＬにな
る。この時クロックＣＬＫがＬなのでノードＮ１１の信
号ＬはＮ１２には伝達されない。また、正相クロックＣ
ＬＫがＨに反転すると、Ｎ１１の信号ＬがＮ１２に伝達
され始める。このように、Ｎ１２はクロック一周期の間
に信号が反転する。以上のように、クロックＣＬＫ一周
期の間にノードＮ１１がＨからＬに変化し、クロックＣ
ＬＫの周波数の２分の１の信号が生成される。
てからトランスミッションゲートＴ５の遅延時間だけ遅
れてノードＮ１４がＨになる。そしてノードＮ１４の信
号Ｈは反転論理回路Ｇ６により反転増幅され、反転論理
回路Ｇ６の遅延時間だけ遅れてノードＮ１１がＬにな
る。この時クロックＣＬＫがＬなのでノードＮ１１の信
号ＬはＮ１２には伝達されない。また、正相クロックＣ
ＬＫがＨに反転すると、Ｎ１１の信号ＬがＮ１２に伝達
され始める。このように、Ｎ１２はクロック一周期の間
に信号が反転する。以上のように、クロックＣＬＫ一周
期の間にノードＮ１１がＨからＬに変化し、クロックＣ
ＬＫの周波数の２分の１の信号が生成される。
【００１０】この従来例の分周回路が正しく動作するた
めには、以下の条件が必要である。即ち、ノードＮ１１
の信号ＨはクロックＣＬＫがＨとなってから伝達され始
め、トランスミッションゲートＴ４，非反転論理回路Ｇ
５，トランスミッションゲートＴ５，反転論理回路Ｇ６
を通過し、信号ＬとなってノードＮ１１に戻ってくる。
めには、以下の条件が必要である。即ち、ノードＮ１１
の信号ＨはクロックＣＬＫがＨとなってから伝達され始
め、トランスミッションゲートＴ４，非反転論理回路Ｇ
５，トランスミッションゲートＴ５，反転論理回路Ｇ６
を通過し、信号ＬとなってノードＮ１１に戻ってくる。
【００１１】このとき、図１１に示したように、ノード
Ｎ１１がＬに反転した時クロックＣＬＫがＬならばクロ
ックは正しく２分周される。しかし、クロックの周波数
が高くなるかあるいは遅延時間が大きくなって、クロッ
クＣＬＫがＨになるまでにノードＮ１１がＬに反転しな
ければ、トランスミッションゲートＴ４で正しく同期さ
れず、正しく２分周されなくなる。言い換えれば、トラ
ンスミッションゲートＴ４，非反転論理回路Ｇ５，トラ
ンスミッションゲートＴ５，反転論理回路Ｇ６の遅延時
間の合計がクロックＣＬＫの１周期よりも短くなければ
ならなかった。
Ｎ１１がＬに反転した時クロックＣＬＫがＬならばクロ
ックは正しく２分周される。しかし、クロックの周波数
が高くなるかあるいは遅延時間が大きくなって、クロッ
クＣＬＫがＨになるまでにノードＮ１１がＬに反転しな
ければ、トランスミッションゲートＴ４で正しく同期さ
れず、正しく２分周されなくなる。言い換えれば、トラ
ンスミッションゲートＴ４，非反転論理回路Ｇ５，トラ
ンスミッションゲートＴ５，反転論理回路Ｇ６の遅延時
間の合計がクロックＣＬＫの１周期よりも短くなければ
ならなかった。
【００１２】以上のようにこの第１の従来例の分周回路
では生成される分周信号が反転するのに要する遅延時間
が大きく、高速なクロックでは正しく分周されないとい
う問題点があった。また、正・逆両相のクロック信号が
必要であるという問題点もあった。
では生成される分周信号が反転するのに要する遅延時間
が大きく、高速なクロックでは正しく分周されないとい
う問題点があった。また、正・逆両相のクロック信号が
必要であるという問題点もあった。
【００１３】以下、他の従来例による分周回路について
説明する。図１２は他の従来例による分周回路の回路構
成を示す図で、この他の従来例は増幅機能を持った素子
が差動増幅を行なうことにより、図９の従来例に比べ安
定して動作できるようにしたものである。図１３はこの
図１２の従来例の分周回路において、相補入出力する増
幅機能を相補入出力する非反転論理回路で構成した場合
の回路構成を示す図である。図１２において、Ｔ６，Ｔ
７はともに正相のクロックＣＬＫをゲート端子に入力す
ることによってオン・オフ動作するトランスミッション
ゲート、Ｔ８，Ｔ９はともに逆相のクロック信号／ＣＬ
Ｋをゲート端子に入力することによってオン・オフ動作
するトランスミッションゲート、Ｓ５，Ｓ６は相補入出
力する増幅機能を持った素子であり、素子Ｓ５はトラン
スミッションゲートＴ６，Ｔ７の出力端子とトランスミ
ッションゲートＴ８，Ｔ９の入力端子との間に接続され
ている。また、素子Ｓ６はトランスミッションゲートＴ
８，Ｔ９の出力端子とトランスミッションゲートＴ６，
Ｔ７の入力端子の間に接続されている。ただし、この素
子Ｓ６の相補出力端子とトランスミッションゲートＴ
６，Ｔ７の入力端子との間はたすきがけで接続されてい
る。
説明する。図１２は他の従来例による分周回路の回路構
成を示す図で、この他の従来例は増幅機能を持った素子
が差動増幅を行なうことにより、図９の従来例に比べ安
定して動作できるようにしたものである。図１３はこの
図１２の従来例の分周回路において、相補入出力する増
幅機能を相補入出力する非反転論理回路で構成した場合
の回路構成を示す図である。図１２において、Ｔ６，Ｔ
７はともに正相のクロックＣＬＫをゲート端子に入力す
ることによってオン・オフ動作するトランスミッション
ゲート、Ｔ８，Ｔ９はともに逆相のクロック信号／ＣＬ
Ｋをゲート端子に入力することによってオン・オフ動作
するトランスミッションゲート、Ｓ５，Ｓ６は相補入出
力する増幅機能を持った素子であり、素子Ｓ５はトラン
スミッションゲートＴ６，Ｔ７の出力端子とトランスミ
ッションゲートＴ８，Ｔ９の入力端子との間に接続され
ている。また、素子Ｓ６はトランスミッションゲートＴ
８，Ｔ９の出力端子とトランスミッションゲートＴ６，
Ｔ７の入力端子の間に接続されている。ただし、この素
子Ｓ６の相補出力端子とトランスミッションゲートＴ
６，Ｔ７の入力端子との間はたすきがけで接続されてい
る。
【００１４】そして、この従来の分周回路は、トランス
ミッションゲートＴ６，Ｔ７のゲート端子に正相のクロ
ックＣＬＫの入力端子を接続し、トランスミッションゲ
ートＴ８，Ｔ９のゲート端子に逆相のクロック／ＣＬＫ
の入力端子を接続し、トランスミッションゲートＴ６，
Ｔ７の出力端子とトランスミッションゲートＴ８，Ｔ９
の入力端子間に相補入出力する増幅の機能を持った素子
Ｓ５を接続し、トランスミッションゲートＴ８，Ｔ９の
出力端子とトランスミッションゲートＴ６，Ｔ７の入力
端子間に相補入出力する増幅の機能を持った素子Ｓ６を
接続し、その際、上述のように、素子Ｓ６の相補出力端
子とトランスミッションゲートＴ６，Ｔ７の入力端子と
の間をたすきがけで接続し、かつこの素子Ｓ６の相補出
力端子に正相もしくは逆相のクロック信号を分周した信
号を正相および逆相で出力する出力端子ＯＵＴおよび／
ＯＵＴを接続して構成されたものであり、４つのトラン
スミッションゲートと、２つのトランスミッションゲー
ト毎に互いに逆位相のクロック信号を入力する端子と、
相補入出力する増幅の機能を持った２つの素子を持つよ
うに構成されたものである。
ミッションゲートＴ６，Ｔ７のゲート端子に正相のクロ
ックＣＬＫの入力端子を接続し、トランスミッションゲ
ートＴ８，Ｔ９のゲート端子に逆相のクロック／ＣＬＫ
の入力端子を接続し、トランスミッションゲートＴ６，
Ｔ７の出力端子とトランスミッションゲートＴ８，Ｔ９
の入力端子間に相補入出力する増幅の機能を持った素子
Ｓ５を接続し、トランスミッションゲートＴ８，Ｔ９の
出力端子とトランスミッションゲートＴ６，Ｔ７の入力
端子間に相補入出力する増幅の機能を持った素子Ｓ６を
接続し、その際、上述のように、素子Ｓ６の相補出力端
子とトランスミッションゲートＴ６，Ｔ７の入力端子と
の間をたすきがけで接続し、かつこの素子Ｓ６の相補出
力端子に正相もしくは逆相のクロック信号を分周した信
号を正相および逆相で出力する出力端子ＯＵＴおよび／
ＯＵＴを接続して構成されたものであり、４つのトラン
スミッションゲートと、２つのトランスミッションゲー
ト毎に互いに逆位相のクロック信号を入力する端子と、
相補入出力する増幅の機能を持った２つの素子を持つよ
うに構成されたものである。
【００１５】また、図１３はこの図１２の従来例の増幅
機能素子Ｓ５，Ｓ６を相補入出力する非反転論理回路で
構成した場合の回路図を示すものである。この図１３に
おいて、Ｇ７は相補入出力する非反転論理回路で、図１
２の相補入出力する増幅の機能を持った素子Ｓ５に相当
するものである。また、Ｇ８は相補入出力する非反転論
理回路で、図１２の反転増幅機能を持った素子Ｓ６に相
当するものである。
機能素子Ｓ５，Ｓ６を相補入出力する非反転論理回路で
構成した場合の回路図を示すものである。この図１３に
おいて、Ｇ７は相補入出力する非反転論理回路で、図１
２の相補入出力する増幅の機能を持った素子Ｓ５に相当
するものである。また、Ｇ８は相補入出力する非反転論
理回路で、図１２の反転増幅機能を持った素子Ｓ６に相
当するものである。
【００１６】そして、非反転論理回路Ｇ７はその非反転
入力端子および非反転出力端子がトランスミッションゲ
ートＴ６の出力端子およびトランスミッションゲートＴ
８の入力端子にそれぞれ接続され、その反転入力端子お
よび反転出力端子がトランスミッションゲートＴ７の出
力端子およびトランスミッションゲートＴ９の入力端子
にそれぞれ接続されている。また、非反転論理回路Ｇ８
はその非反転入力端子および非反転出力端子がトランス
ミッションゲートＴ８の出力端子およびトランスミッシ
ョンゲートＴ７の入力端子にそれぞれ接続され、その反
転入力端子および反転出力端子がトランスミッションゲ
ートＴ９の出力端子およびトランスミッションゲートＴ
６の入力端子にそれぞれ接続されている。
入力端子および非反転出力端子がトランスミッションゲ
ートＴ６の出力端子およびトランスミッションゲートＴ
８の入力端子にそれぞれ接続され、その反転入力端子お
よび反転出力端子がトランスミッションゲートＴ７の出
力端子およびトランスミッションゲートＴ９の入力端子
にそれぞれ接続されている。また、非反転論理回路Ｇ８
はその非反転入力端子および非反転出力端子がトランス
ミッションゲートＴ８の出力端子およびトランスミッシ
ョンゲートＴ７の入力端子にそれぞれ接続され、その反
転入力端子および反転出力端子がトランスミッションゲ
ートＴ９の出力端子およびトランスミッションゲートＴ
６の入力端子にそれぞれ接続されている。
【００１７】なお、Ｎ３１，Ｎ３５はそれぞれトランス
ミッションゲートＴ６，Ｔ７の入力端子に相当するノー
ド、Ｎ３２，Ｎ３６はそれぞれトランスミッションゲー
トＴ６，Ｔ７の出力端子に相当するノード、Ｎ３３，Ｎ
３７はそれぞれトランスミッションゲートＴ８，Ｔ９の
入力端子に相当するノード、Ｎ３４，Ｎ３８はそれぞれ
トランスミッションゲートＴ８，Ｔ９の出力端子に相当
するノードである。以上が、第２の従来の分周回路の構
成である。
ミッションゲートＴ６，Ｔ７の入力端子に相当するノー
ド、Ｎ３２，Ｎ３６はそれぞれトランスミッションゲー
トＴ６，Ｔ７の出力端子に相当するノード、Ｎ３３，Ｎ
３７はそれぞれトランスミッションゲートＴ８，Ｔ９の
入力端子に相当するノード、Ｎ３４，Ｎ３８はそれぞれ
トランスミッションゲートＴ８，Ｔ９の出力端子に相当
するノードである。以上が、第２の従来の分周回路の構
成である。
【００１８】また、図１６はこの図１２の非反転増幅回
路の構成例を示すもので、ここではその一例としてＳＣ
ＦＬ(Source Coupled FET Logic)回路を示している。図
１６において、１６１および１６２はゲートに正相入力
端子ＩＮおよび逆相入力端子／ＩＮがそれぞれ接続され
たエンハンスメント型のＦＥＴ、１６３はこのＦＥＴの
共通接続されたソースと電源ＶSS間に接続された電流源
であり、ダイオード接続されたデプレッション型のＦＥ
Ｔ１７２から構成するか、あるいはさらにそのソースと
電源ＶSS間に抵抗１７３を挿入して構成したものであ
る。また、１６４および１６５はグランドＧＮＤとＦＥ
Ｔ１６１および１６２のドレイン間にそれぞれ接続され
た抵抗、１６６および１６７はドレインがグランドＧＮ
Ｄに接続されゲートがＦＥＴ１６１および１６２のドレ
インにそれぞれ接続されたエンハンスメント型のＦＥ
Ｔ、１６８および１６９はアノードがそれぞれＦＥＴ１
６６および１６７のソースに接続されたダイオード、１
７０および１７１はダイオード１６８および１６９のカ
ソードと電源ＶSSとの間にそれぞれ接続された電流源
で、電流源１６３と同様に構成されている。また、この
ダイオード１６８のカソードと電流源１７０との共通接
続点からは逆相の出力端子／ＯＵＴが、ダイオード１６
９のカソードと電流源１７１との共通接続点からは正相
の出力端子ＯＵＴがそれぞれ取り出されている。
路の構成例を示すもので、ここではその一例としてＳＣ
ＦＬ(Source Coupled FET Logic)回路を示している。図
１６において、１６１および１６２はゲートに正相入力
端子ＩＮおよび逆相入力端子／ＩＮがそれぞれ接続され
たエンハンスメント型のＦＥＴ、１６３はこのＦＥＴの
共通接続されたソースと電源ＶSS間に接続された電流源
であり、ダイオード接続されたデプレッション型のＦＥ
Ｔ１７２から構成するか、あるいはさらにそのソースと
電源ＶSS間に抵抗１７３を挿入して構成したものであ
る。また、１６４および１６５はグランドＧＮＤとＦＥ
Ｔ１６１および１６２のドレイン間にそれぞれ接続され
た抵抗、１６６および１６７はドレインがグランドＧＮ
Ｄに接続されゲートがＦＥＴ１６１および１６２のドレ
インにそれぞれ接続されたエンハンスメント型のＦＥ
Ｔ、１６８および１６９はアノードがそれぞれＦＥＴ１
６６および１６７のソースに接続されたダイオード、１
７０および１７１はダイオード１６８および１６９のカ
ソードと電源ＶSSとの間にそれぞれ接続された電流源
で、電流源１６３と同様に構成されている。また、この
ダイオード１６８のカソードと電流源１７０との共通接
続点からは逆相の出力端子／ＯＵＴが、ダイオード１６
９のカソードと電流源１７１との共通接続点からは正相
の出力端子ＯＵＴがそれぞれ取り出されている。
【００１９】この図１６の回路において、入力端子ＩＮ
および／ＩＮに互いに逆相で入力された入力信号はＦＥ
Ｔ１６１および１６２により差動増幅されてＦＥＴ１６
１および１６２のドレインに入力端子ＩＮおよび／ＩＮ
とは逆位相の信号となってそれぞれ現れる。そしてこれ
らの信号がソースフォロワのＦＥＴ１６７および１６６
を介して出力端子ＯＵＴおよび／ＯＵＴに現れるため、
出力端子ＯＵＴおよび／ＯＵＴには入力端子ＩＮおよび
／ＩＮの信号と同位相かつこれらを増幅した信号がそれ
ぞれ出力される。
および／ＩＮに互いに逆相で入力された入力信号はＦＥ
Ｔ１６１および１６２により差動増幅されてＦＥＴ１６
１および１６２のドレインに入力端子ＩＮおよび／ＩＮ
とは逆位相の信号となってそれぞれ現れる。そしてこれ
らの信号がソースフォロワのＦＥＴ１６７および１６６
を介して出力端子ＯＵＴおよび／ＯＵＴに現れるため、
出力端子ＯＵＴおよび／ＯＵＴには入力端子ＩＮおよび
／ＩＮの信号と同位相かつこれらを増幅した信号がそれ
ぞれ出力される。
【００２０】そして、この図１２の従来回路を図１３に
示すように具体的に構成した時の分周回路のタイミング
チャートを図１４に示し、以下この図１４を用いてその
動作を説明する。この第２の従来例の分周回路において
も、第１の従来例の分周回路と同様に動作するが、その
分周動作を正しく行い、正しく動作するための条件も第
１の従来例と同様である。即ち、正相のクロックＣＬ
Ｋ、および逆相のクロック／ＣＬＫは一定の周波数でハ
イ状態（以下Ｈと称す）とロー状態（以下Ｌと称す）を
繰り返している。まず、正相クロックＣＬＫがＬで、ノ
ードＮ３１がＨ，ノードＮ３５がＬであったとする。こ
の状態では、トランスミッションゲートＴ６，Ｔ７はと
もにＯＦＦ状態で、ノードＮ３１，Ｎ３５の信号Ｈ，Ｌ
はノードＮ３２，Ｎ３６に伝達されない。
示すように具体的に構成した時の分周回路のタイミング
チャートを図１４に示し、以下この図１４を用いてその
動作を説明する。この第２の従来例の分周回路において
も、第１の従来例の分周回路と同様に動作するが、その
分周動作を正しく行い、正しく動作するための条件も第
１の従来例と同様である。即ち、正相のクロックＣＬ
Ｋ、および逆相のクロック／ＣＬＫは一定の周波数でハ
イ状態（以下Ｈと称す）とロー状態（以下Ｌと称す）を
繰り返している。まず、正相クロックＣＬＫがＬで、ノ
ードＮ３１がＨ，ノードＮ３５がＬであったとする。こ
の状態では、トランスミッションゲートＴ６，Ｔ７はと
もにＯＦＦ状態で、ノードＮ３１，Ｎ３５の信号Ｈ，Ｌ
はノードＮ３２，Ｎ３６に伝達されない。
【００２１】次に、正相クロックＣＬＫがＨに反転する
と、トランスミッションゲートＴ６，Ｔ７がＯＮ状態に
なり、ノードＮ３１，Ｎ３５の信号Ｈ，ＬがノードＮ３
２，Ｎ３６に伝達され始める。つまり、正相クロックＣ
ＬＫがＨになってからトランスミッションゲートＴ６も
しくはＴ７の遅延時間だけ遅れてノードＮ３２，Ｎ３６
がＨ，Ｌになる。そしてノードＮ３２，Ｎ３６の信号
Ｈ，Ｌは非反転論理回路Ｇ７によって差動増幅され、非
反転論理回路Ｇ７の遅延時間だけ遅れてノードＮ３３，
Ｎ３７がＨ，Ｌになる。この時、逆相クロック／ＣＬＫ
がＬなのでノードＮ３３，Ｎ３７の信号Ｈ，Ｌはノード
Ｎ３４，Ｎ３８には伝達されない。次に、逆相クロック
／ＣＬＫがＨに反転すると、トランスミッションゲート
Ｔ８、Ｔ９がＯＮ状態になり、ノードＮ３３，Ｎ３７の
信号Ｈ，ＬがノードＮ３４，Ｎ３８に伝達され始める。
と、トランスミッションゲートＴ６，Ｔ７がＯＮ状態に
なり、ノードＮ３１，Ｎ３５の信号Ｈ，ＬがノードＮ３
２，Ｎ３６に伝達され始める。つまり、正相クロックＣ
ＬＫがＨになってからトランスミッションゲートＴ６も
しくはＴ７の遅延時間だけ遅れてノードＮ３２，Ｎ３６
がＨ，Ｌになる。そしてノードＮ３２，Ｎ３６の信号
Ｈ，Ｌは非反転論理回路Ｇ７によって差動増幅され、非
反転論理回路Ｇ７の遅延時間だけ遅れてノードＮ３３，
Ｎ３７がＨ，Ｌになる。この時、逆相クロック／ＣＬＫ
がＬなのでノードＮ３３，Ｎ３７の信号Ｈ，Ｌはノード
Ｎ３４，Ｎ３８には伝達されない。次に、逆相クロック
／ＣＬＫがＨに反転すると、トランスミッションゲート
Ｔ８、Ｔ９がＯＮ状態になり、ノードＮ３３，Ｎ３７の
信号Ｈ，ＬがノードＮ３４，Ｎ３８に伝達され始める。
【００２２】つまり、逆相クロック／ＣＬＫがＨになっ
てからトランスミッションゲートＴ８もしくはＴ９の遅
延時間だけ遅れてノードＮ３４，Ｎ３８がＨ，Ｌにな
る。そしてノードＮ３４，Ｎ３８の信号Ｈ，Ｌは非反転
論理回路Ｇ８により非反転増幅され、これがノードＮ３
１，Ｎ３５にたすきがけで接続されることにより、非反
転論理回路Ｇ８の遅延時間だけ遅れてノードＮ３１，Ｎ
３５がＬ，Ｈになる。この時クロックＣＬＫがＬなので
ノードＮ３１，Ｎ３５の信号Ｌ，ＨはノードＮ３２，Ｎ
３６には伝達されない。
てからトランスミッションゲートＴ８もしくはＴ９の遅
延時間だけ遅れてノードＮ３４，Ｎ３８がＨ，Ｌにな
る。そしてノードＮ３４，Ｎ３８の信号Ｈ，Ｌは非反転
論理回路Ｇ８により非反転増幅され、これがノードＮ３
１，Ｎ３５にたすきがけで接続されることにより、非反
転論理回路Ｇ８の遅延時間だけ遅れてノードＮ３１，Ｎ
３５がＬ，Ｈになる。この時クロックＣＬＫがＬなので
ノードＮ３１，Ｎ３５の信号Ｌ，ＨはノードＮ３２，Ｎ
３６には伝達されない。
【００２３】また、正相クロックＣＬＫがＨに反転する
と、ノードＮ３１，Ｎ３５の信号Ｌ，ＨがノードＮ３
２，Ｎ３６に伝達され始める。このように、Ｎ３２，Ｎ
３６はクロック一周期の間に信号が反転する。以上のよ
うに、クロックＣＬＫ一周期の間にノードＮ３１，Ｎ３
５はＨからＬに変化し、クロックＣＬＫの周波数の２分
の１の信号が生成される。
と、ノードＮ３１，Ｎ３５の信号Ｌ，ＨがノードＮ３
２，Ｎ３６に伝達され始める。このように、Ｎ３２，Ｎ
３６はクロック一周期の間に信号が反転する。以上のよ
うに、クロックＣＬＫ一周期の間にノードＮ３１，Ｎ３
５はＨからＬに変化し、クロックＣＬＫの周波数の２分
の１の信号が生成される。
【００２４】この従来例の分周回路が正しく動作するた
めには、以下の条件が必要である。即ち、ノードＮ３１
の信号ＨはクロックＣＬＫがＨとなってから伝達され始
め、トランスミッションゲートＴ６，非反転論理回路Ｇ
７，トランスミッションゲートＴ８，非反転論理回路Ｇ
８を通過し、信号ＨとなってノードＮ３５に戻ってく
る。また、ノードＮ３５の信号ＬはクロックＣＬＫがＨ
となってから伝達され始め、トランスミッションゲート
Ｔ７，非反転論理回路Ｇ７，トランスミッションゲート
Ｔ９，非反転論理回路Ｇ８を通過し、信号Ｌとなってノ
ードＮ３１に戻ってくる。
めには、以下の条件が必要である。即ち、ノードＮ３１
の信号ＨはクロックＣＬＫがＨとなってから伝達され始
め、トランスミッションゲートＴ６，非反転論理回路Ｇ
７，トランスミッションゲートＴ８，非反転論理回路Ｇ
８を通過し、信号ＨとなってノードＮ３５に戻ってく
る。また、ノードＮ３５の信号ＬはクロックＣＬＫがＨ
となってから伝達され始め、トランスミッションゲート
Ｔ７，非反転論理回路Ｇ７，トランスミッションゲート
Ｔ９，非反転論理回路Ｇ８を通過し、信号Ｌとなってノ
ードＮ３１に戻ってくる。
【００２５】このとき、図１４に示したように、ノード
Ｎ３１がＬに反転した時クロックＣＬＫがＬならばクロ
ックは正しく２分周される。しかし、クロックの周波数
が高くなるかあるいは遅延時間が大きくなって、クロッ
クＣＬＫがＨになるまでにノードＮ３１がＬに反転しな
ければ、トランスミッションゲートＴ４で正しく同期さ
れず、正しく２分周されなくなる。
Ｎ３１がＬに反転した時クロックＣＬＫがＬならばクロ
ックは正しく２分周される。しかし、クロックの周波数
が高くなるかあるいは遅延時間が大きくなって、クロッ
クＣＬＫがＨになるまでにノードＮ３１がＬに反転しな
ければ、トランスミッションゲートＴ４で正しく同期さ
れず、正しく２分周されなくなる。
【００２６】言い換えれば、トランスミッションゲート
Ｔ６，相補入出力する非反転論理回路Ｇ７，トランスミ
ッションゲートＴ８，相補入出力する非反転論理回路Ｇ
８の遅延時間の合計、およびトランスミッションゲート
Ｔ７，相補入出力する非反転論理回路Ｇ７，トランスミ
ッションゲートＴ９，相補入出力する非反転論理回路Ｇ
８の遅延時間の合計がそれぞれクロックＣＬＫの周期よ
りも短くなければならなかった。
Ｔ６，相補入出力する非反転論理回路Ｇ７，トランスミ
ッションゲートＴ８，相補入出力する非反転論理回路Ｇ
８の遅延時間の合計、およびトランスミッションゲート
Ｔ７，相補入出力する非反転論理回路Ｇ７，トランスミ
ッションゲートＴ９，相補入出力する非反転論理回路Ｇ
８の遅延時間の合計がそれぞれクロックＣＬＫの周期よ
りも短くなければならなかった。
【００２７】以上のように、この第２の従来例の分周回
路においても、生成される分周信号が反転するのに要す
る遅延時間が大きく、高速なクロックでは正しく分周さ
れないという問題点があった。また正・逆両相のクロッ
ク信号が必要であるという問題点もあった。
路においても、生成される分周信号が反転するのに要す
る遅延時間が大きく、高速なクロックでは正しく分周さ
れないという問題点があった。また正・逆両相のクロッ
ク信号が必要であるという問題点もあった。
【００２８】
【発明が解決しようとする課題】従来の分周回路は以上
のように構成されているので、生成される分周信号が反
転するのに要する遅延時間が大きく、高速なクロックで
は正しく分周されないという問題点があった。また、正
・逆両相のクロック信号を必要とするという問題点もあ
った。
のように構成されているので、生成される分周信号が反
転するのに要する遅延時間が大きく、高速なクロックで
は正しく分周されないという問題点があった。また、正
・逆両相のクロック信号を必要とするという問題点もあ
った。
【００２９】この発明は上記のような問題点を解消する
ためになされたもので、生成される分周信号が反転する
のに要する遅延時間を小さくし、より高速なクロックで
も正しく分周することができ、また、正・逆両相のクロ
ック信号が必要であったものが正相のみのクロック信号
でも正しく分周することができる分周回路を得ることを
目的とする。
ためになされたもので、生成される分周信号が反転する
のに要する遅延時間を小さくし、より高速なクロックで
も正しく分周することができ、また、正・逆両相のクロ
ック信号が必要であったものが正相のみのクロック信号
でも正しく分周することができる分周回路を得ることを
目的とする。
【００３０】
【課題を解決するための手段】この発明に係る分周回路
は、入，出力端子およびゲート端子を持ち、ゲート端子
に単相のクロック信号を入力することによってオン・オ
フ動作を行なうトランスミッションゲートと、入力端子
がこのトランスミッションゲートの出力端子に接続さ
れ、この入力端子からの入力信号に対し反転，遅延，増
幅を合わせ行なって前記トランスミッションゲートの入
力端子に出力する機能を持った素子と、この反転遅延増
幅機能素子の出力端子とトランスミッションゲートの入
力端子とに接続され、前記クロック信号の周波数の整数
分の１の周波数を持った分周信号を出力する分周出力端
子とを設けるようにしたものである。
は、入，出力端子およびゲート端子を持ち、ゲート端子
に単相のクロック信号を入力することによってオン・オ
フ動作を行なうトランスミッションゲートと、入力端子
がこのトランスミッションゲートの出力端子に接続さ
れ、この入力端子からの入力信号に対し反転，遅延，増
幅を合わせ行なって前記トランスミッションゲートの入
力端子に出力する機能を持った素子と、この反転遅延増
幅機能素子の出力端子とトランスミッションゲートの入
力端子とに接続され、前記クロック信号の周波数の整数
分の１の周波数を持った分周信号を出力する分周出力端
子とを設けるようにしたものである。
【００３１】また、この発明に係る分周回路は、トラン
スミッションゲートおよび反転遅延増幅機能素子の遅延
時間の合計が前記クロックの１周期より短く前記クロッ
クの１周期内の第１の論理レベルの期間よりも長くなる
ようにしたものである。
スミッションゲートおよび反転遅延増幅機能素子の遅延
時間の合計が前記クロックの１周期より短く前記クロッ
クの１周期内の第１の論理レベルの期間よりも長くなる
ようにしたものである。
【００３２】また、この発明に係る分周回路は、反転遅
延増幅機能素子を反転論理回路で構成するようにしたも
のである。
延増幅機能素子を反転論理回路で構成するようにしたも
のである。
【００３３】また、この発明に係る分周回路は、入，出
力端子およびゲート端子を持ち、ゲート端子に単相のク
ロック信号を入力することによってオン・オフ動作を行
なうトランスミッションゲートと、入力端子が前記トラ
ンスミッションゲートの出力端子に接続され、この入力
端子からの入力信号に対し遅延および増幅を合わせ行な
って出力する機能を持った素子とからなる直列接続体を
１段あるいは複数段直列に接続してなる直列回路と、
入，出力端子およびゲート端子を持ち、この入力端子が
直列回路の出力端子に接続され、ゲート端子に前記トラ
ンスミッションゲートと同相のクロック信号を入力する
ことによってオン・オフ動作を行なう第２のトランスミ
ッションゲートと、入力端子がこの第２のトランスミッ
ションゲートの出力端子に接続され、この入力端子から
の入力信号に対し反転，遅延，増幅を合わせ行なって出
力する機能を持った素子と、この反転遅延増幅機能素子
の出力端子と直列回路の入力端子とに共通に接続され、
クロック信号の周波数の整数分の１の周波数を持った分
周信号を出力する分周出力端子とを設けるようにしたも
のである。
力端子およびゲート端子を持ち、ゲート端子に単相のク
ロック信号を入力することによってオン・オフ動作を行
なうトランスミッションゲートと、入力端子が前記トラ
ンスミッションゲートの出力端子に接続され、この入力
端子からの入力信号に対し遅延および増幅を合わせ行な
って出力する機能を持った素子とからなる直列接続体を
１段あるいは複数段直列に接続してなる直列回路と、
入，出力端子およびゲート端子を持ち、この入力端子が
直列回路の出力端子に接続され、ゲート端子に前記トラ
ンスミッションゲートと同相のクロック信号を入力する
ことによってオン・オフ動作を行なう第２のトランスミ
ッションゲートと、入力端子がこの第２のトランスミッ
ションゲートの出力端子に接続され、この入力端子から
の入力信号に対し反転，遅延，増幅を合わせ行なって出
力する機能を持った素子と、この反転遅延増幅機能素子
の出力端子と直列回路の入力端子とに共通に接続され、
クロック信号の周波数の整数分の１の周波数を持った分
周信号を出力する分周出力端子とを設けるようにしたも
のである。
【００３４】また、この発明に係る分周回路は、トラン
スミッションゲートおよび遅延増幅機能素子の遅延時間
の合計，および第２のトランスミッションゲートおよび
前記反転遅延増幅機能素子の遅延時間の合計がそれぞれ
クロックの１周期より短くクロックの１周期内の第１の
論理レベルの期間よりも長くなるようにしたものであ
る。
スミッションゲートおよび遅延増幅機能素子の遅延時間
の合計，および第２のトランスミッションゲートおよび
前記反転遅延増幅機能素子の遅延時間の合計がそれぞれ
クロックの１周期より短くクロックの１周期内の第１の
論理レベルの期間よりも長くなるようにしたものであ
る。
【００３５】また、この発明に係る分周回路は、遅延増
幅機能素子を非反転論理回路で構成し、反転遅延増幅機
能素子を反転論理回路で構成するようにしたものであ
る。
幅機能素子を非反転論理回路で構成し、反転遅延増幅機
能素子を反転論理回路で構成するようにしたものであ
る。
【００３６】また、この発明に係る分周回路は、入，出
力端子およびゲート端子を持ち、互いに同相の単相クロ
ック信号をゲート端子に入力することによってオン・オ
フ動作を行なう第１および第２のトランスミッションゲ
ートと、相補入，出力端子を有し、第１および第２のト
ランスミッションゲートの出力端子に接続されたこの相
補入力端子からの相補入力信号に対し遅延および増幅を
合わせ行なう機能を持ち、その相補出力を第１および第
２のトランスミッションゲートの入力端子にたすきがけ
接続で出力する素子と、この遅延増幅機能素子の相補出
力端子と接続されクロック信号の周波数の整数分の１の
周波数を持った互いに逆位相の分周信号を出力する第
１，第２の分周出力端子とを設けるようにしたものであ
る。
力端子およびゲート端子を持ち、互いに同相の単相クロ
ック信号をゲート端子に入力することによってオン・オ
フ動作を行なう第１および第２のトランスミッションゲ
ートと、相補入，出力端子を有し、第１および第２のト
ランスミッションゲートの出力端子に接続されたこの相
補入力端子からの相補入力信号に対し遅延および増幅を
合わせ行なう機能を持ち、その相補出力を第１および第
２のトランスミッションゲートの入力端子にたすきがけ
接続で出力する素子と、この遅延増幅機能素子の相補出
力端子と接続されクロック信号の周波数の整数分の１の
周波数を持った互いに逆位相の分周信号を出力する第
１，第２の分周出力端子とを設けるようにしたものであ
る。
【００３７】また、この発明に係る分周回路は、第１の
トランスミッションゲートおよび遅延増幅機能素子の遅
延時間の合計，および第２のトランスミッションゲート
および遅延増幅機能素子の遅延時間の合計がそれぞれク
ロックの１周期より短くクロックの１周期内の第１の論
理レベルの期間よりも長くなるようにしたものである。
トランスミッションゲートおよび遅延増幅機能素子の遅
延時間の合計，および第２のトランスミッションゲート
および遅延増幅機能素子の遅延時間の合計がそれぞれク
ロックの１周期より短くクロックの１周期内の第１の論
理レベルの期間よりも長くなるようにしたものである。
【００３８】また、この発明に係る分周回路は、遅延増
幅機能素子を相補入出力機能を持つ非反転論理回路で構
成するようにしたものである。
幅機能素子を相補入出力機能を持つ非反転論理回路で構
成するようにしたものである。
【００３９】また、この発明に係る分周回路は、遅延増
幅機能素子を第１，第２の２入力ＮＯＲ論理回路で構成
し、第１の２入力ＮＯＲ論理回路の第１の入力端子と、
第１のトランスミッションゲートの出力端子を、第１の
２入力ＮＯＲ論理回路の第２の入力端子と、第２の２入
力ＮＯＲ論理回路の出力端子を、第２の２入力ＮＯＲ論
理回路の第１の入力端子と、第２のトランスミッション
ゲートの出力端子を、第２の２入力ＮＯＲ論理回路の第
２の入力端子と、第１の２入力ＮＯＲ論理回路の出力端
子を、第１の２入力ＮＯＲ論理回路の出力端子と、第１
のトランスミッションゲートの入力端子を、第２の２入
力ＮＯＲ論理回路の出力端子と、第２のトランスミッシ
ョンゲートの入力端子を、それぞれ接続するようにした
ものである。
幅機能素子を第１，第２の２入力ＮＯＲ論理回路で構成
し、第１の２入力ＮＯＲ論理回路の第１の入力端子と、
第１のトランスミッションゲートの出力端子を、第１の
２入力ＮＯＲ論理回路の第２の入力端子と、第２の２入
力ＮＯＲ論理回路の出力端子を、第２の２入力ＮＯＲ論
理回路の第１の入力端子と、第２のトランスミッション
ゲートの出力端子を、第２の２入力ＮＯＲ論理回路の第
２の入力端子と、第１の２入力ＮＯＲ論理回路の出力端
子を、第１の２入力ＮＯＲ論理回路の出力端子と、第１
のトランスミッションゲートの入力端子を、第２の２入
力ＮＯＲ論理回路の出力端子と、第２のトランスミッシ
ョンゲートの入力端子を、それぞれ接続するようにした
ものである。
【００４０】また、この発明に係る分周回路は、遅延増
幅機能素子を第１，第２の２入力ＮＡＮＤ論理回路で構
成し、第１の２入力ＮＡＮＤ論理回路の第１の入力端子
と、第１のトランスミッションゲートの出力端子を、第
１の２入力ＮＡＮＤ論理回路の第２の入力端子と、第２
の２入力ＮＡＮＤ論理回路の出力端子を、第２の２入力
ＮＡＮＤ論理回路の第１の入力端子と、第２のトランス
ミッションゲートの出力端子を、第２の２入力ＮＡＮＤ
論理回路の第２の入力端子と、第１の２入力ＮＡＮＤ論
理回路の出力端子を、第１の２入力ＮＡＮＤ論理回路の
出力端子と、第１のトランスミッションゲートの入力端
子を、第２の２入力ＮＡＮＤ論理回路の出力端子と第２
のトランスミッションゲートの入力端子を、それぞれ接
続するようにしたものである。
幅機能素子を第１，第２の２入力ＮＡＮＤ論理回路で構
成し、第１の２入力ＮＡＮＤ論理回路の第１の入力端子
と、第１のトランスミッションゲートの出力端子を、第
１の２入力ＮＡＮＤ論理回路の第２の入力端子と、第２
の２入力ＮＡＮＤ論理回路の出力端子を、第２の２入力
ＮＡＮＤ論理回路の第１の入力端子と、第２のトランス
ミッションゲートの出力端子を、第２の２入力ＮＡＮＤ
論理回路の第２の入力端子と、第１の２入力ＮＡＮＤ論
理回路の出力端子を、第１の２入力ＮＡＮＤ論理回路の
出力端子と、第１のトランスミッションゲートの入力端
子を、第２の２入力ＮＡＮＤ論理回路の出力端子と第２
のトランスミッションゲートの入力端子を、それぞれ接
続するようにしたものである。
【００４１】また、この発明に係る分周回路は、入，出
力端子およびゲート端子を持ち、互いに同相の単相クロ
ック信号がゲート端子に入力することによってオン・オ
フ動作を行なう第１および第２のトランスミッションゲ
ートと、相補入，出力端子を有し、第１および第２のト
ランスミッションゲートの出力端子に接続されたこの相
補入力端子からの相補入力信号に対し遅延および増幅を
合わせ行なう機能を有する第１の遅延増幅機能素子とか
らなる直列接続体を１段あるいは複数段直列に接続して
なる直列回路と、入，出力端子およびゲート端子を持
ち、この入力端子が直列回路の相補出力端子に接続さ
れ、ゲート端子に第１，第２のトランスミッションゲー
トと同相のクロック信号を入力することによってオン・
オフ動作を行なう第３，第４のトランスミッションゲー
トと、相補入，出力端子を有し、第３および第４のトラ
ンスミッションゲートの出力端子に接続されたこの相補
入力端子からの相補入力信号に対し遅延および増幅を合
わせ行なう機能を持ち、その相補出力を直列回路の相補
入力端子にたすきがけ接続で出力する第２の遅延増幅機
能素子と、この第２の遅延増幅機能素子の相補出力端子
に接続されクロック信号の周波数の整数分の１の周波数
を持った互いに逆位相の分周信号を出力する第１，第２
の分周出力端子とを設けるようにしたものである。
力端子およびゲート端子を持ち、互いに同相の単相クロ
ック信号がゲート端子に入力することによってオン・オ
フ動作を行なう第１および第２のトランスミッションゲ
ートと、相補入，出力端子を有し、第１および第２のト
ランスミッションゲートの出力端子に接続されたこの相
補入力端子からの相補入力信号に対し遅延および増幅を
合わせ行なう機能を有する第１の遅延増幅機能素子とか
らなる直列接続体を１段あるいは複数段直列に接続して
なる直列回路と、入，出力端子およびゲート端子を持
ち、この入力端子が直列回路の相補出力端子に接続さ
れ、ゲート端子に第１，第２のトランスミッションゲー
トと同相のクロック信号を入力することによってオン・
オフ動作を行なう第３，第４のトランスミッションゲー
トと、相補入，出力端子を有し、第３および第４のトラ
ンスミッションゲートの出力端子に接続されたこの相補
入力端子からの相補入力信号に対し遅延および増幅を合
わせ行なう機能を持ち、その相補出力を直列回路の相補
入力端子にたすきがけ接続で出力する第２の遅延増幅機
能素子と、この第２の遅延増幅機能素子の相補出力端子
に接続されクロック信号の周波数の整数分の１の周波数
を持った互いに逆位相の分周信号を出力する第１，第２
の分周出力端子とを設けるようにしたものである。
【００４２】また、この発明に係る分周回路は、第１の
トランスミッションゲートおよび第１の遅延増幅機能素
子の遅延時間の合計，第２のトランスミッションゲート
および第１の遅延増幅機能素子の遅延時間の合計，第３
のトランスミッションゲートおよび第２の遅延増幅機能
素子の遅延時間の合計，第４のトランスミッションゲー
トおよび第２の遅延増幅機能素子の遅延時間がそれぞれ
クロックの１周期より短くクロックの１周期内の第１の
論理レベルの期間よりも長くなるようにしたものであ
る。
トランスミッションゲートおよび第１の遅延増幅機能素
子の遅延時間の合計，第２のトランスミッションゲート
および第１の遅延増幅機能素子の遅延時間の合計，第３
のトランスミッションゲートおよび第２の遅延増幅機能
素子の遅延時間の合計，第４のトランスミッションゲー
トおよび第２の遅延増幅機能素子の遅延時間がそれぞれ
クロックの１周期より短くクロックの１周期内の第１の
論理レベルの期間よりも長くなるようにしたものであ
る。
【００４３】また、この発明に係る分周回路は、第１，
第２の遅延増幅機能素子を相補入出力機能を持つ非反転
論理回路で構成するようにしたものである。
第２の遅延増幅機能素子を相補入出力機能を持つ非反転
論理回路で構成するようにしたものである。
【００４４】また、この発明に係る分周回路は、第２の
遅延増幅機能素子を第１，第２の２入力ＮＯＲ論理回路
で構成し、第１の２入力ＮＯＲ論理回路の第１の入力端
子と、第１のトランスミッションゲートの出力端子を、
第１の２入力ＮＯＲ論理回路の第２の入力端子と、第２
の２入力ＮＯＲ論理回路の出力端子を、第２の２入力Ｎ
ＯＲ論理回路の第１の入力端子と、第２のトランスミッ
ションゲートの出力端子を、第２の２入力ＮＯＲ論理回
路の第２の入力端子と、第１の２入力ＮＯＲ論理回路の
出力端子を、第１の２入力ＮＯＲ論理回路の出力端子
と、第１のトランスミッションゲートの入力端子を、第
２の２入力ＮＯＲ論理回路の出力端子と、第２のトラン
スミッションゲートの入力端子を、それぞれ接続するよ
うにしたものである。
遅延増幅機能素子を第１，第２の２入力ＮＯＲ論理回路
で構成し、第１の２入力ＮＯＲ論理回路の第１の入力端
子と、第１のトランスミッションゲートの出力端子を、
第１の２入力ＮＯＲ論理回路の第２の入力端子と、第２
の２入力ＮＯＲ論理回路の出力端子を、第２の２入力Ｎ
ＯＲ論理回路の第１の入力端子と、第２のトランスミッ
ションゲートの出力端子を、第２の２入力ＮＯＲ論理回
路の第２の入力端子と、第１の２入力ＮＯＲ論理回路の
出力端子を、第１の２入力ＮＯＲ論理回路の出力端子
と、第１のトランスミッションゲートの入力端子を、第
２の２入力ＮＯＲ論理回路の出力端子と、第２のトラン
スミッションゲートの入力端子を、それぞれ接続するよ
うにしたものである。
【００４５】さらに、この発明に係る分周回路によれ
ば、第２の遅延増幅機能素子を第１，第２の２入力ＮＡ
ＮＤ論理回路で構成し、第１の２入力ＮＡＮＤ論理回路
の第１の入力端子と、第１のトランスミッションゲート
の出力端子を、第１の２入力ＮＡＮＤ論理回路の第２の
入力端子と、第２の２入力ＮＡＮＤ論理回路の出力端子
を、第２の２入力ＮＡＮＤ論理回路の第１の入力端子
と、第２のトランスミッションゲートの出力端子を、第
２の２入力ＮＡＮＤ論理回路の第２の入力端子と、第１
の２入力ＮＡＮＤ論理回路の出力端子を、第１の２入力
ＮＡＮＤ論理回路の出力端子と、第１のトランスミッシ
ョンゲートの入力端子を、第２の２入力ＮＡＮＤ論理回
路の出力端子と、第２のトランスミッションゲートの入
力端子を、それぞれ接続するようにしたものである。
ば、第２の遅延増幅機能素子を第１，第２の２入力ＮＡ
ＮＤ論理回路で構成し、第１の２入力ＮＡＮＤ論理回路
の第１の入力端子と、第１のトランスミッションゲート
の出力端子を、第１の２入力ＮＡＮＤ論理回路の第２の
入力端子と、第２の２入力ＮＡＮＤ論理回路の出力端子
を、第２の２入力ＮＡＮＤ論理回路の第１の入力端子
と、第２のトランスミッションゲートの出力端子を、第
２の２入力ＮＡＮＤ論理回路の第２の入力端子と、第１
の２入力ＮＡＮＤ論理回路の出力端子を、第１の２入力
ＮＡＮＤ論理回路の出力端子と、第１のトランスミッシ
ョンゲートの入力端子を、第２の２入力ＮＡＮＤ論理回
路の出力端子と、第２のトランスミッションゲートの入
力端子を、それぞれ接続するようにしたものである。
【００４６】
【作用】この発明においては、上述のように、トランス
ミッションゲートと反転遅延増幅機能を有する素子それ
ぞれ１つずつで分周回路を構成するようにしたので、生
成される分周信号が反転するのに要するクリティカルパ
スの遅延時間が小さくなり、より高速なクロックでも正
しく分周することができる。また、単相のクロック信号
で正しく分周することができる。
ミッションゲートと反転遅延増幅機能を有する素子それ
ぞれ１つずつで分周回路を構成するようにしたので、生
成される分周信号が反転するのに要するクリティカルパ
スの遅延時間が小さくなり、より高速なクロックでも正
しく分周することができる。また、単相のクロック信号
で正しく分周することができる。
【００４７】また、この発明においては、上述のよう
に、トランスミッションゲートと反転遅延増幅機能を有
する素子の遅延時間の合計がクロックの１周期より短く
クロックの１周期内の第１の論理レベルの期間よりも長
くなるようにしたので、上述のように構成した素子が実
際に正しく分周動作を行なう。
に、トランスミッションゲートと反転遅延増幅機能を有
する素子の遅延時間の合計がクロックの１周期より短く
クロックの１周期内の第１の論理レベルの期間よりも長
くなるようにしたので、上述のように構成した素子が実
際に正しく分周動作を行なう。
【００４８】また、この発明においては、上述のよう
に、反転遅延増幅機能を有する素子を反転論理回路で構
成するようにしたので、この反転遅延増幅機能を合わせ
持つ回路を小回路規模で実現できる。
に、反転遅延増幅機能を有する素子を反転論理回路で構
成するようにしたので、この反転遅延増幅機能を合わせ
持つ回路を小回路規模で実現できる。
【００４９】また、この発明においては、上述のよう
に、トランスミッションゲートと反転遅延増幅機能を有
する素子それぞれ１つずつで構成した回路に、このトラ
ンスミッションゲートと同相のクロックで動作するトラ
ンスミッションゲートと遅延増幅機能を有する素子それ
ぞれ１つからなる回路を１段または複数段で構成した回
路を挿入するようにしたので、少ない素子の追加で分周
比を段数に応じてより大きく設定できる。
に、トランスミッションゲートと反転遅延増幅機能を有
する素子それぞれ１つずつで構成した回路に、このトラ
ンスミッションゲートと同相のクロックで動作するトラ
ンスミッションゲートと遅延増幅機能を有する素子それ
ぞれ１つからなる回路を１段または複数段で構成した回
路を挿入するようにしたので、少ない素子の追加で分周
比を段数に応じてより大きく設定できる。
【００５０】また、この発明においては、新たに追加し
たトランスミッションゲートと遅延増幅機能を有する素
子の１段分の遅延時間の合計がクロックの１周期より短
くクロックの１周期内の第１の論理レベルの期間よりも
長くなるようにしたので、上述のように構成した素子が
実際に正しく分周動作を行なう。
たトランスミッションゲートと遅延増幅機能を有する素
子の１段分の遅延時間の合計がクロックの１周期より短
くクロックの１周期内の第１の論理レベルの期間よりも
長くなるようにしたので、上述のように構成した素子が
実際に正しく分周動作を行なう。
【００５１】また、この発明においては、上述のよう
に、反転遅延増幅機能を有する素子を反転論理回路で構
成し、遅延増幅機能を有する素子を非反転論理回路で構
成するようにしたので、この反転遅延増幅機能を合わせ
持つ回路および遅延増幅機能を合わせ持つ回路を小回路
規模で実現できる。
に、反転遅延増幅機能を有する素子を反転論理回路で構
成し、遅延増幅機能を有する素子を非反転論理回路で構
成するようにしたので、この反転遅延増幅機能を合わせ
持つ回路および遅延増幅機能を合わせ持つ回路を小回路
規模で実現できる。
【００５２】また、この発明においては、上述のよう
に、同相のクロックで動作する２つのトランスミッショ
ンゲートの出力を遅延増幅機能を有する１つの素子の相
補入力端子に接続し、この遅延増幅機能素子の相補出力
をたすきがけで２つのトランスミッションゲートの入力
に接続することにより分周回路を構成するようにしたの
で、相補入出力を有する遅延増幅機能素子を用いても分
周回路を少数の素子で構成でき、生成される分周信号が
反転するのに要するクリティカルパスの遅延時間が小さ
くなり、より高速なクロックでも正しく分周することが
できる。また、単相のクロック信号で正しく分周するこ
とができる。
に、同相のクロックで動作する２つのトランスミッショ
ンゲートの出力を遅延増幅機能を有する１つの素子の相
補入力端子に接続し、この遅延増幅機能素子の相補出力
をたすきがけで２つのトランスミッションゲートの入力
に接続することにより分周回路を構成するようにしたの
で、相補入出力を有する遅延増幅機能素子を用いても分
周回路を少数の素子で構成でき、生成される分周信号が
反転するのに要するクリティカルパスの遅延時間が小さ
くなり、より高速なクロックでも正しく分周することが
できる。また、単相のクロック信号で正しく分周するこ
とができる。
【００５３】また、この発明においては、上述のよう
に、一方のトランスミッションゲートと遅延増幅機能素
子との遅延時間の合計，および他方のトランスミッショ
ンゲートと遅延増幅機能素子との遅延時間の合計がそれ
ぞれクロックの１周期より短く、かつクロックの１周期
内の第１の論理レベルの期間よりも長くなるようにした
ので、上述のように構成した素子は実際に正しく分周動
作を行なう。
に、一方のトランスミッションゲートと遅延増幅機能素
子との遅延時間の合計，および他方のトランスミッショ
ンゲートと遅延増幅機能素子との遅延時間の合計がそれ
ぞれクロックの１周期より短く、かつクロックの１周期
内の第１の論理レベルの期間よりも長くなるようにした
ので、上述のように構成した素子は実際に正しく分周動
作を行なう。
【００５４】また、この発明においては、上述のよう
に、相補入出力機能を有する遅延増幅機能素子を相補入
出力機能を有する非反転論理回路で構成するようにした
ので、この遅延増幅機能を合わせ持つ回路を小回路規模
で実現できる。
に、相補入出力機能を有する遅延増幅機能素子を相補入
出力機能を有する非反転論理回路で構成するようにした
ので、この遅延増幅機能を合わせ持つ回路を小回路規模
で実現できる。
【００５５】また、この発明においては、上述のよう
に、相補入出力機能を有する遅延増幅機能素子を、２つ
の２入力ＮＯＲ回路からなるラッチ回路で構成するよう
にしたので、トランスミッションゲートからのリークに
対しても安定して分周動作を行なう。
に、相補入出力機能を有する遅延増幅機能素子を、２つ
の２入力ＮＯＲ回路からなるラッチ回路で構成するよう
にしたので、トランスミッションゲートからのリークに
対しても安定して分周動作を行なう。
【００５６】また、この発明においては、上述のよう
に、相補入出力機能を有する遅延増幅機能素子を、２つ
の２入力ＮＡＮＤ回路からなるラッチ回路で構成するよ
うにしたので、トランスミッションゲートからのリーク
に対しても安定して分周動作を行なう。
に、相補入出力機能を有する遅延増幅機能素子を、２つ
の２入力ＮＡＮＤ回路からなるラッチ回路で構成するよ
うにしたので、トランスミッションゲートからのリーク
に対しても安定して分周動作を行なう。
【００５７】また、この発明においては、上述のよう
に、２つのトランスミッションゲートの入力と、この入
力にたすきがけ接続した遅延増幅機能素子の相補出力と
の間に、２つのトランスミッションゲートと相補入出力
機能を持つ遅延増幅機能素子からなる回路を１段あるい
は複数段直列に接続したものを挿入するようにしたの
で、少ない素子の追加で分周比を段数に応じてより大き
く設定できる。
に、２つのトランスミッションゲートの入力と、この入
力にたすきがけ接続した遅延増幅機能素子の相補出力と
の間に、２つのトランスミッションゲートと相補入出力
機能を持つ遅延増幅機能素子からなる回路を１段あるい
は複数段直列に接続したものを挿入するようにしたの
で、少ない素子の追加で分周比を段数に応じてより大き
く設定できる。
【００５８】また、この発明においては、上述のよう
に、各信号経路におけるトランスミッションゲート１つ
と、遅延増幅機能素子１段とを通過する信号の遅延時間
の合計がそれぞれクロックの１周期より短く、クロック
の１周期内の第１の論理レベルの期間よりも長くなるよ
うにしたので、上述のように構成した回路は実際に正し
く分周動作を行なう。
に、各信号経路におけるトランスミッションゲート１つ
と、遅延増幅機能素子１段とを通過する信号の遅延時間
の合計がそれぞれクロックの１周期より短く、クロック
の１周期内の第１の論理レベルの期間よりも長くなるよ
うにしたので、上述のように構成した回路は実際に正し
く分周動作を行なう。
【００５９】また、この発明においては、遅延増幅機能
素子を相補入出力機能を有する非反転論理回路で構成す
るようにしたので、この遅延増幅機能を合わせ持つ回路
を小回路規模で実現できる。
素子を相補入出力機能を有する非反転論理回路で構成す
るようにしたので、この遅延増幅機能を合わせ持つ回路
を小回路規模で実現できる。
【００６０】また、この発明においては、上述のよう
に、その出力がたすきがけ接続された相補入出力機能を
有する遅延増幅機能素子を、２つの２入力ＮＯＲ回路か
らなるラッチ回路で構成するようにしたので、トランス
ミッションゲートからのリークに対しても安定して分周
動作を行なう。
に、その出力がたすきがけ接続された相補入出力機能を
有する遅延増幅機能素子を、２つの２入力ＮＯＲ回路か
らなるラッチ回路で構成するようにしたので、トランス
ミッションゲートからのリークに対しても安定して分周
動作を行なう。
【００６１】また、この発明においては、上述のよう
に、その出力がたすきがけ接続された相補入出力機能を
有する遅延増幅機能素子を、２つの２入力ＮＡＮＤ回路
からなるラッチ回路で構成するようにしたので、トラン
スミッションゲートからのリークに対しても安定して分
周動作を行なう。
に、その出力がたすきがけ接続された相補入出力機能を
有する遅延増幅機能素子を、２つの２入力ＮＡＮＤ回路
からなるラッチ回路で構成するようにしたので、トラン
スミッションゲートからのリークに対しても安定して分
周動作を行なう。
【００６２】
【実施例】実施例１．以下、本発明の第１の実施例を図
について説明する。図１は本発明の第１の実施例を示す
分周回路の回路図である。本実施例の分周回路は図９に
示した従来例の分周回路から発展したもので、分周信号
が要する分周回路内での遅延時間をより少なくし、分周
回路の高速化を容易にすることができるように構成され
ている。
について説明する。図１は本発明の第１の実施例を示す
分周回路の回路図である。本実施例の分周回路は図９に
示した従来例の分周回路から発展したもので、分周信号
が要する分周回路内での遅延時間をより少なくし、分周
回路の高速化を容易にすることができるように構成され
ている。
【００６３】図１において、Ｔ１はクロック信号ＣＬＫ
がゲート端子に入力することによってオン・オフ動作す
るトランスミッションゲート、Ｓ１は反転遅延増幅機能
を持った素子であり、トランスミッションゲートＴ１の
出力端子と入力端子との間に設けられている。
がゲート端子に入力することによってオン・オフ動作す
るトランスミッションゲート、Ｓ１は反転遅延増幅機能
を持った素子であり、トランスミッションゲートＴ１の
出力端子と入力端子との間に設けられている。
【００６４】そして、この第１の実施例の分周回路は、
トランスミッションゲートＴ１のゲート端子にクロック
ＣＬＫの入力端子を接続し、トランスミッションゲート
Ｔ１の出力端子を反転遅延増幅の機能を持った素子Ｓ１
の入力端子に接続し、トランスミッションゲートＴ１の
入力端子を反転遅延増幅の機能を持った素子Ｓ１の出力
端子に接続し、かつこの素子Ｓ１の出力端子にクロック
を分周した信号を出力する出力端子ＯＵＴを接続して構
成したものであり、たった１つのトランスミッションゲ
ートと、単相のクロック信号の入力端子と、反転遅延増
幅の機能を持った１つの素子を持つように構成されたも
のである。
トランスミッションゲートＴ１のゲート端子にクロック
ＣＬＫの入力端子を接続し、トランスミッションゲート
Ｔ１の出力端子を反転遅延増幅の機能を持った素子Ｓ１
の入力端子に接続し、トランスミッションゲートＴ１の
入力端子を反転遅延増幅の機能を持った素子Ｓ１の出力
端子に接続し、かつこの素子Ｓ１の出力端子にクロック
を分周した信号を出力する出力端子ＯＵＴを接続して構
成したものであり、たった１つのトランスミッションゲ
ートと、単相のクロック信号の入力端子と、反転遅延増
幅の機能を持った１つの素子を持つように構成されたも
のである。
【００６５】また、図２はこの図１の実施例の反転遅延
増幅の機能を持った素子を、反転論理回路で構成した場
合の回路図を示すものである。この図２において、Ｇ１
は反転論理回路で、図１の反転遅延増幅の機能を持った
素子Ｓ１に相当するものである。なお、Ｎ１はトランス
ミッションゲートＴ１の入力端子に相当するノード、Ｎ
２はトランスミッションゲートＴ１の出力端子に相当す
るノードである。なお、この図２の反転論理回路は例え
ば図１５のＤＣＦＬ等の回路で構成されるものである。
以上が本発明の第１の実施例の分周回路の構成である。
増幅の機能を持った素子を、反転論理回路で構成した場
合の回路図を示すものである。この図２において、Ｇ１
は反転論理回路で、図１の反転遅延増幅の機能を持った
素子Ｓ１に相当するものである。なお、Ｎ１はトランス
ミッションゲートＴ１の入力端子に相当するノード、Ｎ
２はトランスミッションゲートＴ１の出力端子に相当す
るノードである。なお、この図２の反転論理回路は例え
ば図１５のＤＣＦＬ等の回路で構成されるものである。
以上が本発明の第１の実施例の分周回路の構成である。
【００６６】この図２のように構成した時の分周回路の
タイミングチャートを図３に示し、以下、この図３を用
いてその動作を説明する。単相クロックＣＬＫは一定の
周波数でハイ状態（以下Ｈと称す）とロー状態（以下Ｌ
と称す）を繰り返している。まず、クロックＣＬＫがＬ
で、ノードＮ１がＨであったとする。この状態では、ト
ランスミッションゲートＴ１はＯＦＦ状態で、ノードＮ
１の信号ＨはノードＮ２に伝達されない。次に、クロッ
クＣＬＫがＨに反転すると、トランスミッションゲート
Ｔ１がＯＮ状態になり、ノードＮ１の信号Ｈが伝達され
始める。つまり、正相クロックＣＬＫがＨになってから
トランスミッションゲートＴ１の遅延時間だけ遅れてノ
ードＮ２がＨになる。そしてノードＮ２の信号Ｈは反転
論理回路Ｇ１を介して反転増幅され、反転論理回路Ｇ１
の遅延時間だけ遅れてノードＮ１がＬになる。この時ク
ロックＣＬＫがＬならばノードＮ１の信号ＬはノードＮ
２に伝達されない。また、クロックＣＬＫがＨに反転す
ると、ノードＮ１の信号ＬがノードＮ２に伝達され始め
る。このように、ノードＮ１はクロック一周期の間に信
号が反転する。以上のように、クロックＣＬＫ一周期の
間にノードＮ１１はＨからＬに変化し、クロックＣＬＫ
の周波数の２分の１の信号が生成される。
タイミングチャートを図３に示し、以下、この図３を用
いてその動作を説明する。単相クロックＣＬＫは一定の
周波数でハイ状態（以下Ｈと称す）とロー状態（以下Ｌ
と称す）を繰り返している。まず、クロックＣＬＫがＬ
で、ノードＮ１がＨであったとする。この状態では、ト
ランスミッションゲートＴ１はＯＦＦ状態で、ノードＮ
１の信号ＨはノードＮ２に伝達されない。次に、クロッ
クＣＬＫがＨに反転すると、トランスミッションゲート
Ｔ１がＯＮ状態になり、ノードＮ１の信号Ｈが伝達され
始める。つまり、正相クロックＣＬＫがＨになってから
トランスミッションゲートＴ１の遅延時間だけ遅れてノ
ードＮ２がＨになる。そしてノードＮ２の信号Ｈは反転
論理回路Ｇ１を介して反転増幅され、反転論理回路Ｇ１
の遅延時間だけ遅れてノードＮ１がＬになる。この時ク
ロックＣＬＫがＬならばノードＮ１の信号ＬはノードＮ
２に伝達されない。また、クロックＣＬＫがＨに反転す
ると、ノードＮ１の信号ＬがノードＮ２に伝達され始め
る。このように、ノードＮ１はクロック一周期の間に信
号が反転する。以上のように、クロックＣＬＫ一周期の
間にノードＮ１１はＨからＬに変化し、クロックＣＬＫ
の周波数の２分の１の信号が生成される。
【００６７】本第１の実施例の分周信号が正しく動作す
るためには、以下の条件が必要である。即ち、その第１
の条件は第１の従来例と同様の理由により、トランスミ
ッションゲートＴ１，反転論理回路Ｇ１の遅延回路の合
計がクロックＣＬＫの周期よりも短くなければならない
ことである。
るためには、以下の条件が必要である。即ち、その第１
の条件は第１の従来例と同様の理由により、トランスミ
ッションゲートＴ１，反転論理回路Ｇ１の遅延回路の合
計がクロックＣＬＫの周期よりも短くなければならない
ことである。
【００６８】次に、この第１の実施例特有の第２の条件
を以下に示す。ノードＮ１の信号ＨはクロックＣＬＫが
Ｈに反転してから、トランスミッションゲートＴ１，反
転論理回路Ｇ１の遅延時間を要して、分周信号Ｌとなっ
て再びノードＮ１に戻ってくるが、この時クロックＣＬ
ＫがＬでなければ正しく分周信号が生成されない。
を以下に示す。ノードＮ１の信号ＨはクロックＣＬＫが
Ｈに反転してから、トランスミッションゲートＴ１，反
転論理回路Ｇ１の遅延時間を要して、分周信号Ｌとなっ
て再びノードＮ１に戻ってくるが、この時クロックＣＬ
ＫがＬでなければ正しく分周信号が生成されない。
【００６９】仮に、デューティ比が等しくクロックＣＬ
ＫのＨの状態とＬの状態の時間が同じであるとすると、
クロックのＨが継続する時間がクロックの周期の２分の
１であることとなり、従って、トランスミッションゲー
トＴ１，反転論理回路Ｇ１の遅延時間の合計がクロック
周期の２分の１以上でなければならない。また、デュー
ティ比が小さく、クロックＣＬＫのＨの状態の時間がＬ
の状態の時間よりも短いとすると、トランスミッション
ゲートＴ１，反転論理回路Ｇ１の遅延時間の合計がクロ
ック周期の２分の１以下でも正しく分周できる。
ＫのＨの状態とＬの状態の時間が同じであるとすると、
クロックのＨが継続する時間がクロックの周期の２分の
１であることとなり、従って、トランスミッションゲー
トＴ１，反転論理回路Ｇ１の遅延時間の合計がクロック
周期の２分の１以上でなければならない。また、デュー
ティ比が小さく、クロックＣＬＫのＨの状態の時間がＬ
の状態の時間よりも短いとすると、トランスミッション
ゲートＴ１，反転論理回路Ｇ１の遅延時間の合計がクロ
ック周期の２分の１以下でも正しく分周できる。
【００７０】以上の第１，第２の条件をまとめると、ク
ロックＣＬＫのデューティ比が等しければトランスミッ
ションゲートＴ１，反転論理回路Ｇ１の遅延時間の合計
が、クロック周期よりも小さく、かつクロック周期の２
分の１よりも大きくなければならない。
ロックＣＬＫのデューティ比が等しければトランスミッ
ションゲートＴ１，反転論理回路Ｇ１の遅延時間の合計
が、クロック周期よりも小さく、かつクロック周期の２
分の１よりも大きくなければならない。
【００７１】そして、このトランスミッションゲートＴ
１，反転論理回路Ｇ１の遅延時間の合計が、クロック周
期よりも小さいという条件により、この分周回路の動作
周波数の上限が決まり、トランスミッションゲートＴ
１，反転論理回路Ｇ１の遅延時間の合計が、クロック周
期の２分の１よりも大きくなければならないという条件
によりこの分周回路の動作周波数の下限が決まる。従っ
て、例えばトランスミッションゲートＴ１，反転論理回
路Ｇ１の遅延時間の合計が１００ｐ秒とすると、その動
作の上限周波数は１／（１００×１０-12 ）＝１０ＧHz
となり、その下限の周波数はその半分の５ＧHzとなる。
以上が本発明の第１の実施例の分周回路の動作である。
１，反転論理回路Ｇ１の遅延時間の合計が、クロック周
期よりも小さいという条件により、この分周回路の動作
周波数の上限が決まり、トランスミッションゲートＴ
１，反転論理回路Ｇ１の遅延時間の合計が、クロック周
期の２分の１よりも大きくなければならないという条件
によりこの分周回路の動作周波数の下限が決まる。従っ
て、例えばトランスミッションゲートＴ１，反転論理回
路Ｇ１の遅延時間の合計が１００ｐ秒とすると、その動
作の上限周波数は１／（１００×１０-12 ）＝１０ＧHz
となり、その下限の周波数はその半分の５ＧHzとなる。
以上が本発明の第１の実施例の分周回路の動作である。
【００７２】次に、第１の従来例と比較する。第１の従
来例の分周回路の場合、トランスミッションゲート２段
分の遅延時間と論理回路２段分の遅延時間の和がクロッ
ク周期よりも小さくなければならなかったが、この第１
の実施例の場合トランスミッションゲート１段分の遅延
時間と論理回路１段分の遅延時間がクロック周期よりも
小さくなければよい。もし、両者で同じトランスミッシ
ョンゲートと同じ論理回路を用いれば、本実施例の方が
約２分の１の、より小さいクロック周期でも、即ち、よ
り高いクロック周波数でも、正しく分周信号を生成する
ことができる。また、本実施例の分周回路では逆相のク
ロック信号を用いる必要がなく、クロック信号生成も容
易である。しかも素子数が第１の従来例に比べ少数で済
む。以上が本発明の第１の実施例の分周回路により得ら
れる効果である。
来例の分周回路の場合、トランスミッションゲート２段
分の遅延時間と論理回路２段分の遅延時間の和がクロッ
ク周期よりも小さくなければならなかったが、この第１
の実施例の場合トランスミッションゲート１段分の遅延
時間と論理回路１段分の遅延時間がクロック周期よりも
小さくなければよい。もし、両者で同じトランスミッシ
ョンゲートと同じ論理回路を用いれば、本実施例の方が
約２分の１の、より小さいクロック周期でも、即ち、よ
り高いクロック周波数でも、正しく分周信号を生成する
ことができる。また、本実施例の分周回路では逆相のク
ロック信号を用いる必要がなく、クロック信号生成も容
易である。しかも素子数が第１の従来例に比べ少数で済
む。以上が本発明の第１の実施例の分周回路により得ら
れる効果である。
【００７３】なお、上記実施例ではＤＣＦＬにより反転
論理回路を構成したものを示したが、これはＣＭＯＳイ
ンバータ等の通常のトランジスタによる反転論理回路で
あってもよく、上記実施例と同様の効果を奏する。
論理回路を構成したものを示したが、これはＣＭＯＳイ
ンバータ等の通常のトランジスタによる反転論理回路で
あってもよく、上記実施例と同様の効果を奏する。
【００７４】実施例２．以下、本発明の第２の実施例を
図について説明する。図４は本発明の第２の実施例を示
す分周回路の回路図である。本実施例の分周回路は図１
２に示した従来例の分周回路から発展したもので、分周
回路が要する分周回路内での遅延時間をより少なくし、
分周回路の高速化を容易にすることができるように構成
されている。図４において、Ｔ２，Ｔ３はともに同位相
のクロック信号ＣＬＫがゲート端子に入力することによ
ってオン・オフ動作するトランスミッションゲート、Ｓ
２は相補入出力する遅延増幅機能を持った素子であり、
トランスミッションゲートＴ２，Ｔ３の出力端子と入力
端子との間に設けられている。ただし、この素子Ｓ２の
相補出力端子とトランスミッションゲートＴ２，Ｔ３の
入力端子との間はたすきがけで接続されている。
図について説明する。図４は本発明の第２の実施例を示
す分周回路の回路図である。本実施例の分周回路は図１
２に示した従来例の分周回路から発展したもので、分周
回路が要する分周回路内での遅延時間をより少なくし、
分周回路の高速化を容易にすることができるように構成
されている。図４において、Ｔ２，Ｔ３はともに同位相
のクロック信号ＣＬＫがゲート端子に入力することによ
ってオン・オフ動作するトランスミッションゲート、Ｓ
２は相補入出力する遅延増幅機能を持った素子であり、
トランスミッションゲートＴ２，Ｔ３の出力端子と入力
端子との間に設けられている。ただし、この素子Ｓ２の
相補出力端子とトランスミッションゲートＴ２，Ｔ３の
入力端子との間はたすきがけで接続されている。
【００７５】そして、この第２の実施例の分周回路は、
トランスミッションゲートＴ２，Ｔ３のゲート端子にク
ロックＣＬＫの入力端子を接続し、トランスミッション
ゲートＴ２，Ｔ３の出力端子に遅延増幅の機能を持った
素子Ｓ２の相補入力端子を接続し、トランスミッション
ゲートＴ２，Ｔ３の入力端子に遅延増幅の機能を持った
素子Ｓ２の相補入力端子を接続し、その際、上述のよう
に、素子Ｓ２の出力端子とトランスミッションゲートＴ
２，Ｔ３の入力端子との間をたすきがけで接続して構成
されたものであり、２つのトランスミッションゲート
と、この２つのトランスミッションゲートにクロック信
号を入力する端子と、相補入出力する増幅の機能を持っ
た１つの素子とを持つように構成されたものである。
トランスミッションゲートＴ２，Ｔ３のゲート端子にク
ロックＣＬＫの入力端子を接続し、トランスミッション
ゲートＴ２，Ｔ３の出力端子に遅延増幅の機能を持った
素子Ｓ２の相補入力端子を接続し、トランスミッション
ゲートＴ２，Ｔ３の入力端子に遅延増幅の機能を持った
素子Ｓ２の相補入力端子を接続し、その際、上述のよう
に、素子Ｓ２の出力端子とトランスミッションゲートＴ
２，Ｔ３の入力端子との間をたすきがけで接続して構成
されたものであり、２つのトランスミッションゲート
と、この２つのトランスミッションゲートにクロック信
号を入力する端子と、相補入出力する増幅の機能を持っ
た１つの素子とを持つように構成されたものである。
【００７６】また、図５はこの図４の実施例の遅延増幅
の機能を持った素子を、相補入出力機能を持つ非反転論
理回路で構成したものである。この図５において、Ｇ２
は非反転論理回路で、図４の遅延増幅の機能を持った素
子に相当するものである。なお、Ｎ２１，Ｎ２３はトラ
ンスミッションゲートＴ２，Ｔ３の入力端子に相当する
ノード、Ｎ２２，Ｎ２４はトランスミッションゲートＴ
２，Ｔ３の出力端子に相当するノードである。なお、こ
の図５の非反転論理回路は例えば図１６のＳＣＦＬ等の
回路で構成されるものである。
の機能を持った素子を、相補入出力機能を持つ非反転論
理回路で構成したものである。この図５において、Ｇ２
は非反転論理回路で、図４の遅延増幅の機能を持った素
子に相当するものである。なお、Ｎ２１，Ｎ２３はトラ
ンスミッションゲートＴ２，Ｔ３の入力端子に相当する
ノード、Ｎ２２，Ｎ２４はトランスミッションゲートＴ
２，Ｔ３の出力端子に相当するノードである。なお、こ
の図５の非反転論理回路は例えば図１６のＳＣＦＬ等の
回路で構成されるものである。
【００７７】また、図６は図４に示した本発明の第２の
実施例の分周回路において相補入出力する増幅機能を持
った素子を２つの２入力ＮＯＲ論理回路からなるラッチ
回路で構成した分周回路の回路図である。この図６にお
いて、Ｇ３，Ｇ４は２入力ＮＯＲ論理回路であり、それ
ぞれその一方の入力がトランスミッションゲートＴ２，
Ｔ３の出力端子に接続されるとともにそれぞれの出力が
他方の入力にたすきがけで接続され、かつその出力がそ
れぞれ正相，逆相の出力端子ＯＵＴ，／ＯＵＴに接続さ
れるとともにトランスミッションゲートＴ２，Ｔ３の入
力端子にそれぞれ接続されている。
実施例の分周回路において相補入出力する増幅機能を持
った素子を２つの２入力ＮＯＲ論理回路からなるラッチ
回路で構成した分周回路の回路図である。この図６にお
いて、Ｇ３，Ｇ４は２入力ＮＯＲ論理回路であり、それ
ぞれその一方の入力がトランスミッションゲートＴ２，
Ｔ３の出力端子に接続されるとともにそれぞれの出力が
他方の入力にたすきがけで接続され、かつその出力がそ
れぞれ正相，逆相の出力端子ＯＵＴ，／ＯＵＴに接続さ
れるとともにトランスミッションゲートＴ２，Ｔ３の入
力端子にそれぞれ接続されている。
【００７８】また、図１７はこの図６の２入力ＮＯＲ論
理回路の構成例を示すもので、ここではその一例として
ＤＣＦＬ回路を示している。図１７において、１７１，
１７３はゲートに入力信号ＩＮ１，ＩＮ２が接続された
エンハンスメント型のＦＥＴであり、ソースがグランド
ＧＮＤに接続されている。１７２はダイオード接続され
たデプレッション型のＦＥＴであり、ドレインが電源Ｖ
DDに接続されるとともにソースがＦＥＴ１７１，１７３
のドレインに接続され、ＦＥＴ１７１，１７３に対し電
流を供給する負荷として機能する。そして入力端子ＩＮ
１もしくはＩＮ２のいずれか一方にＨの信号を入力する
と、ＦＥＴ１７１と１７３のドレインとＦＥＴ１７２の
ソースとの共通接続点ＯＵＴからＬの信号が取り出され
る。
理回路の構成例を示すもので、ここではその一例として
ＤＣＦＬ回路を示している。図１７において、１７１，
１７３はゲートに入力信号ＩＮ１，ＩＮ２が接続された
エンハンスメント型のＦＥＴであり、ソースがグランド
ＧＮＤに接続されている。１７２はダイオード接続され
たデプレッション型のＦＥＴであり、ドレインが電源Ｖ
DDに接続されるとともにソースがＦＥＴ１７１，１７３
のドレインに接続され、ＦＥＴ１７１，１７３に対し電
流を供給する負荷として機能する。そして入力端子ＩＮ
１もしくはＩＮ２のいずれか一方にＨの信号を入力する
と、ＦＥＴ１７１と１７３のドレインとＦＥＴ１７２の
ソースとの共通接続点ＯＵＴからＬの信号が取り出され
る。
【００７９】また、図７は図４に示した本発明の第２の
実施例の分周回路において相補入出力する増幅機能を持
った素子を２つの２入力ＮＡＮＤ論理回路からなるラッ
チ回路で構成した分周回路の回路図である。この図７に
おいて、Ｇ２５，Ｇ２６は２入力ＮＡＮＤ論理回路であ
り、それぞれその一方の入力がトランスミッションゲー
トＴ２，Ｔ３の出力端子に接続されるとともにそれぞれ
の出力が他方の入力にたすきがけで接続され、かつその
出力がそれぞれ正相，逆相の出力端子ＯＵＴ，／ＯＵＴ
に接続されるとともにトランスミッションゲートＴ２，
Ｔ３の入力端子にそれぞれ接続されている。
実施例の分周回路において相補入出力する増幅機能を持
った素子を２つの２入力ＮＡＮＤ論理回路からなるラッ
チ回路で構成した分周回路の回路図である。この図７に
おいて、Ｇ２５，Ｇ２６は２入力ＮＡＮＤ論理回路であ
り、それぞれその一方の入力がトランスミッションゲー
トＴ２，Ｔ３の出力端子に接続されるとともにそれぞれ
の出力が他方の入力にたすきがけで接続され、かつその
出力がそれぞれ正相，逆相の出力端子ＯＵＴ，／ＯＵＴ
に接続されるとともにトランスミッションゲートＴ２，
Ｔ３の入力端子にそれぞれ接続されている。
【００８０】また、図１８はこの図７の２入力ＮＡＮＤ
論理回路の構成例を示すもので、ここではその一例とし
てＤＣＦＬ回路を示している。図１８において、１８
１，１８３は互いに直列に接続されるとともにゲートに
入力信号ＩＮ１，ＩＮ２が接続されたエンハンスメント
型のＦＥＴであり、ＦＥＴ１８３のソースがグランドＧ
ＮＤに接続されている。１８２はダイオード接続された
デプレッション型のＦＥＴであり、ドレインが電源ＶDD
に接続されるとともにソースがＦＥＴ１８１のドレイン
に接続され、ＦＥＴ１８１，１８３に対し電流を供給す
る負荷として機能する。そして入力端子ＩＮ１もしくは
ＩＮ２の両方にＨの信号を入力すると、ＦＥＴ１８１の
ドレインとＦＥＴ１８２のソースとの共通接続点からＬ
の信号が取り出される。以上がこの発明の第２の実施例
の分周回路の構成である。
論理回路の構成例を示すもので、ここではその一例とし
てＤＣＦＬ回路を示している。図１８において、１８
１，１８３は互いに直列に接続されるとともにゲートに
入力信号ＩＮ１，ＩＮ２が接続されたエンハンスメント
型のＦＥＴであり、ＦＥＴ１８３のソースがグランドＧ
ＮＤに接続されている。１８２はダイオード接続された
デプレッション型のＦＥＴであり、ドレインが電源ＶDD
に接続されるとともにソースがＦＥＴ１８１のドレイン
に接続され、ＦＥＴ１８１，１８３に対し電流を供給す
る負荷として機能する。そして入力端子ＩＮ１もしくは
ＩＮ２の両方にＨの信号を入力すると、ＦＥＴ１８１の
ドレインとＦＥＴ１８２のソースとの共通接続点からＬ
の信号が取り出される。以上がこの発明の第２の実施例
の分周回路の構成である。
【００８１】この図５，図６，図７のように構成した時
の分周回路のタイミングチャートを図８に示す。以下、
この図８を用いて図５の動作を説明する。単相クロック
ＣＬＫは一定の周波数でハイ状態（以下Ｈと称す）とロ
ー状態（以下Ｌと称す）を繰り返している。まず、クロ
ックＣＬＫがＬで、ノードＮ２１，Ｎ２３がＨ，Ｌであ
ったとする。この状態では、トランスミッションゲート
Ｔ２，Ｔ３はＯＦＦ状態で、ノードＮ２１，Ｎ２３の信
号Ｈ，ＬはノードＮ２２，Ｎ２４に伝達されない。次
に、クロックＣＬＫがＨに反転すると、トランスミッシ
ョンゲートＴ２，Ｔ３がＯＮ状態になり、ノードＮ２
１，Ｎ２３の信号Ｈ，Ｌが伝達され始める。つまり、ク
ロックＣＬＫがＨになってからトランスミッションゲー
トＴ２もしくはＴ３の遅延時間だけ遅れてノードＮ２
２，Ｎ２４がＨ，Ｌになる。そしてノードＮ２２，Ｎ２
４の信号Ｈ，Ｌは非反転論理回路Ｇ２を介して非反転増
幅され、これがノードＮ２１，Ｎ２３にたすきがけで接
続されることにより、非反転論理回路Ｇ２の遅延時間だ
け遅れてノードＮ２１，Ｎ２３がＬ，Ｈになる。この時
クロックＣＬＫがＬならばノードＮ２１，Ｎ２３の信号
Ｌ，ＨはノードＮ２２，Ｎ２４に伝達されない。また、
クロックＣＬＫがＨに反転すると、ノードＮ２１，Ｎ２
３の信号Ｌ，ＨがノードＮ２２，Ｎ２４に伝達され始め
る。このように、ノードＮ２１，Ｎ２３はクロック一周
期の間に信号が反転する。以上のように、クロックＣＬ
Ｋ一周期の間にノードＮ２１，Ｎ２３はＨ，ＬからＬ，
Ｈに変化し、クロックＣＬＫの周波数の２分の１の信号
が生成される。
の分周回路のタイミングチャートを図８に示す。以下、
この図８を用いて図５の動作を説明する。単相クロック
ＣＬＫは一定の周波数でハイ状態（以下Ｈと称す）とロ
ー状態（以下Ｌと称す）を繰り返している。まず、クロ
ックＣＬＫがＬで、ノードＮ２１，Ｎ２３がＨ，Ｌであ
ったとする。この状態では、トランスミッションゲート
Ｔ２，Ｔ３はＯＦＦ状態で、ノードＮ２１，Ｎ２３の信
号Ｈ，ＬはノードＮ２２，Ｎ２４に伝達されない。次
に、クロックＣＬＫがＨに反転すると、トランスミッシ
ョンゲートＴ２，Ｔ３がＯＮ状態になり、ノードＮ２
１，Ｎ２３の信号Ｈ，Ｌが伝達され始める。つまり、ク
ロックＣＬＫがＨになってからトランスミッションゲー
トＴ２もしくはＴ３の遅延時間だけ遅れてノードＮ２
２，Ｎ２４がＨ，Ｌになる。そしてノードＮ２２，Ｎ２
４の信号Ｈ，Ｌは非反転論理回路Ｇ２を介して非反転増
幅され、これがノードＮ２１，Ｎ２３にたすきがけで接
続されることにより、非反転論理回路Ｇ２の遅延時間だ
け遅れてノードＮ２１，Ｎ２３がＬ，Ｈになる。この時
クロックＣＬＫがＬならばノードＮ２１，Ｎ２３の信号
Ｌ，ＨはノードＮ２２，Ｎ２４に伝達されない。また、
クロックＣＬＫがＨに反転すると、ノードＮ２１，Ｎ２
３の信号Ｌ，ＨがノードＮ２２，Ｎ２４に伝達され始め
る。このように、ノードＮ２１，Ｎ２３はクロック一周
期の間に信号が反転する。以上のように、クロックＣＬ
Ｋ一周期の間にノードＮ２１，Ｎ２３はＨ，ＬからＬ，
Ｈに変化し、クロックＣＬＫの周波数の２分の１の信号
が生成される。
【００８２】本第２の実施例の分周信号が正しく動作す
るためには、以下の条件が必要である。即ち、その第１
の条件は第２の従来例と同様の理由により、トランスミ
ッションゲートＴ２，非反転論理回路Ｇ２の遅延時間の
合計、およびトランスミッションゲートＴ３，非反転論
理回路Ｇ２の遅延時間の合計が、それぞれクロックＣＬ
Ｋの周期よりも短くなければならないことである。
るためには、以下の条件が必要である。即ち、その第１
の条件は第２の従来例と同様の理由により、トランスミ
ッションゲートＴ２，非反転論理回路Ｇ２の遅延時間の
合計、およびトランスミッションゲートＴ３，非反転論
理回路Ｇ２の遅延時間の合計が、それぞれクロックＣＬ
Ｋの周期よりも短くなければならないことである。
【００８３】次に、この第２の実施例特有の第２の条件
を以下に示す。ノードＮ２１，Ｎ２３の信号Ｈ，Ｌはク
ロックＣＬＫがＨに反転してから、トランスミッション
ゲートＴ２，非反転論理回路Ｇ２の遅延時間の合計、も
しくはトランスミッションゲートＴ３，非反転論理回路
Ｇ２の遅延時間の合計を要して、分周信号Ｌ，Ｈとなっ
て再びノードＮ２１，Ｎ２３に戻ってくるが、この時ク
ロックＣＬＫがＬでなければ正しく分周信号が生成され
ない。
を以下に示す。ノードＮ２１，Ｎ２３の信号Ｈ，Ｌはク
ロックＣＬＫがＨに反転してから、トランスミッション
ゲートＴ２，非反転論理回路Ｇ２の遅延時間の合計、も
しくはトランスミッションゲートＴ３，非反転論理回路
Ｇ２の遅延時間の合計を要して、分周信号Ｌ，Ｈとなっ
て再びノードＮ２１，Ｎ２３に戻ってくるが、この時ク
ロックＣＬＫがＬでなければ正しく分周信号が生成され
ない。
【００８４】仮に、デューティ比が等しくクロックＣＬ
ＫのＨの状態とＬの状態の時間が同じであるとすると、
クロックのＨが継続する時間がクロックの周期の２分の
１であることとなり、従って、トランスミッションゲー
トＴ２，非反転論理回路Ｇ２の遅延時間の合計、および
トランスミッションゲートＴ３，非反転論理回路Ｇ２の
遅延時間の合計がそれぞれクロック周期の２分の１以上
でなければならない。また、デューティ比が小さく、ク
ロックＣＬＫのＨの状態の時間がＬの状態の時間よりも
短いとすると、トランスミッションゲートＴ２，非反転
論理回路Ｇ２の遅延時間の合計もしくはトランスミッシ
ョンゲートＴ３，非反転論理回路Ｇ２の遅延時間の合計
がクロック周期の２分の１以下でも正しく分周できる。
ＫのＨの状態とＬの状態の時間が同じであるとすると、
クロックのＨが継続する時間がクロックの周期の２分の
１であることとなり、従って、トランスミッションゲー
トＴ２，非反転論理回路Ｇ２の遅延時間の合計、および
トランスミッションゲートＴ３，非反転論理回路Ｇ２の
遅延時間の合計がそれぞれクロック周期の２分の１以上
でなければならない。また、デューティ比が小さく、ク
ロックＣＬＫのＨの状態の時間がＬの状態の時間よりも
短いとすると、トランスミッションゲートＴ２，非反転
論理回路Ｇ２の遅延時間の合計もしくはトランスミッシ
ョンゲートＴ３，非反転論理回路Ｇ２の遅延時間の合計
がクロック周期の２分の１以下でも正しく分周できる。
【００８５】以上の第１，第２の条件をまとめると、ク
ロックＣＬＫのデューティ比が等しければトランスミッ
ションゲートＴ２，非反転論理回路Ｇ２の遅延時間の合
計、およびトランスミッションゲートＴ３，非反転論理
回路Ｇ２の遅延時間の合計は、それぞれクロック周期よ
りも小さく、かつクロック周期の２分の１よりも大きく
なければならない。
ロックＣＬＫのデューティ比が等しければトランスミッ
ションゲートＴ２，非反転論理回路Ｇ２の遅延時間の合
計、およびトランスミッションゲートＴ３，非反転論理
回路Ｇ２の遅延時間の合計は、それぞれクロック周期よ
りも小さく、かつクロック周期の２分の１よりも大きく
なければならない。
【００８６】そして、このトランスミッションゲートＴ
２，非反転論理回路Ｇ２の遅延時間の合計、およびトラ
ンスミッションゲートＴ３，非反転論理回路Ｇ２の遅延
時間の合計が、それぞれクロック周期よりも小さいとい
う条件により、この分周回路の動作周波数の上限が決ま
り、トランスミッションゲートＴ２，非反転論理回路Ｇ
２の遅延時間の合計、およびトランスミッションゲート
Ｔ３，非反転論理回路Ｇ２の遅延時間の合計が、それぞ
れクロック周期の２分の１よりも大きくなければならな
いという条件によりこの分周回路の動作周波数の下限が
決まる。従って、例えばトランスミッションゲートＴ２
（Ｔ３），非反転論理回路Ｇ２の遅延時間の合計が１０
０ｐ秒とすると、その動作の上限周波数は１／（１００
×１０-1 2 ）＝１０ＧHzとなり、その下限の周波数はそ
の半分の５ＧHzとなる。以上が本発明の第２の実施例の
分周回路の動作である。
２，非反転論理回路Ｇ２の遅延時間の合計、およびトラ
ンスミッションゲートＴ３，非反転論理回路Ｇ２の遅延
時間の合計が、それぞれクロック周期よりも小さいとい
う条件により、この分周回路の動作周波数の上限が決ま
り、トランスミッションゲートＴ２，非反転論理回路Ｇ
２の遅延時間の合計、およびトランスミッションゲート
Ｔ３，非反転論理回路Ｇ２の遅延時間の合計が、それぞ
れクロック周期の２分の１よりも大きくなければならな
いという条件によりこの分周回路の動作周波数の下限が
決まる。従って、例えばトランスミッションゲートＴ２
（Ｔ３），非反転論理回路Ｇ２の遅延時間の合計が１０
０ｐ秒とすると、その動作の上限周波数は１／（１００
×１０-1 2 ）＝１０ＧHzとなり、その下限の周波数はそ
の半分の５ＧHzとなる。以上が本発明の第２の実施例の
分周回路の動作である。
【００８７】次に、第２の従来例と比較する。第２の従
来例の分周回路の場合、トランスミッションゲート２段
分の遅延時間と論理回路２段分の遅延時間の和がクロッ
ク周期よりも小さくなければならなかったが、この第２
の実施例の場合、トランスミッションゲート１段分の遅
延時間と論理回路１段分の遅延時間がクロック周期より
も小さくなければよい。もし、両者で同じトランスミッ
ションゲートと同じ論理回路を用いれば、本実施例の方
が約２分の１の、より小さいクロック周期で、即ち、よ
り高いクロック周波数でも正しく分周信号を生成するこ
とができる。また、本実施例の分周回路では逆相のクロ
ック信号を用いる必要がなく、クロック信号生成も容易
である。しかも素子数が第２の従来例に比べ少数で済
む。以上が本発明の第２の実施例の分周回路により得ら
れる効果である。
来例の分周回路の場合、トランスミッションゲート２段
分の遅延時間と論理回路２段分の遅延時間の和がクロッ
ク周期よりも小さくなければならなかったが、この第２
の実施例の場合、トランスミッションゲート１段分の遅
延時間と論理回路１段分の遅延時間がクロック周期より
も小さくなければよい。もし、両者で同じトランスミッ
ションゲートと同じ論理回路を用いれば、本実施例の方
が約２分の１の、より小さいクロック周期で、即ち、よ
り高いクロック周波数でも正しく分周信号を生成するこ
とができる。また、本実施例の分周回路では逆相のクロ
ック信号を用いる必要がなく、クロック信号生成も容易
である。しかも素子数が第２の従来例に比べ少数で済
む。以上が本発明の第２の実施例の分周回路により得ら
れる効果である。
【００８８】なお、上記実施例ではＤＣＦＬにより反転
論理回路を構成したものを示したが、これはＣＭＯＳイ
ンバータ等の通常のトランジスタによる反転論理回路で
あってもよく、上記実施例と同様の効果を奏する。
論理回路を構成したものを示したが、これはＣＭＯＳイ
ンバータ等の通常のトランジスタによる反転論理回路で
あってもよく、上記実施例と同様の効果を奏する。
【００８９】また、図６のように２入力ＮＯＲ論理回路
を用いてラッチ回路を構成しても図５の分周回路と同様
に動作する。この図６の回路において、Ｇ３はその一方
の入力端子がトランスミッションゲートＴ２の出力端子
に接続され、その出力端子がトランスミッションゲート
Ｔ２の入力端子に接続されるとともに２入力ＮＯＲ回路
Ｇ４の他方の入力端子に接続された２入力ＮＯＲ回路、
Ｇ４はその一方の入力端子がトランスミッションゲート
Ｔ３の出力端子に接続され、その出力端子がトランスミ
ッションゲートＴ３の入力端子に接続されるとともに２
入力ＮＯＲ回路Ｇ３の他方の入力端子に接続された２入
力ＮＯＲ回路である。
を用いてラッチ回路を構成しても図５の分周回路と同様
に動作する。この図６の回路において、Ｇ３はその一方
の入力端子がトランスミッションゲートＴ２の出力端子
に接続され、その出力端子がトランスミッションゲート
Ｔ２の入力端子に接続されるとともに２入力ＮＯＲ回路
Ｇ４の他方の入力端子に接続された２入力ＮＯＲ回路、
Ｇ４はその一方の入力端子がトランスミッションゲート
Ｔ３の出力端子に接続され、その出力端子がトランスミ
ッションゲートＴ３の入力端子に接続されるとともに２
入力ＮＯＲ回路Ｇ３の他方の入力端子に接続された２入
力ＮＯＲ回路である。
【００９０】一般に、トランスミッションゲートを完全
なオフ状態、即ち、入力信号が全く出力信号に影響を与
えない状態にすることは困難で、クロックがＬの状態が
長く続くと出力端子にリークすることがある。しかし、
図６に示したようにラッチ回路を構成してやると、リー
クに強くなり、誤動作を防ぐことができる。また、図６
では２入力ＮＯＲ論理回路を用いているが、図７に示す
ように、２入力ＮＡＮＤ論理回路を用いてもよく、図６
の場合と同様に動作し、同様の効果が得られる。
なオフ状態、即ち、入力信号が全く出力信号に影響を与
えない状態にすることは困難で、クロックがＬの状態が
長く続くと出力端子にリークすることがある。しかし、
図６に示したようにラッチ回路を構成してやると、リー
クに強くなり、誤動作を防ぐことができる。また、図６
では２入力ＮＯＲ論理回路を用いているが、図７に示す
ように、２入力ＮＡＮＤ論理回路を用いてもよく、図６
の場合と同様に動作し、同様の効果が得られる。
【００９１】この図７において、Ｇ５，Ｇ６は図６の２
入力ＮＯＲ論理回路Ｇ３，Ｇ４に相当する２入力ＮＡＮ
Ｄ論理回路であり、２入力ＮＯＲ論理回路Ｇ３，Ｇ４と
同様に接続されている。
入力ＮＯＲ論理回路Ｇ３，Ｇ４に相当する２入力ＮＡＮ
Ｄ論理回路であり、２入力ＮＯＲ論理回路Ｇ３，Ｇ４と
同様に接続されている。
【００９２】実施例３．以下、本発明の第３の実施例を
図について説明する。図１９は本発明の第３の実施例に
よる分周回路の回路図である。本実施例の分周回路は、
図１に示した本発明の第１の実施例から発展したもの
で、図１の実施例は２分周しかできないが、４分周が可
能なように構成されている。この図１９の回路は図１の
トランスミッションゲートＴ１と反転遅延増幅機能を有
する素子Ｓ１にそれぞれ相当するトランスミッションゲ
ートＴ１５と、反転遅延増幅機能を有する素子Ｓ１４と
からなる回路の出力端子と、入力端子との間に、トラン
スミッションゲートＴ１５と、同相のクロックＣＬＫが
ゲートに入力されるトランスミッションゲートＴ１４
と、遅延増幅機能を有する素子Ｓ１３とからなる回路を
挿入したものである。
図について説明する。図１９は本発明の第３の実施例に
よる分周回路の回路図である。本実施例の分周回路は、
図１に示した本発明の第１の実施例から発展したもの
で、図１の実施例は２分周しかできないが、４分周が可
能なように構成されている。この図１９の回路は図１の
トランスミッションゲートＴ１と反転遅延増幅機能を有
する素子Ｓ１にそれぞれ相当するトランスミッションゲ
ートＴ１５と、反転遅延増幅機能を有する素子Ｓ１４と
からなる回路の出力端子と、入力端子との間に、トラン
スミッションゲートＴ１５と、同相のクロックＣＬＫが
ゲートに入力されるトランスミッションゲートＴ１４
と、遅延増幅機能を有する素子Ｓ１３とからなる回路を
挿入したものである。
【００９３】図２０は図１９に示した本発明の第３の実
施例の分周回路において、反転遅延増幅機能を有する素
子を反転論理回路で、遅延増幅機能を有する素子を非反
転論理回路で構成した場合の回路図を示す。以上が本発
明の第３の実施例の分周回路の構成である。
施例の分周回路において、反転遅延増幅機能を有する素
子を反転論理回路で、遅延増幅機能を有する素子を非反
転論理回路で構成した場合の回路図を示す。以上が本発
明の第３の実施例の分周回路の構成である。
【００９４】この図２０のように構成した時の分周回路
のタイミングチャートを図２３に示し、以下、この図２
３を用いてその動作を説明する。単相クロックＣＬＫは
一定の周波数でハイ状態（以下Ｈと称す）とロー状態
（以下Ｌと称す）を繰り返している。まず、クロックＣ
ＬＫがＬで、ノードＮ２１がＨであったとする。この状
態では、トランスミッションゲートＴ１４はＯＦＦ状態
で、ノードＮ２１の信号ＨはノードＮ２２に伝達されな
い。次に、クロックＣＬＫがＨに反転すると、トランス
ミッションゲートＴ１４がＯＮ状態になり、ノードＮ２
１の信号Ｈが伝達され始める。つまり、クロックＣＬＫ
がＨになってからトランスミッションゲートＴ１４の遅
延時間だけ遅れてノードＮ２２がＨになる。そしてノー
ドＮ２２の信号Ｈは非反転論理回路Ｇ１５により増幅さ
れ、非反転論理回路Ｇ１５の遅延時間だけ遅れてノード
Ｎ２３がＨになる。この時クロックＣＬＫがＬなのでノ
ードＮ２３の信号ＨはノードＮ２４に伝達されない。次
に、クロックＣＬＫがＨに反転すると、トランスミッシ
ョンゲートＴ１５がＯＮ状態になり、ノード２３の信号
ＨがノードＮ２４に伝達され始める。
のタイミングチャートを図２３に示し、以下、この図２
３を用いてその動作を説明する。単相クロックＣＬＫは
一定の周波数でハイ状態（以下Ｈと称す）とロー状態
（以下Ｌと称す）を繰り返している。まず、クロックＣ
ＬＫがＬで、ノードＮ２１がＨであったとする。この状
態では、トランスミッションゲートＴ１４はＯＦＦ状態
で、ノードＮ２１の信号ＨはノードＮ２２に伝達されな
い。次に、クロックＣＬＫがＨに反転すると、トランス
ミッションゲートＴ１４がＯＮ状態になり、ノードＮ２
１の信号Ｈが伝達され始める。つまり、クロックＣＬＫ
がＨになってからトランスミッションゲートＴ１４の遅
延時間だけ遅れてノードＮ２２がＨになる。そしてノー
ドＮ２２の信号Ｈは非反転論理回路Ｇ１５により増幅さ
れ、非反転論理回路Ｇ１５の遅延時間だけ遅れてノード
Ｎ２３がＨになる。この時クロックＣＬＫがＬなのでノ
ードＮ２３の信号ＨはノードＮ２４に伝達されない。次
に、クロックＣＬＫがＨに反転すると、トランスミッシ
ョンゲートＴ１５がＯＮ状態になり、ノード２３の信号
ＨがノードＮ２４に伝達され始める。
【００９５】そしてノードＮ２４の信号Ｈは反転論理回
路Ｇ１６により反転増幅され、反転論理回路Ｇ１６の遅
延時間だけ遅れてノードＮ２１がＬになる。このときク
ロックＣＬＫはＬなのでノードＮ２１の信号Ｌはノード
Ｎ２２には伝達されない。また、クロックＣＬＫがＨに
反転すると、ノードＮ２１の信号ＬはノードＮ２２に伝
達され始める。このように、ノードＮ２２はクロック二
周期の間に信号が反転する。以上のように、クロックＣ
ＬＫ二周期の間にノードＮ２１はＨからＬに変化し、ク
ロックＣＬＫの周波数の４分の１の信号が生成される。
路Ｇ１６により反転増幅され、反転論理回路Ｇ１６の遅
延時間だけ遅れてノードＮ２１がＬになる。このときク
ロックＣＬＫはＬなのでノードＮ２１の信号Ｌはノード
Ｎ２２には伝達されない。また、クロックＣＬＫがＨに
反転すると、ノードＮ２１の信号ＬはノードＮ２２に伝
達され始める。このように、ノードＮ２２はクロック二
周期の間に信号が反転する。以上のように、クロックＣ
ＬＫ二周期の間にノードＮ２１はＨからＬに変化し、ク
ロックＣＬＫの周波数の４分の１の信号が生成される。
【００９６】本第３の実施例の分周信号が正しく動作す
るためには、以下の条件が必要である。即ち、その第１
の条件は第１の従来例と同様の理由により、トランスミ
ッションゲートＴ１４，非反転論理回路Ｇ１５の遅延時
間の合計がクロックＣＬＫの１周期よりも短くなければ
ならず、かつトランスミッションゲートＴ１５，反転論
理回路Ｇ１６の遅延回路の合計がクロックＣＬＫの１周
期よりも短くなければならないことである。
るためには、以下の条件が必要である。即ち、その第１
の条件は第１の従来例と同様の理由により、トランスミ
ッションゲートＴ１４，非反転論理回路Ｇ１５の遅延時
間の合計がクロックＣＬＫの１周期よりも短くなければ
ならず、かつトランスミッションゲートＴ１５，反転論
理回路Ｇ１６の遅延回路の合計がクロックＣＬＫの１周
期よりも短くなければならないことである。
【００９７】次に、この第３の実施例特有の第２の条件
を以下に示す。ノードＮ２１の信号Ｈは、クロックＣＬ
ＫがＨに反転してから、トランスミッションゲートＴ１
４，反転論理回路Ｇ１５，トランスミッションゲートＴ
１５，反転論理回路Ｇ１６の遅延時間を要して分周信号
Ｌとなって、再びノードＮ２１に戻ってくるが、トラン
スミッションゲートＴ１４，反転論理回路Ｇ１５を通過
した時点でクロックＣＬＫがＬであり、かつさらにトラ
ンスミッションゲートＴ１５，反転論理回路Ｇ１６を通
過した時点でもクロックＣＬＫがＬでなければ、正しく
分周信号が生成されない。
を以下に示す。ノードＮ２１の信号Ｈは、クロックＣＬ
ＫがＨに反転してから、トランスミッションゲートＴ１
４，反転論理回路Ｇ１５，トランスミッションゲートＴ
１５，反転論理回路Ｇ１６の遅延時間を要して分周信号
Ｌとなって、再びノードＮ２１に戻ってくるが、トラン
スミッションゲートＴ１４，反転論理回路Ｇ１５を通過
した時点でクロックＣＬＫがＬであり、かつさらにトラ
ンスミッションゲートＴ１５，反転論理回路Ｇ１６を通
過した時点でもクロックＣＬＫがＬでなければ、正しく
分周信号が生成されない。
【００９８】仮に、デューティ比が等しくクロックＣＬ
ＫのＨの状態とＬの状態の時間が同じであるとすると、
クロックのＨが継続する時間がクロックの周期の２分の
１であることとなり、従って、トランスミッションゲー
トＴ１４，反転論理回路Ｇ１５の遅延時間の合計が１ク
ロック周期の２分の１以上でなければならず、かつトラ
ンスミッションゲートＴ１５，反転論理回路Ｇ１６の遅
延時間の合計がクロック周期の２分の１のクロック周期
以上でなければならない。なお、デューティ比が小さ
く、クロックＣＬＫのＨの状態の時間をＬの状態の時間
よりも短いとすると、トランスミッションゲートＴ１
４，反転論理回路Ｇ１５の遅延時間の合計が、クロック
周期の２分の１以下であり、かつトランスミッションゲ
ートＴ１５，反転論理回路Ｇ１６の遅延時間の合計が、
クロック周期の２分の１以下であっても正しく分周でき
る。
ＫのＨの状態とＬの状態の時間が同じであるとすると、
クロックのＨが継続する時間がクロックの周期の２分の
１であることとなり、従って、トランスミッションゲー
トＴ１４，反転論理回路Ｇ１５の遅延時間の合計が１ク
ロック周期の２分の１以上でなければならず、かつトラ
ンスミッションゲートＴ１５，反転論理回路Ｇ１６の遅
延時間の合計がクロック周期の２分の１のクロック周期
以上でなければならない。なお、デューティ比が小さ
く、クロックＣＬＫのＨの状態の時間をＬの状態の時間
よりも短いとすると、トランスミッションゲートＴ１
４，反転論理回路Ｇ１５の遅延時間の合計が、クロック
周期の２分の１以下であり、かつトランスミッションゲ
ートＴ１５，反転論理回路Ｇ１６の遅延時間の合計が、
クロック周期の２分の１以下であっても正しく分周でき
る。
【００９９】以上の第１，第２の条件をまとめると、ク
ロックＣＬＫのデューティ比が等しければ、トランスミ
ッションゲートＴ１４，反転論理回路Ｇ１５の遅延時間
の合計、およびトランスミッションゲートＴ１５，反転
論理回路Ｇ１６の遅延時間の合計が、それぞれ１クロッ
ク周期よりも小さく、かつクロック周期の２分の１より
も大きくなければならない。
ロックＣＬＫのデューティ比が等しければ、トランスミ
ッションゲートＴ１４，反転論理回路Ｇ１５の遅延時間
の合計、およびトランスミッションゲートＴ１５，反転
論理回路Ｇ１６の遅延時間の合計が、それぞれ１クロッ
ク周期よりも小さく、かつクロック周期の２分の１より
も大きくなければならない。
【０１００】そして、このトランスミッションゲートＴ
１４，反転論理回路Ｇ１５の遅延時間の合計、およびト
ランスミッションゲートＴ１５，反転論理回路Ｇ１６の
遅延時間の合計が、それぞれ１クロック周期よりも小さ
いという条件により、この分周回路の動作周波数の上限
が決まり、トランスミッションゲートＴ１４，反転論理
回路Ｇ１５の遅延時間の合計、およひトランスミッショ
ンゲートＴ１５，反転論理回路Ｇ１６の遅延時間の合計
が、それぞれクロック周期の２分の１よりも大きくなけ
ればならないという条件によりこの分周回路の動作周波
数の下限が決まる。従って、例えばトランスミッション
ゲートＴ１４，反転論理回路Ｇ１５の遅延時間の合計、
およびトランスミッションゲートＴ１５，反転論理回路
Ｇ１６の遅延時間の合計がそれぞれ１００ｐ秒とする
と、その動作の上限周波数は１／（１００×１０-12 ）
＝１０ＧHzとなり、その下限の周波数はその半分の５Ｇ
Hzとなる。以上が本発明の第３の実施例の分周回路の動
作である。
１４，反転論理回路Ｇ１５の遅延時間の合計、およびト
ランスミッションゲートＴ１５，反転論理回路Ｇ１６の
遅延時間の合計が、それぞれ１クロック周期よりも小さ
いという条件により、この分周回路の動作周波数の上限
が決まり、トランスミッションゲートＴ１４，反転論理
回路Ｇ１５の遅延時間の合計、およひトランスミッショ
ンゲートＴ１５，反転論理回路Ｇ１６の遅延時間の合計
が、それぞれクロック周期の２分の１よりも大きくなけ
ればならないという条件によりこの分周回路の動作周波
数の下限が決まる。従って、例えばトランスミッション
ゲートＴ１４，反転論理回路Ｇ１５の遅延時間の合計、
およびトランスミッションゲートＴ１５，反転論理回路
Ｇ１６の遅延時間の合計がそれぞれ１００ｐ秒とする
と、その動作の上限周波数は１／（１００×１０-12 ）
＝１０ＧHzとなり、その下限の周波数はその半分の５Ｇ
Hzとなる。以上が本発明の第３の実施例の分周回路の動
作である。
【０１０１】このように、本発明の第３の実施例によれ
ば、本発明の第１の実施例の回路におけるトランスミッ
ションゲートの入力端子と反転遅延増幅機能を有する素
子の出力端子との間に、このトランスミッションゲート
と同相のクロックで動作するトランスミッションゲート
と、遅延増幅機能を有する素子とからなる直列回路を挿
入することにより、少数の素子を追加するだけで、逆相
のクロックを用いることなく、クロックを４分周する回
路を得ることができ、しかも高いクロック周波数でも正
しく分周信号を生成することが可能である。以上が本発
明の第３の実施例の分周回路により得られる効果であ
る。
ば、本発明の第１の実施例の回路におけるトランスミッ
ションゲートの入力端子と反転遅延増幅機能を有する素
子の出力端子との間に、このトランスミッションゲート
と同相のクロックで動作するトランスミッションゲート
と、遅延増幅機能を有する素子とからなる直列回路を挿
入することにより、少数の素子を追加するだけで、逆相
のクロックを用いることなく、クロックを４分周する回
路を得ることができ、しかも高いクロック周波数でも正
しく分周信号を生成することが可能である。以上が本発
明の第３の実施例の分周回路により得られる効果であ
る。
【０１０２】なお、上記実施例ではＤＣＦＬにより反転
論理回路を構成したものを示したが、これはＣＭＯＳイ
ンバータ等の通常のトランジスタによる反転論理回路で
あってもよく、上記実施例と同様の効果を奏する。
論理回路を構成したものを示したが、これはＣＭＯＳイ
ンバータ等の通常のトランジスタによる反転論理回路で
あってもよく、上記実施例と同様の効果を奏する。
【０１０３】なお、この実施例では４分周する場合につ
いてのみ示したが、図２５に示すように、トランスミッ
ションゲートＴ２１と、遅延増幅機能素子Ｓ２１とから
なる直列回路をさらに追加することにより、６分周が可
能な分周回路を得ることができる。
いてのみ示したが、図２５に示すように、トランスミッ
ションゲートＴ２１と、遅延増幅機能素子Ｓ２１とから
なる直列回路をさらに追加することにより、６分周が可
能な分周回路を得ることができる。
【０１０４】また、トランスミッションゲート＋遅延増
幅機能素子，トランスミッションゲート＋遅延増幅機能
素子，…，トランスミッションゲート＋遅延増幅機能素
子，トランスミッションゲート＋反転遅延増幅機能素
子、という具合に素子を増やしていくことにより、２
（ｎ＋１）分周が可能な（ｎはトランスミッションゲー
ト＋遅延増幅機能素子からなる直列回路の段数に等しい
整数）分周回路を得ることができる。
幅機能素子，トランスミッションゲート＋遅延増幅機能
素子，…，トランスミッションゲート＋遅延増幅機能素
子，トランスミッションゲート＋反転遅延増幅機能素
子、という具合に素子を増やしていくことにより、２
（ｎ＋１）分周が可能な（ｎはトランスミッションゲー
ト＋遅延増幅機能素子からなる直列回路の段数に等しい
整数）分周回路を得ることができる。
【０１０５】実施例４．以下、本発明の第４の実施例を
図について説明する。図２１は本発明の第４の実施例に
よる分周回路の回路図である。本実施例の分周回路は、
図４に示した本発明の第２の実施例から発展したもの
で、図４の実施例は２分周しかできないが、４分周が可
能なように構成されている。この図２１の回路は図４の
トランスミッションゲートＴ２，Ｔ３と、遅延増幅機能
を有する素子Ｓ２にそれぞれ相当するトランスミッショ
ンゲートＴ１８，Ｔ１９と、遅延増幅機能を有する素子
Ｓ１６とからなる回路の出力端子と入力端子との間に、
トランスミッションゲートＴ１６，Ｔ１７と、遅延増幅
機能を有する素子Ｓ１５とからなる回路を挿入したもの
である。
図について説明する。図２１は本発明の第４の実施例に
よる分周回路の回路図である。本実施例の分周回路は、
図４に示した本発明の第２の実施例から発展したもの
で、図４の実施例は２分周しかできないが、４分周が可
能なように構成されている。この図２１の回路は図４の
トランスミッションゲートＴ２，Ｔ３と、遅延増幅機能
を有する素子Ｓ２にそれぞれ相当するトランスミッショ
ンゲートＴ１８，Ｔ１９と、遅延増幅機能を有する素子
Ｓ１６とからなる回路の出力端子と入力端子との間に、
トランスミッションゲートＴ１６，Ｔ１７と、遅延増幅
機能を有する素子Ｓ１５とからなる回路を挿入したもの
である。
【０１０６】図２２は図２１に示した第４の実施例の分
周回路において、遅延増幅機能を有する素子を相補入出
力する非反転論理回路Ｇ１７，Ｇ１８で構成した場合の
回路図を示す。以上が本発明の第４の実施例の分周回路
の構成である。
周回路において、遅延増幅機能を有する素子を相補入出
力する非反転論理回路Ｇ１７，Ｇ１８で構成した場合の
回路図を示す。以上が本発明の第４の実施例の分周回路
の構成である。
【０１０７】この図２２のように構成した時の分周回路
のタイミングチャートを図２４に示し、以下、この図２
４を用いてその動作を説明する。単相クロックＣＬＫは
一定の周波数でハイ状態（以下Ｈと称す）とロー状態
（以下Ｌと称す）を繰り返している。まず、クロックＣ
ＬＫがＬで、ノードＮ４１，Ｎ４５がＨ，Ｌであったと
する。この状態では、トランスミッションゲートＴ１
６，Ｔ１７はＯＦＦ状態で、ノードＮ４１，Ｎ４５の信
号Ｈ，ＬはノードＮ４２，Ｎ４６に伝達されない。次
に、クロックＣＬＫがＨに反転すると、トランスミッシ
ョンゲートＴ１６，Ｔ１７がＯＮ状態になり、ノードＮ
４１，Ｎ４５の信号Ｈ，Ｌが伝達され始める。つまり、
クロックＣＬＫがＨになってからトランスミッションゲ
ートＴ１６，Ｔ１７の遅延時間だけ遅れてノードＮ４
２，Ｎ４６がＨ，Ｌになる。そしてノードＮ４２，Ｎ４
６の信号Ｈ，Ｌは、非反転論理回路Ｇ１７により増幅さ
れ、非反転論理回路Ｇ１７の遅延時間だけ遅れてノード
Ｎ４３，Ｎ４７がＨ，Ｌになる。この時クロックＣＬＫ
がＬなのでノードＮ４３，Ｎ４７の信号Ｈ，Ｌはノード
Ｎ４４，Ｎ４８に伝達されない。次に、クロックＣＬＫ
がＨに反転すると、トランスミッションゲートＴ１８，
Ｔ１９がＯＮ状態になり、ノードＮ４３，Ｎ４７の信号
Ｈ，ＬがノードＮ４４，Ｎ４８に伝達され始める。
のタイミングチャートを図２４に示し、以下、この図２
４を用いてその動作を説明する。単相クロックＣＬＫは
一定の周波数でハイ状態（以下Ｈと称す）とロー状態
（以下Ｌと称す）を繰り返している。まず、クロックＣ
ＬＫがＬで、ノードＮ４１，Ｎ４５がＨ，Ｌであったと
する。この状態では、トランスミッションゲートＴ１
６，Ｔ１７はＯＦＦ状態で、ノードＮ４１，Ｎ４５の信
号Ｈ，ＬはノードＮ４２，Ｎ４６に伝達されない。次
に、クロックＣＬＫがＨに反転すると、トランスミッシ
ョンゲートＴ１６，Ｔ１７がＯＮ状態になり、ノードＮ
４１，Ｎ４５の信号Ｈ，Ｌが伝達され始める。つまり、
クロックＣＬＫがＨになってからトランスミッションゲ
ートＴ１６，Ｔ１７の遅延時間だけ遅れてノードＮ４
２，Ｎ４６がＨ，Ｌになる。そしてノードＮ４２，Ｎ４
６の信号Ｈ，Ｌは、非反転論理回路Ｇ１７により増幅さ
れ、非反転論理回路Ｇ１７の遅延時間だけ遅れてノード
Ｎ４３，Ｎ４７がＨ，Ｌになる。この時クロックＣＬＫ
がＬなのでノードＮ４３，Ｎ４７の信号Ｈ，Ｌはノード
Ｎ４４，Ｎ４８に伝達されない。次に、クロックＣＬＫ
がＨに反転すると、トランスミッションゲートＴ１８，
Ｔ１９がＯＮ状態になり、ノードＮ４３，Ｎ４７の信号
Ｈ，ＬがノードＮ４４，Ｎ４８に伝達され始める。
【０１０８】そしてノードＮ４４，Ｎ４８の信号Ｈ，Ｌ
は非反転論理回路Ｇ１８により増幅され、これがノード
Ｎ４１，Ｎ４５にたすきがけで接続されることにより、
非反転論理回路Ｇ１８の遅延時間だけ遅れてノードＮ４
１，Ｎ４５がＬ，Ｈになる。このときクロックＣＬＫは
Ｌなので、ノードＮ４１，Ｎ４５の信号Ｌ，Ｈはノード
Ｎ４２，Ｎ４６には伝達されない。また、クロックＣＬ
ＫがＨに反転すると、ノードＮ４１，Ｎ４５の信号Ｌ，
ＨはノードＮ４２，Ｎ４６に伝達され始める。このよう
に、ノードＮ４２，Ｎ４６はクロック二周期の間に信号
が反転する。以上のように、クロックＣＬＫ二周期の間
にノードＮ４１，Ｎ４５はＨ，ＬからＬ，Ｈに変化し、
クロックＣＬＫの周波数の４分の一の信号が生成され
る。
は非反転論理回路Ｇ１８により増幅され、これがノード
Ｎ４１，Ｎ４５にたすきがけで接続されることにより、
非反転論理回路Ｇ１８の遅延時間だけ遅れてノードＮ４
１，Ｎ４５がＬ，Ｈになる。このときクロックＣＬＫは
Ｌなので、ノードＮ４１，Ｎ４５の信号Ｌ，Ｈはノード
Ｎ４２，Ｎ４６には伝達されない。また、クロックＣＬ
ＫがＨに反転すると、ノードＮ４１，Ｎ４５の信号Ｌ，
ＨはノードＮ４２，Ｎ４６に伝達され始める。このよう
に、ノードＮ４２，Ｎ４６はクロック二周期の間に信号
が反転する。以上のように、クロックＣＬＫ二周期の間
にノードＮ４１，Ｎ４５はＨ，ＬからＬ，Ｈに変化し、
クロックＣＬＫの周波数の４分の一の信号が生成され
る。
【０１０９】本第４の実施例の分周信号が正しく動作す
るためには、以下の条件が必要である。即ち、その第１
の条件は第２の従来例と同様の理由により、トランスミ
ッションゲートＴ１６，非反転論理回路Ｇ１７の遅延時
間の合計、トランスミッションゲートＴ１８，反転論理
回路Ｇ１８の遅延時間の合計、トランスミッションゲー
トＴ１７，非反転論理回路Ｇ１７の遅延時間の合計、ト
ランスミッションゲートＴ１９，反転論理回路Ｇ１８の
遅延時間の合計が、それぞれクロックＣＬＫの１周期よ
りも短くなければならないことである。
るためには、以下の条件が必要である。即ち、その第１
の条件は第２の従来例と同様の理由により、トランスミ
ッションゲートＴ１６，非反転論理回路Ｇ１７の遅延時
間の合計、トランスミッションゲートＴ１８，反転論理
回路Ｇ１８の遅延時間の合計、トランスミッションゲー
トＴ１７，非反転論理回路Ｇ１７の遅延時間の合計、ト
ランスミッションゲートＴ１９，反転論理回路Ｇ１８の
遅延時間の合計が、それぞれクロックＣＬＫの１周期よ
りも短くなければならないことである。
【０１１０】次に、この第４の実施例特有の第２の条件
を以下に示す。ノードＮ４１の信号ＨはクロックＣＬＫ
がＨに反転してから、トランスミッションゲートＴ１
６，非反転論理回路Ｇ１７，トランスミッションゲート
Ｔ１８，非反転論理回路Ｇ１８の遅延時間を要して、分
周信号ＬとなってノードＮ４５に戻ってくるが、トラン
スミッションゲートＴ１６，非反転論理回路Ｇ１７を通
過した時点でクロックＣＬＫがＬであり、かつさらにト
ランスミッションゲートＴ１８，非反転論理回路Ｇ１６
を通過した時点でクロックＣＬＫがＬでなければ正しく
分周信号が生成されない。
を以下に示す。ノードＮ４１の信号ＨはクロックＣＬＫ
がＨに反転してから、トランスミッションゲートＴ１
６，非反転論理回路Ｇ１７，トランスミッションゲート
Ｔ１８，非反転論理回路Ｇ１８の遅延時間を要して、分
周信号ＬとなってノードＮ４５に戻ってくるが、トラン
スミッションゲートＴ１６，非反転論理回路Ｇ１７を通
過した時点でクロックＣＬＫがＬであり、かつさらにト
ランスミッションゲートＴ１８，非反転論理回路Ｇ１６
を通過した時点でクロックＣＬＫがＬでなければ正しく
分周信号が生成されない。
【０１１１】また、ノードＮ４５の信号ＬはクロックＣ
ＬＫがＨに反転してから、トランスミッションゲートＴ
１７，非反転論理回路Ｇ１７，トランスミッションゲー
トＴ１９，非反転論理回路Ｇ１８の遅延時間を要して、
分周信号ＨとなってノードＮ４１に戻ってくるが、トラ
ンスミッションゲートＴ１７，非反転論理回路Ｇ１７を
通過した時点でクロックＣＬＫがＬであり、かつさらに
トランスミッションゲートＴ１９，非反転論理回路Ｇ１
８を通過した時点でクロックＣＬＫがＬでなければ正し
く分周信号が生成されない。
ＬＫがＨに反転してから、トランスミッションゲートＴ
１７，非反転論理回路Ｇ１７，トランスミッションゲー
トＴ１９，非反転論理回路Ｇ１８の遅延時間を要して、
分周信号ＨとなってノードＮ４１に戻ってくるが、トラ
ンスミッションゲートＴ１７，非反転論理回路Ｇ１７を
通過した時点でクロックＣＬＫがＬであり、かつさらに
トランスミッションゲートＴ１９，非反転論理回路Ｇ１
８を通過した時点でクロックＣＬＫがＬでなければ正し
く分周信号が生成されない。
【０１１２】仮に、デューティ比が等しくクロックＣＬ
ＫのＨの状態とＬの状態の時間が同じであるとすると、
クロックのＨが継続する時間がクロックの周期の２分の
１であることとなり、従って、トランスミッションゲー
トＴ１６，非反転論理回路Ｇ１７の遅延時間の合計が１
クロック周期の２分の１以上でなければならず、かつト
ランスミッションゲートＴ１８，非反転論理回路Ｇ１８
の遅延時間の合計がクロック周期の２分の１のクロック
周期以上でなければならない。また、トランスミッショ
ンゲートＴ１７，非反転論理回路Ｇ１７の遅延時間の合
計が１クロック周期の２分の１以上でなければならず、
かつトランスミッションゲートＴ１９，非反転論理回路
Ｇ１８の遅延時間の合計が、クロック周期の２分の１の
クロック周期以上でなければならない。
ＫのＨの状態とＬの状態の時間が同じであるとすると、
クロックのＨが継続する時間がクロックの周期の２分の
１であることとなり、従って、トランスミッションゲー
トＴ１６，非反転論理回路Ｇ１７の遅延時間の合計が１
クロック周期の２分の１以上でなければならず、かつト
ランスミッションゲートＴ１８，非反転論理回路Ｇ１８
の遅延時間の合計がクロック周期の２分の１のクロック
周期以上でなければならない。また、トランスミッショ
ンゲートＴ１７，非反転論理回路Ｇ１７の遅延時間の合
計が１クロック周期の２分の１以上でなければならず、
かつトランスミッションゲートＴ１９，非反転論理回路
Ｇ１８の遅延時間の合計が、クロック周期の２分の１の
クロック周期以上でなければならない。
【０１１３】なお、デューティ比が小さく、クロックＣ
ＬＫのＨの状態の時間がＬの状態の時間よりも短いとす
ると、トランスミッションゲートＴ１６，非反転論理回
路Ｇ１７の遅延時間の合計、トランスミッションゲート
Ｔ１８，反転論理回路Ｇ１８の遅延時間の合計、トラン
スミッションゲートＴ１７，非反転論理回路Ｇ１７の遅
延時間の合計、トランスミッションゲートＴ１９，非反
転論理回路Ｇ１８の遅延時間の合計が、それぞれクロッ
ク周期の２分の１以下であっても正しく分周できる。
ＬＫのＨの状態の時間がＬの状態の時間よりも短いとす
ると、トランスミッションゲートＴ１６，非反転論理回
路Ｇ１７の遅延時間の合計、トランスミッションゲート
Ｔ１８，反転論理回路Ｇ１８の遅延時間の合計、トラン
スミッションゲートＴ１７，非反転論理回路Ｇ１７の遅
延時間の合計、トランスミッションゲートＴ１９，非反
転論理回路Ｇ１８の遅延時間の合計が、それぞれクロッ
ク周期の２分の１以下であっても正しく分周できる。
【０１１４】以上の第１，第２の条件をまとめると、ク
ロックＣＬＫのデューティ比が等しければトランスミッ
ションゲートＴ１６，非反転論理回路Ｇ１７の遅延時間
の合計、トランスミッションゲートＴ１８，非反転論理
回路Ｇ１８の遅延時間の合計、トランスミッションゲー
トＴ１７，非反転論理回路Ｇ１７の遅延時間の合計、ト
ランスミッションゲートＴ１９，非反転論理回路Ｇ１８
の遅延時間の合計は、それぞれ１クロック周期よりも小
さく、クロック周期の２分の１よりも大きくなければな
らない。
ロックＣＬＫのデューティ比が等しければトランスミッ
ションゲートＴ１６，非反転論理回路Ｇ１７の遅延時間
の合計、トランスミッションゲートＴ１８，非反転論理
回路Ｇ１８の遅延時間の合計、トランスミッションゲー
トＴ１７，非反転論理回路Ｇ１７の遅延時間の合計、ト
ランスミッションゲートＴ１９，非反転論理回路Ｇ１８
の遅延時間の合計は、それぞれ１クロック周期よりも小
さく、クロック周期の２分の１よりも大きくなければな
らない。
【０１１５】そして、このトランスミッションゲートＴ
１６，非反転論理回路Ｇ１７の遅延時間の合計、トラン
スミッションゲートＴ１８，非反転論理回路Ｇ１８の遅
延時間の合計、トランスミッションゲートＴ１７，非反
転論理回路Ｇ１７の遅延時間の合計、トランスミッショ
ンゲートＴ１９，非反転論理回路Ｇ１８の遅延時間の合
計が、それぞれ１クロック周期よりも小さいという条件
により、この分周回路の動作周波数の上限が決まり、ト
ランスミッションゲートＴ１６，非反転論理回路Ｇ１７
の遅延時間の合計、トランスミッションゲートＴ１８，
非反転論理回路Ｇ１８の遅延時間の合計、トランスミッ
ションゲートＴ１７，非反転論理回路Ｇ１７の遅延時間
の合計、トランスミッションゲートＴ１９，非反転論理
回路Ｇ１８の遅延時間の合計が、それぞれクロック周期
の２分の１よりも大きくなければならないという条件に
より、この分周回路の動作周波数の下限が決まる。
１６，非反転論理回路Ｇ１７の遅延時間の合計、トラン
スミッションゲートＴ１８，非反転論理回路Ｇ１８の遅
延時間の合計、トランスミッションゲートＴ１７，非反
転論理回路Ｇ１７の遅延時間の合計、トランスミッショ
ンゲートＴ１９，非反転論理回路Ｇ１８の遅延時間の合
計が、それぞれ１クロック周期よりも小さいという条件
により、この分周回路の動作周波数の上限が決まり、ト
ランスミッションゲートＴ１６，非反転論理回路Ｇ１７
の遅延時間の合計、トランスミッションゲートＴ１８，
非反転論理回路Ｇ１８の遅延時間の合計、トランスミッ
ションゲートＴ１７，非反転論理回路Ｇ１７の遅延時間
の合計、トランスミッションゲートＴ１９，非反転論理
回路Ｇ１８の遅延時間の合計が、それぞれクロック周期
の２分の１よりも大きくなければならないという条件に
より、この分周回路の動作周波数の下限が決まる。
【０１１６】従って、例えばトランスミッションゲート
Ｔ１６，非反転論理回路Ｇ１７の遅延時間の合計が、１
００ｐ秒とすると、その動作の上限周波数は１／（１０
０×１０-12 ）＝１０ＧHzとなり、その下限の周波数は
その半分の５ＧHzとなる。以上が本発明の第４の実施例
の分周回路の動作である。
Ｔ１６，非反転論理回路Ｇ１７の遅延時間の合計が、１
００ｐ秒とすると、その動作の上限周波数は１／（１０
０×１０-12 ）＝１０ＧHzとなり、その下限の周波数は
その半分の５ＧHzとなる。以上が本発明の第４の実施例
の分周回路の動作である。
【０１１７】このように、本発明の第４の実施例によれ
ば、本発明の第２の実施例の回路における２つのトラン
スミッションゲートの入力端子と、遅延増幅機能を有す
る素子の出力端子との間に、この２つのトランスミッシ
ョンゲートと同相のクロックで動作する２つのトランス
ミッションゲートと、遅延増幅機能を有する素子とから
なる直列回路を挿入することにより、少数の素子を追加
するだけで、逆相のクロックを用いることなく、クロッ
クを４分周する回路を得ることができ、しかも高いクロ
ック周波数でも正しく分周信号を生成することが可能で
ある。以上が本発明の第４の実施例の分周回路により得
られる効果である。
ば、本発明の第２の実施例の回路における２つのトラン
スミッションゲートの入力端子と、遅延増幅機能を有す
る素子の出力端子との間に、この２つのトランスミッシ
ョンゲートと同相のクロックで動作する２つのトランス
ミッションゲートと、遅延増幅機能を有する素子とから
なる直列回路を挿入することにより、少数の素子を追加
するだけで、逆相のクロックを用いることなく、クロッ
クを４分周する回路を得ることができ、しかも高いクロ
ック周波数でも正しく分周信号を生成することが可能で
ある。以上が本発明の第４の実施例の分周回路により得
られる効果である。
【０１１８】なお、上記実施例ではＳＣＦＬにより相補
入出力機能を持つ非反転論理回路を構成したものを示し
たが、これはＣＭＯＳインバータ等の通常のトランジス
タにより構成した相補入出力機能を持つ非反転論理回路
であってもよく、上記実施例と同様の効果を奏する。
入出力機能を持つ非反転論理回路を構成したものを示し
たが、これはＣＭＯＳインバータ等の通常のトランジス
タにより構成した相補入出力機能を持つ非反転論理回路
であってもよく、上記実施例と同様の効果を奏する。
【０１１９】また、この実施例では４分周する場合につ
いてのみ示したが、図２６に示すように、トランスミッ
ションゲートＴ２２，Ｔ２３と、遅延増幅機能素子Ｓ２
２とからなる回路をさらに追加することにより、６分周
が可能な分周回路を得ることができる。
いてのみ示したが、図２６に示すように、トランスミッ
ションゲートＴ２２，Ｔ２３と、遅延増幅機能素子Ｓ２
２とからなる回路をさらに追加することにより、６分周
が可能な分周回路を得ることができる。
【０１２０】また、２つのトランスミッションゲート＋
遅延増幅機能素子，２つのトランスミッションゲート＋
遅延増幅機能素子，…，２つのトランスミッションゲー
ト＋遅延増幅機能素子，２つのトランスミッションゲー
ト＋その相補出力が初段のトランスミッションゲートの
入力にたすきがけで接続された反転遅延増幅機能素子、
という具合に素子を増やしていくことにより、２（ｎ＋
１）分周が可能な（ｎは２つのトランスミッションゲー
ト＋遅延増幅機能素子からなる回路の段数に等しい整
数）分周回路が得られる。
遅延増幅機能素子，２つのトランスミッションゲート＋
遅延増幅機能素子，…，２つのトランスミッションゲー
ト＋遅延増幅機能素子，２つのトランスミッションゲー
ト＋その相補出力が初段のトランスミッションゲートの
入力にたすきがけで接続された反転遅延増幅機能素子、
という具合に素子を増やしていくことにより、２（ｎ＋
１）分周が可能な（ｎは２つのトランスミッションゲー
ト＋遅延増幅機能素子からなる回路の段数に等しい整
数）分周回路が得られる。
【０１２１】また、このように２つのトランスミッショ
ンゲートと遅延増幅機能素子からなる回路を追加した回
路において、最終段以外の遅延増幅機能素子についても
２入力ＮＯＲ回路２つ，もしくは２入力ＮＡＮＤ回路２
つからなるラッチ回路で構成できることは言うまでもな
い。
ンゲートと遅延増幅機能素子からなる回路を追加した回
路において、最終段以外の遅延増幅機能素子についても
２入力ＮＯＲ回路２つ，もしくは２入力ＮＡＮＤ回路２
つからなるラッチ回路で構成できることは言うまでもな
い。
【０１２２】
【発明の効果】以上のように、この発明に係る分周回路
によれば、入，出力端子およびゲート端子を持ち、ゲー
ト端子に単相のクロック信号を入力することによってオ
ン・オフ動作を行なうトランスミッションゲートと、入
力端子がこのトランスミッションゲートの出力端子に接
続され、この入力端子からの入力信号に対し反転，遅
延，増幅を合わせ行なって前記トランスミッションゲー
トの入力端子に出力する機能を持った素子と、この反転
遅延増幅機能素子の出力端子と、トランスミッションゲ
ートの入力端子とに接続され、前記クロック信号の周波
数の整数分の１の周波数を持った分周信号を出力する分
周出力端子とで回路を構成するようにしたので、素子数
が少なくて済み、単相のクロック信号で正しく分周する
ことができ、分周回路内で分周信号を生成するのに要す
る遅延時間が少なくなり、分周回路の高速化を容易に行
なうことができるという効果がある。
によれば、入，出力端子およびゲート端子を持ち、ゲー
ト端子に単相のクロック信号を入力することによってオ
ン・オフ動作を行なうトランスミッションゲートと、入
力端子がこのトランスミッションゲートの出力端子に接
続され、この入力端子からの入力信号に対し反転，遅
延，増幅を合わせ行なって前記トランスミッションゲー
トの入力端子に出力する機能を持った素子と、この反転
遅延増幅機能素子の出力端子と、トランスミッションゲ
ートの入力端子とに接続され、前記クロック信号の周波
数の整数分の１の周波数を持った分周信号を出力する分
周出力端子とで回路を構成するようにしたので、素子数
が少なくて済み、単相のクロック信号で正しく分周する
ことができ、分周回路内で分周信号を生成するのに要す
る遅延時間が少なくなり、分周回路の高速化を容易に行
なうことができるという効果がある。
【０１２３】また、この発明に係る分周回路によれば、
トランスミッションゲートおよび反転遅延増幅機能素子
の遅延時間の合計が前記クロックの１周期より短く前記
クロックの１周期内の第１の論理レベルの期間よりも長
くなるようにしたので、上述のように、トランスミッシ
ョンゲートと反転遅延増幅機能を有する素子から構成し
た分周回路が実際に正しく分周動作を行なうことができ
る効果がある。
トランスミッションゲートおよび反転遅延増幅機能素子
の遅延時間の合計が前記クロックの１周期より短く前記
クロックの１周期内の第１の論理レベルの期間よりも長
くなるようにしたので、上述のように、トランスミッシ
ョンゲートと反転遅延増幅機能を有する素子から構成し
た分周回路が実際に正しく分周動作を行なうことができ
る効果がある。
【０１２４】また、この発明に係る分周回路によれば、
反転遅延増幅機能素子を反転論理回路で構成するように
したので、この反転遅延増幅機能を合わせ持つ回路を小
回路規模で実現できるという効果がある。
反転遅延増幅機能素子を反転論理回路で構成するように
したので、この反転遅延増幅機能を合わせ持つ回路を小
回路規模で実現できるという効果がある。
【０１２５】また、この発明に係る分周回路によれば、
入，出力端子およびゲート端子を持ち、ゲート端子に単
相のクロック信号を入力することによってオン・オフ動
作を行なうトランスミッションゲートと、入力端子が前
記トランスミッションゲートの出力端子に接続され、こ
の入力端子からの入力信号に対し遅延および増幅を合わ
せ行なって出力する機能を持った素子とからなる直列接
続体を１段あるいは複数段直列に接続してなる直列回路
と、入，出力端子およびゲート端子を持ち、この入力端
子が直列回路の出力端子に接続され、ゲート端子に前記
トランスミッションゲートと同相のクロック信号を入力
することによってオン・オフ動作を行なう第２のトラン
スミッションゲートと、入力端子がこの第２のトランス
ミッションゲートの出力端子に接続され、この入力端子
からの入力信号に対し反転，遅延，増幅を合わせ行なっ
て出力する機能を持った素子と、この反転遅延増幅機能
素子の出力端子と直列回路の入力端子とに共通に接続さ
れ、クロック信号の周波数の整数分の１の周波数を持っ
た分周信号を出力する分周出力端子とで回路を構成する
ようにしたので、少ない素子の追加で分周比を直列接続
体の段数に応じてより大きく設定できるという効果があ
る。
入，出力端子およびゲート端子を持ち、ゲート端子に単
相のクロック信号を入力することによってオン・オフ動
作を行なうトランスミッションゲートと、入力端子が前
記トランスミッションゲートの出力端子に接続され、こ
の入力端子からの入力信号に対し遅延および増幅を合わ
せ行なって出力する機能を持った素子とからなる直列接
続体を１段あるいは複数段直列に接続してなる直列回路
と、入，出力端子およびゲート端子を持ち、この入力端
子が直列回路の出力端子に接続され、ゲート端子に前記
トランスミッションゲートと同相のクロック信号を入力
することによってオン・オフ動作を行なう第２のトラン
スミッションゲートと、入力端子がこの第２のトランス
ミッションゲートの出力端子に接続され、この入力端子
からの入力信号に対し反転，遅延，増幅を合わせ行なっ
て出力する機能を持った素子と、この反転遅延増幅機能
素子の出力端子と直列回路の入力端子とに共通に接続さ
れ、クロック信号の周波数の整数分の１の周波数を持っ
た分周信号を出力する分周出力端子とで回路を構成する
ようにしたので、少ない素子の追加で分周比を直列接続
体の段数に応じてより大きく設定できるという効果があ
る。
【０１２６】また、この発明に係る分周回路によれば、
トランスミッションゲートおよび遅延増幅機能素子の遅
延時間の合計，および第２のトランスミッションゲート
および前記反転遅延増幅機能素子の遅延時間の合計が、
それぞれクロックの１周期より短くクロックの１周期内
の第１の論理レベルの期間よりも長くなるようにしたの
で、上述のように、直列回路を挿入して分周比を大きく
設定できる分周回路が、実際に正しく分周動作を行なう
ことができるという効果がある。
トランスミッションゲートおよび遅延増幅機能素子の遅
延時間の合計，および第２のトランスミッションゲート
および前記反転遅延増幅機能素子の遅延時間の合計が、
それぞれクロックの１周期より短くクロックの１周期内
の第１の論理レベルの期間よりも長くなるようにしたの
で、上述のように、直列回路を挿入して分周比を大きく
設定できる分周回路が、実際に正しく分周動作を行なう
ことができるという効果がある。
【０１２７】また、この発明に係る分周回路によれば、
上述のように直列回路を有する分周回路において、遅延
増幅機能素子を非反転論理回路で構成し、反転遅延増幅
機能素子を反転論理回路で構成するようにしたので、そ
の反転遅延増幅機能を合わせ持つ回路，および遅延増幅
機能を合わせ持つ回路を小回路規模で実現できるという
効果がある。
上述のように直列回路を有する分周回路において、遅延
増幅機能素子を非反転論理回路で構成し、反転遅延増幅
機能素子を反転論理回路で構成するようにしたので、そ
の反転遅延増幅機能を合わせ持つ回路，および遅延増幅
機能を合わせ持つ回路を小回路規模で実現できるという
効果がある。
【０１２８】また、この発明に係る分周回路によれば、
入，出力端子およびゲート端子を持ち、互いに同相の単
相クロック信号がゲート端子に入力することによってオ
ン・オフ動作を行なう第１および第２のトランスミッシ
ョンゲートと、相補入，出力端子を有し、第１および第
２のトランスミッションゲートの出力端子に接続された
この相補入力端子からの相補入力信号に対し遅延および
増幅を合わせ行なう機能を持ちその相補出力を第１およ
び第２のトランスミッションゲートの入力端子にたすき
がけ接続で出力する素子と、この遅延増幅機能素子の相
補出力端子に接続されクロック信号の周波数の整数分の
１の周波数を持った互いに逆位相の分周信号を出力する
第１，第２の分周出力端子とを設けるようにしたので、
相補入出力を有する遅延増幅機能素子を用いても分周回
路を少数の素子で構成でき、単相のクロック信号で正し
く分周することができ、分周回路内で分周信号を生成す
るのに要する遅延時間が少なくなり、分周回路の高速化
を容易に行なうことができるという効果がある。
入，出力端子およびゲート端子を持ち、互いに同相の単
相クロック信号がゲート端子に入力することによってオ
ン・オフ動作を行なう第１および第２のトランスミッシ
ョンゲートと、相補入，出力端子を有し、第１および第
２のトランスミッションゲートの出力端子に接続された
この相補入力端子からの相補入力信号に対し遅延および
増幅を合わせ行なう機能を持ちその相補出力を第１およ
び第２のトランスミッションゲートの入力端子にたすき
がけ接続で出力する素子と、この遅延増幅機能素子の相
補出力端子に接続されクロック信号の周波数の整数分の
１の周波数を持った互いに逆位相の分周信号を出力する
第１，第２の分周出力端子とを設けるようにしたので、
相補入出力を有する遅延増幅機能素子を用いても分周回
路を少数の素子で構成でき、単相のクロック信号で正し
く分周することができ、分周回路内で分周信号を生成す
るのに要する遅延時間が少なくなり、分周回路の高速化
を容易に行なうことができるという効果がある。
【０１２９】また、この発明に係る分周回路によれば、
第１のトランスミッションゲートおよび遅延増幅機能素
子の遅延時間の合計，および第２のトランスミッション
ゲートおよび遅延増幅機能素子の遅延時間の合計が、そ
れぞれクロックの１周期より短く、かつクロックの１周
期内の第１の論理レベルの期間よりも長くなるようにし
たので、上述のように、２つのトランスミッションゲー
トと、相補入出力機能を持つ遅延増幅機能素子とで構成
した分周回路が、実際に正しく分周動作を行なうことが
できるという効果がある。
第１のトランスミッションゲートおよび遅延増幅機能素
子の遅延時間の合計，および第２のトランスミッション
ゲートおよび遅延増幅機能素子の遅延時間の合計が、そ
れぞれクロックの１周期より短く、かつクロックの１周
期内の第１の論理レベルの期間よりも長くなるようにし
たので、上述のように、２つのトランスミッションゲー
トと、相補入出力機能を持つ遅延増幅機能素子とで構成
した分周回路が、実際に正しく分周動作を行なうことが
できるという効果がある。
【０１３０】また、この発明に係る分周回路によれば、
上述のような相補入出力機能を有する遅延増幅機能素子
を相補入出力機能を持つ非反転論理回路で構成するよう
にしたので、この遅延増幅機能を合わせ持つ回路を小回
路規模で実現できるという効果がある。
上述のような相補入出力機能を有する遅延増幅機能素子
を相補入出力機能を持つ非反転論理回路で構成するよう
にしたので、この遅延増幅機能を合わせ持つ回路を小回
路規模で実現できるという効果がある。
【０１３１】また、この発明に係る分周回路によれば、
遅延増幅機能素子を第１，第２の２入力ＮＯＲ論理回路
で構成し、第１の２入力ＮＯＲ論理回路の第１の入力端
子と第１のトランスミッションゲートの出力端子を、第
１の２入力ＮＯＲ論理回路の第２の入力端子と、第２の
２入力ＮＯＲ論理回路の出力端子を、第２の２入力ＮＯ
Ｒ論理回路の第１の入力端子と、第２のトランスミッシ
ョンゲートの出力端子を、第２の２入力ＮＯＲ論理回路
の第２の入力端子と、第１の２入力ＮＯＲ論理回路の出
力端子を、第１の２入力ＮＯＲ論理回路の出力端子と、
第１のトランスミッションゲートの入力端子を、第２の
２入力ＮＯＲ論理回路の出力端子と、第２のトランスミ
ッションゲートの入力端子を、それぞれ接続することに
より回路を構成するようにしたので、相補入出力機能を
有する遅延増幅機能素子にラッチ機能を持たせることが
でき、トランスミッションゲートからのリークに対して
も安定して分周動作を行なうことができる効果がある。
遅延増幅機能素子を第１，第２の２入力ＮＯＲ論理回路
で構成し、第１の２入力ＮＯＲ論理回路の第１の入力端
子と第１のトランスミッションゲートの出力端子を、第
１の２入力ＮＯＲ論理回路の第２の入力端子と、第２の
２入力ＮＯＲ論理回路の出力端子を、第２の２入力ＮＯ
Ｒ論理回路の第１の入力端子と、第２のトランスミッシ
ョンゲートの出力端子を、第２の２入力ＮＯＲ論理回路
の第２の入力端子と、第１の２入力ＮＯＲ論理回路の出
力端子を、第１の２入力ＮＯＲ論理回路の出力端子と、
第１のトランスミッションゲートの入力端子を、第２の
２入力ＮＯＲ論理回路の出力端子と、第２のトランスミ
ッションゲートの入力端子を、それぞれ接続することに
より回路を構成するようにしたので、相補入出力機能を
有する遅延増幅機能素子にラッチ機能を持たせることが
でき、トランスミッションゲートからのリークに対して
も安定して分周動作を行なうことができる効果がある。
【０１３２】また、この発明に係る分周回路によれば、
遅延増幅機能素子を第１，第２の２入力ＮＡＮＤ論理回
路で構成し、第１の２入力ＮＡＮＤ論理回路の第１の入
力端子と、第１のトランスミッションゲートの出力端子
を、第１の２入力ＮＡＮＤ論理回路の第２の入力端子
と、第２の２入力ＮＡＮＤ論理回路の出力端子を、第２
の２入力ＮＡＮＤ論理回路の第１の入力端子と、第２の
トランスミッションゲートの出力端子を、第２の２入力
ＮＡＮＤ論理回路の第２の入力端子と、第１の２入力Ｎ
ＡＮＤ論理回路の出力端子を、第１の２入力ＮＡＮＤ論
理回路の出力端子と第１のトランスミッションゲートの
入力端子を、第２の２入力ＮＡＮＤ論理回路の出力端子
と、第２のトランスミッションゲートの入力端子を、そ
れぞれ接続することにより回路を構成するようにしたの
で、相補入出力機能を有する遅延増幅機能素子にラッチ
機能を持たせることができ、トランスミッションゲート
からのリークに対しても安定して分周動作を行なうこと
ができる効果がある。
遅延増幅機能素子を第１，第２の２入力ＮＡＮＤ論理回
路で構成し、第１の２入力ＮＡＮＤ論理回路の第１の入
力端子と、第１のトランスミッションゲートの出力端子
を、第１の２入力ＮＡＮＤ論理回路の第２の入力端子
と、第２の２入力ＮＡＮＤ論理回路の出力端子を、第２
の２入力ＮＡＮＤ論理回路の第１の入力端子と、第２の
トランスミッションゲートの出力端子を、第２の２入力
ＮＡＮＤ論理回路の第２の入力端子と、第１の２入力Ｎ
ＡＮＤ論理回路の出力端子を、第１の２入力ＮＡＮＤ論
理回路の出力端子と第１のトランスミッションゲートの
入力端子を、第２の２入力ＮＡＮＤ論理回路の出力端子
と、第２のトランスミッションゲートの入力端子を、そ
れぞれ接続することにより回路を構成するようにしたの
で、相補入出力機能を有する遅延増幅機能素子にラッチ
機能を持たせることができ、トランスミッションゲート
からのリークに対しても安定して分周動作を行なうこと
ができる効果がある。
【０１３３】また、この発明に係る分周回路によれば、
入，出力端子およびゲート端子を持ち、互いに同相の単
相クロック信号がゲート端子に入力することによってオ
ン・オフ動作を行なう第１および第２のトランスミッシ
ョンゲートと、相補入，出力端子を有し、第１および第
２のトランスミッションゲートの出力端子に接続された
この相補入力端子からの相補入力信号に対し遅延および
増幅を合わせ行なう機能を有する第１の遅延増幅機能素
子とからなる直列接続体を１段あるいは複数段直列に接
続してなる直列回路と、入，出力端子およびゲート端子
を持ち、この入力端子が直列回路の相補出力端子に接続
され、ゲート端子に第１，第２のトランスミッションゲ
ートと同相のクロック信号を入力することによってオン
・オフ動作を行なう第３，第４のトランスミッションゲ
ートと、相補入，出力端子を有し、第３および第４のト
ランスミッションゲートの出力端子に接続されたこの相
補入力端子からの相補入力信号に対し遅延および増幅を
合わせ行なう機能を持ちその相補出力を直列回路の相補
入力端子にたすきがけ接続で出力する第２の遅延増幅機
能素子と、この第２の遅延増幅機能素子の相補出力端子
に接続されクロック信号の周波数の整数分の１の周波数
を持った互いに逆位相の分周信号を出力する第１，第２
の分周出力端子とを設けることにより回路を構成するよ
うにしたので、２つのトランスミッションゲートと、相
補入出力機能を有する遅延増幅機能素子とからなる分周
回路に対し、少ない素子の追加で分周比を、直列接続体
の段数に応じてより大きく設定できるという効果があ
る。
入，出力端子およびゲート端子を持ち、互いに同相の単
相クロック信号がゲート端子に入力することによってオ
ン・オフ動作を行なう第１および第２のトランスミッシ
ョンゲートと、相補入，出力端子を有し、第１および第
２のトランスミッションゲートの出力端子に接続された
この相補入力端子からの相補入力信号に対し遅延および
増幅を合わせ行なう機能を有する第１の遅延増幅機能素
子とからなる直列接続体を１段あるいは複数段直列に接
続してなる直列回路と、入，出力端子およびゲート端子
を持ち、この入力端子が直列回路の相補出力端子に接続
され、ゲート端子に第１，第２のトランスミッションゲ
ートと同相のクロック信号を入力することによってオン
・オフ動作を行なう第３，第４のトランスミッションゲ
ートと、相補入，出力端子を有し、第３および第４のト
ランスミッションゲートの出力端子に接続されたこの相
補入力端子からの相補入力信号に対し遅延および増幅を
合わせ行なう機能を持ちその相補出力を直列回路の相補
入力端子にたすきがけ接続で出力する第２の遅延増幅機
能素子と、この第２の遅延増幅機能素子の相補出力端子
に接続されクロック信号の周波数の整数分の１の周波数
を持った互いに逆位相の分周信号を出力する第１，第２
の分周出力端子とを設けることにより回路を構成するよ
うにしたので、２つのトランスミッションゲートと、相
補入出力機能を有する遅延増幅機能素子とからなる分周
回路に対し、少ない素子の追加で分周比を、直列接続体
の段数に応じてより大きく設定できるという効果があ
る。
【０１３４】また、この発明に係る分周回路によれば、
第１のトランスミッションゲートおよび第１の遅延増幅
機能素子の遅延時間の合計，第２のトランスミッション
ゲートおよび第１の遅延増幅機能素子の遅延時間の合
計，第３のトランスミッションゲートおよび第２の遅延
増幅機能素子の遅延時間の合計，第４のトランスミッシ
ョンゲートおよび第２の遅延増幅機能素子の遅延時間
が、それぞれクロックの１周期より短く、かつクロック
の１周期内の第１の論理レベルの期間よりも長くなるよ
うにしたので、上述のように２つのトランスミッション
ゲートと、相補入出力機能を有する遅延増幅機能素子と
の間に直列回路を挿入した回路が、実際に正しく分周動
作を行なうことができるという効果がある。
第１のトランスミッションゲートおよび第１の遅延増幅
機能素子の遅延時間の合計，第２のトランスミッション
ゲートおよび第１の遅延増幅機能素子の遅延時間の合
計，第３のトランスミッションゲートおよび第２の遅延
増幅機能素子の遅延時間の合計，第４のトランスミッシ
ョンゲートおよび第２の遅延増幅機能素子の遅延時間
が、それぞれクロックの１周期より短く、かつクロック
の１周期内の第１の論理レベルの期間よりも長くなるよ
うにしたので、上述のように２つのトランスミッション
ゲートと、相補入出力機能を有する遅延増幅機能素子と
の間に直列回路を挿入した回路が、実際に正しく分周動
作を行なうことができるという効果がある。
【０１３５】また、この発明に係る分周回路によれば、
第１，第２の遅延増幅機能素子を相補入出力機能を持つ
非反転論理回路で構成するようにしたので、上述のよう
に２つのトランスミッションゲートと相補入出力機能を
有する遅延増幅機能素子に直列回路を挿入した分周回路
において、その遅延増幅機能を合わせ持つ回路を小回路
規模で実現できるという効果がある。
第１，第２の遅延増幅機能素子を相補入出力機能を持つ
非反転論理回路で構成するようにしたので、上述のよう
に２つのトランスミッションゲートと相補入出力機能を
有する遅延増幅機能素子に直列回路を挿入した分周回路
において、その遅延増幅機能を合わせ持つ回路を小回路
規模で実現できるという効果がある。
【０１３６】また、この発明に係る分周回路によれば、
第２の遅延増幅機能素子を第１，第２の２入力ＮＯＲ論
理回路で構成し、第１の２入力ＮＯＲ論理回路の第１の
入力端子と第１のトランスミッションゲートの出力端子
を、第１の２入力ＮＯＲ論理回路の第２の入力端子と、
第２の２入力ＮＯＲ論理回路の出力端子を、第２の２入
力ＮＯＲ論理回路の第１の入力端子と、第２のトランス
ミッションゲートの出力端子を、第２の２入力ＮＯＲ論
理回路の第２の入力端子と、第１の２入力ＮＯＲ論理回
路の出力端子を、第１の２入力ＮＯＲ論理回路の出力端
子と、第１のトランスミッションゲートの入力端子を、
第２の２入力ＮＯＲ論理回路の出力端子と、第２のトラ
ンスミッションゲートの入力端子を、それぞれ接続する
ようにしたので、上述のように２つのトランスミッショ
ンゲートと、相補入出力機能を有する遅延増幅機能素子
との間に直列回路を挿入した分周回路において、その出
力がたすきがけ接続された相補入出力機能を有する遅延
増幅機能素子にラッチ機能を持たせることができ、トラ
ンスミッションゲートからのリークに対しても安定して
分周動作を行なうことができるという効果がある。
第２の遅延増幅機能素子を第１，第２の２入力ＮＯＲ論
理回路で構成し、第１の２入力ＮＯＲ論理回路の第１の
入力端子と第１のトランスミッションゲートの出力端子
を、第１の２入力ＮＯＲ論理回路の第２の入力端子と、
第２の２入力ＮＯＲ論理回路の出力端子を、第２の２入
力ＮＯＲ論理回路の第１の入力端子と、第２のトランス
ミッションゲートの出力端子を、第２の２入力ＮＯＲ論
理回路の第２の入力端子と、第１の２入力ＮＯＲ論理回
路の出力端子を、第１の２入力ＮＯＲ論理回路の出力端
子と、第１のトランスミッションゲートの入力端子を、
第２の２入力ＮＯＲ論理回路の出力端子と、第２のトラ
ンスミッションゲートの入力端子を、それぞれ接続する
ようにしたので、上述のように２つのトランスミッショ
ンゲートと、相補入出力機能を有する遅延増幅機能素子
との間に直列回路を挿入した分周回路において、その出
力がたすきがけ接続された相補入出力機能を有する遅延
増幅機能素子にラッチ機能を持たせることができ、トラ
ンスミッションゲートからのリークに対しても安定して
分周動作を行なうことができるという効果がある。
【０１３７】さらに、この発明に係る分周回路によれ
ば、第２の遅延増幅機能素子を第１，第２の２入力ＮＡ
ＮＤ論理回路で構成し、第１の２入力ＮＡＮＤ論理回路
の第１の入力端子と、第１のトランスミッションゲート
の出力端子を、第１の２入力ＮＡＮＤ論理回路の第２の
入力端子と、第２の２入力ＮＡＮＤ論理回路の出力端子
を、第２の２入力ＮＡＮＤ論理回路の第１の入力端子
と、第２のトランスミッションゲートの出力端子を、第
２の２入力ＮＡＮＤ論理回路の第２の入力端子と、第１
の２入力ＮＡＮＤ論理回路の出力端子を、第１の２入力
ＮＡＮＤ論理回路の出力端子と、第１のトランスミッシ
ョンゲートの入力端子を、第２の２入力ＮＡＮＤ論理回
路の出力端子と、第２のトランスミッションゲートの入
力端子を、それぞれ接続するようにしたので、上述のよ
うに２つのトランスミッションゲートと相補入出力機能
を有する遅延増幅機能素子との間に直列回路を挿入した
分周回路において、その出力がたすきがけ接続された相
補入出力機能を有する遅延増幅機能素子にラッチ機能を
持たせることができ、トランスミッションゲートからの
リークに対しても安定して分周動作を行なうことができ
るという効果がある。
ば、第２の遅延増幅機能素子を第１，第２の２入力ＮＡ
ＮＤ論理回路で構成し、第１の２入力ＮＡＮＤ論理回路
の第１の入力端子と、第１のトランスミッションゲート
の出力端子を、第１の２入力ＮＡＮＤ論理回路の第２の
入力端子と、第２の２入力ＮＡＮＤ論理回路の出力端子
を、第２の２入力ＮＡＮＤ論理回路の第１の入力端子
と、第２のトランスミッションゲートの出力端子を、第
２の２入力ＮＡＮＤ論理回路の第２の入力端子と、第１
の２入力ＮＡＮＤ論理回路の出力端子を、第１の２入力
ＮＡＮＤ論理回路の出力端子と、第１のトランスミッシ
ョンゲートの入力端子を、第２の２入力ＮＡＮＤ論理回
路の出力端子と、第２のトランスミッションゲートの入
力端子を、それぞれ接続するようにしたので、上述のよ
うに２つのトランスミッションゲートと相補入出力機能
を有する遅延増幅機能素子との間に直列回路を挿入した
分周回路において、その出力がたすきがけ接続された相
補入出力機能を有する遅延増幅機能素子にラッチ機能を
持たせることができ、トランスミッションゲートからの
リークに対しても安定して分周動作を行なうことができ
るという効果がある。
【図１】本発明の第１の実施例による分周回路の回路図
である。
である。
【図２】図１の分周回路に反転論理回路を用いた分周回
路の回路図である。
路の回路図である。
【図３】図２の分周回路のタイミングチャート図であ
る。
る。
【図４】本発明の第２の実施例による分周回路の回路図
である。
である。
【図５】図４の分周回路に相補入出力非反転論理回路を
用いた分周回路の回路図である。
用いた分周回路の回路図である。
【図６】図４の分周回路に２つの２入力ＮＯＲ論理回路
を用いた分周回路の回路図である。
を用いた分周回路の回路図である。
【図７】図４の分周回路に２つの２入力ＮＡＮＤ論理回
路を用いた分周回路の回路図である。
路を用いた分周回路の回路図である。
【図８】図５の分周回路のタイミングチャート図であ
る。
る。
【図９】従来の第１の実施例による分周回路の回路図で
ある。
ある。
【図１０】図９の分周回路に非反転論理回路と反転論理
回路を用いた分周回路の回路図である。
回路を用いた分周回路の回路図である。
【図１１】図１０の分周回路のタイミングチャート図で
ある。
ある。
【図１２】従来の第２の実施例による分周回路の回路図
である。
である。
【図１３】図１２の分周回路に相補入出力非反転論理回
路を用いた分周回路の回路図である。
路を用いた分周回路の回路図である。
【図１４】図１３の分周回路のタイミングチャート図で
ある。
ある。
【図１５】ＤＣＦＬ回路による反転論理回路の構成を示
す回路図である。
す回路図である。
【図１６】ＳＣＦＬ回路による相補入出力機能を有する
非反転論理回路の構成を示す回路図である。
非反転論理回路の構成を示す回路図である。
【図１７】ＤＣＦＬ回路による２入力ＮＯＲ論理回路の
構成を示す回路図である。
構成を示す回路図である。
【図１８】ＤＣＦＬ回路による２入力ＮＡＮＤ論理回路
の構成を示す回路図である。
の構成を示す回路図である。
【図１９】本発明の第３の実施例による分周回路の回路
図である。
図である。
【図２０】図１９の分周回路に非反転論理回路および反
転論理回路を用いた分周回路の回路図である。
転論理回路を用いた分周回路の回路図である。
【図２１】本発明の第４の実施例による分周回路の回路
図である。
図である。
【図２２】図２１の分周回路に相補入出力機能を有する
非反転論理回路を用いた分周回路の回路図である。
非反転論理回路を用いた分周回路の回路図である。
【図２３】図２０の分周回路のタイミングチャート図で
ある。
ある。
【図２４】図２２の分周回路のタイミングチャート図で
ある。
ある。
【図２５】図２０の分周回路を６分周可能なように変更
した分周回路の回路図である。
した分周回路の回路図である。
【図２６】図２２の分周回路を６分周可能なように変更
した分周回路の回路図である。
した分周回路の回路図である。
Ｔ１〜Ｔ９ トランスミッションゲート Ｔ１４〜Ｔ１９ トランスミッションゲート Ｓ１ 反転遅延増幅機能素子 Ｓ２ 遅延増幅機能素子 Ｓ３ 増幅機能素子 Ｓ４ 反転増幅機能素子 Ｓ５ 増幅機能素子 Ｓ６ 増幅機能素子 Ｓ１３ 遅延増幅機能素子 Ｓ１４ 遅延増幅機能素子 Ｓ２１ 遅延増幅機能素子 Ｓ１５ 相補入出力遅延増幅機能素子 Ｓ１６ 相補入出力遅延増幅機能素子 Ｓ２２ 相補入出力遅延増幅機能素子 Ｇ１ 反転論理回路 Ｇ２ 相補入出力非反転論理回路 Ｇ３ ２入力ＮＯＲ論理回路 Ｇ４ ２入力ＮＯＲ論理回路 Ｇ５ 非反転論理回路 Ｇ６ 反転論理回路 Ｇ７ 相補入出力非反転論理回路 Ｇ８ 相補入出力非反転論理回路 Ｇ１５ 非反転論理回路 Ｇ１６ 反転論理回路 Ｇ２５ ２入力ＮＯＲ論理回路 Ｇ２６ ２入力ＮＯＲ論理回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１０月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】また、図１０はこの図９の従来例の増幅機
能素子Ｓ３を非反転論理回路で、反転増幅機能素子Ｓ４
を反転論理回路で構成した場合の回路図を示すものであ
る。この図１０において、Ｇ５は非反転論理回路で、図
９の増幅機能を持った素子Ｓ３に相当するものである。
また、Ｇ６は反転論理回路で、図９の反転増幅機能を持
った素子Ｓ４に相当するものである。なお、Ｎ１１はト
ランスミッションゲートＴ４の入力端子に相当するノー
ド、Ｎ１２はトランスミッションゲートＴ４の出力端子
に相当するノード、Ｎ１３はトランスミッションゲート
Ｔ５の入力端子に相当するノード、Ｎ１４はトランスミ
ッションゲートＴ５の出力端子に相当するノードであ
る。
能素子Ｓ３を非反転論理回路で、反転増幅機能素子Ｓ４
を反転論理回路で構成した場合の回路図を示すものであ
る。この図１０において、Ｇ５は非反転論理回路で、図
９の増幅機能を持った素子Ｓ３に相当するものである。
また、Ｇ６は反転論理回路で、図９の反転増幅機能を持
った素子Ｓ４に相当するものである。なお、Ｎ１１はト
ランスミッションゲートＴ４の入力端子に相当するノー
ド、Ｎ１２はトランスミッションゲートＴ４の出力端子
に相当するノード、Ｎ１３はトランスミッションゲート
Ｔ５の入力端子に相当するノード、Ｎ１４はトランスミ
ッションゲートＴ５の出力端子に相当するノードであ
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正内容】
【００７５】そして、この第２の実施例の分周回路は、
トランスミッションゲートＴ２，Ｔ３のゲート端子にク
ロックＣＬＫの入力端子を接続し、トランスミッション
ゲートＴ２，Ｔ３の出力端子に遅延増幅の機能を持った
素子Ｓ２の相補入力端子を接続し、トランスミッション
ゲートＴ２，Ｔ３の入力端子に遅延増幅の機能を持った
素子Ｓ２の相補出力端子を接続し、その際、上述のよう
に、素子Ｓ２の出力端子とトランスミッションゲートＴ
２，Ｔ３の入力端子との間をたすきがけで接続して構成
されたものであり、２つのトランスミッションゲート
と、この２つのトランスミッションゲートにクロック信
号を入力する端子と、相補入出力する増幅の機能を持っ
た１つの素子とを持つように構成されたものである。
トランスミッションゲートＴ２，Ｔ３のゲート端子にク
ロックＣＬＫの入力端子を接続し、トランスミッション
ゲートＴ２，Ｔ３の出力端子に遅延増幅の機能を持った
素子Ｓ２の相補入力端子を接続し、トランスミッション
ゲートＴ２，Ｔ３の入力端子に遅延増幅の機能を持った
素子Ｓ２の相補出力端子を接続し、その際、上述のよう
に、素子Ｓ２の出力端子とトランスミッションゲートＴ
２，Ｔ３の入力端子との間をたすきがけで接続して構成
されたものであり、２つのトランスミッションゲート
と、この２つのトランスミッションゲートにクロック信
号を入力する端子と、相補入出力する増幅の機能を持っ
た１つの素子とを持つように構成されたものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正内容】
【００７７】また、図６は図４に示した本発明の第２の
実施例の分周回路において相補入出力する遅延増幅機能
を持った素子を２つの２入力ＮＯＲ論理回路からなるラ
ッチ回路で構成した分周回路の回路図である。この図６
において、Ｇ３，Ｇ４は２入力ＮＯＲ論理回路であり、
それぞれその一方の入力がトランスミッションゲートＴ
２，Ｔ３の出力端子に接続されるとともにそれぞれの出
力が他方の入力にたすきがけで接続され、かつその出力
がそれぞれ正相，逆相の出力端子ＯＵＴ，／ＯＵＴに接
続されるとともにトランスミッションゲートＴ２，Ｔ３
の入力端子にそれぞれ接続されている。
実施例の分周回路において相補入出力する遅延増幅機能
を持った素子を２つの２入力ＮＯＲ論理回路からなるラ
ッチ回路で構成した分周回路の回路図である。この図６
において、Ｇ３，Ｇ４は２入力ＮＯＲ論理回路であり、
それぞれその一方の入力がトランスミッションゲートＴ
２，Ｔ３の出力端子に接続されるとともにそれぞれの出
力が他方の入力にたすきがけで接続され、かつその出力
がそれぞれ正相，逆相の出力端子ＯＵＴ，／ＯＵＴに接
続されるとともにトランスミッションゲートＴ２，Ｔ３
の入力端子にそれぞれ接続されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正内容】
【００８８】なお、上記実施例ではＤＣＦＬにより非反
転論理回路を構成したものを示したが、これはＣＭＯＳ
インバータ等の通常のトランジスタによる反転論理回路
であってもよく、上記実施例と同様の効果を奏する。
転論理回路を構成したものを示したが、これはＣＭＯＳ
インバータ等の通常のトランジスタによる反転論理回路
であってもよく、上記実施例と同様の効果を奏する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００９６
【補正方法】変更
【補正内容】
【００９６】本第３の実施例の分周回路が正しく動作す
るためには、以下の条件が必要である。即ち、その第１
の条件は第１の従来例と同様の理由により、トランスミ
ッションゲートＴ１４，非反転論理回路Ｇ１５の遅延時
間の合計がクロックＣＬＫの１周期よりも短くなければ
ならず、かつトランスミッションゲートＴ１５，反転論
理回路Ｇ１６の遅延時間の合計がクロックＣＬＫの１周
期よりも短くなければならないことである。
るためには、以下の条件が必要である。即ち、その第１
の条件は第１の従来例と同様の理由により、トランスミ
ッションゲートＴ１４，非反転論理回路Ｇ１５の遅延時
間の合計がクロックＣＬＫの１周期よりも短くなければ
ならず、かつトランスミッションゲートＴ１５，反転論
理回路Ｇ１６の遅延時間の合計がクロックＣＬＫの１周
期よりも短くなければならないことである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正内容】
【０１００】そして、このトランスミッションゲートＴ
１４，反転論理回路Ｇ１５の遅延時間の合計、およびト
ランスミッションゲートＴ１５，反転論理回路Ｇ１６の
遅延時間の合計が、それぞれ１クロック周期よりも小さ
いという条件により、この分周回路の動作周波数の上限
が決まり、トランスミッションゲートＴ１４，反転論理
回路Ｇ１５の遅延時間の合計、およびトランスミッショ
ンゲートＴ１５，反転論理回路Ｇ１６の遅延時間の合計
が、それぞれクロック周期の２分の１よりも大きくなけ
ればならないという条件によりこの分周回路の動作周波
数の下限が決まる。従って、例えばトランスミッション
ゲートＴ１４，反転論理回路Ｇ１５の遅延時間の合計、
およびトランスミッションゲートＴ１５，反転論理回路
Ｇ１６の遅延時間の合計がそれぞれ１００ｐ秒とする
と、その動作の上限周波数は１／（１００×１０-12 ）
＝１０ＧHzとなり、その下限の周波数はその半分の５Ｇ
Hzとなる。以上が本発明の第３の実施例の分周回路の動
作である。
１４，反転論理回路Ｇ１５の遅延時間の合計、およびト
ランスミッションゲートＴ１５，反転論理回路Ｇ１６の
遅延時間の合計が、それぞれ１クロック周期よりも小さ
いという条件により、この分周回路の動作周波数の上限
が決まり、トランスミッションゲートＴ１４，反転論理
回路Ｇ１５の遅延時間の合計、およびトランスミッショ
ンゲートＴ１５，反転論理回路Ｇ１６の遅延時間の合計
が、それぞれクロック周期の２分の１よりも大きくなけ
ればならないという条件によりこの分周回路の動作周波
数の下限が決まる。従って、例えばトランスミッション
ゲートＴ１４，反転論理回路Ｇ１５の遅延時間の合計、
およびトランスミッションゲートＴ１５，反転論理回路
Ｇ１６の遅延時間の合計がそれぞれ１００ｐ秒とする
と、その動作の上限周波数は１／（１００×１０-12 ）
＝１０ＧHzとなり、その下限の周波数はその半分の５Ｇ
Hzとなる。以上が本発明の第３の実施例の分周回路の動
作である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１１３
【補正方法】変更
【補正内容】
【０１１３】なお、デューティ比が小さく、クロックＣ
ＬＫのＨの状態の時間がＬの状態の時間よりも短いとす
ると、トランスミッションゲートＴ１６，非反転論理回
路Ｇ１７の遅延時間の合計、トランスミッションゲート
Ｔ１８，非反転論理回路Ｇ１８の遅延時間の合計、トラ
ンスミッションゲートＴ１７，非反転論理回路Ｇ１７の
遅延時間の合計、トランスミッションゲートＴ１９，非
反転論理回路Ｇ１８の遅延時間の合計が、それぞれクロ
ック周期の２分の１以下であっても正しく分周できる。
ＬＫのＨの状態の時間がＬの状態の時間よりも短いとす
ると、トランスミッションゲートＴ１６，非反転論理回
路Ｇ１７の遅延時間の合計、トランスミッションゲート
Ｔ１８，非反転論理回路Ｇ１８の遅延時間の合計、トラ
ンスミッションゲートＴ１７，非反転論理回路Ｇ１７の
遅延時間の合計、トランスミッションゲートＴ１９，非
反転論理回路Ｇ１８の遅延時間の合計が、それぞれクロ
ック周期の２分の１以下であっても正しく分周できる。
Claims (16)
- 【請求項１】 入，出力端子およびゲート端子を持ち、
ゲート端子に単相のクロック信号を入力することによっ
てオン・オフ動作を行なうトランスミッションゲート
と、 入力端子が前記トランスミッションゲートの出力端子に
接続され、該入力端子からの入力信号に対し反転，遅
延，増幅を合わせ行なって前記トランスミッションゲー
トの入力端子に出力する機能を持った素子と、 該反転遅延増幅機能素子の出力端子と前記トランスミッ
ションゲートの入力端子とに接続され、前記クロック信
号の周波数の整数分の１の周波数を持った分周信号を出
力する分周出力端子とを備えたことを特徴とする分周回
路。 - 【請求項２】 請求項１記載の分周回路において、 前記トランスミッションゲートおよび前記反転遅延増幅
機能素子の遅延時間の合計が前記クロックの１周期より
短く、前記クロックの１周期内の第１の論理レベルの期
間よりも長いことを特徴とする分周回路。 - 【請求項３】 請求項１または２記載の分周回路におい
て、 前記反転遅延増幅機能素子を反転論理回路で構成したこ
とを特徴とする分周回路。 - 【請求項４】 入，出力端子およびゲート端子を持ち、
ゲート端子に単相のクロック信号を入力することによっ
てオン・オフ動作を行なうトランスミッションゲート
と、入力端子が前記トランスミッションゲートの出力端
子に接続され、該入力端子からの入力信号に対し遅延お
よび増幅を合わせ行なって出力する機能を持った素子と
からなる直列接続体を１段あるいは複数段直列に接続し
てなる直列回路と、 入，出力端子およびゲート端子を持ち、該入力端子が前
記直列回路の出力端子に接続され、ゲート端子に前記ト
ランスミッションゲートと同相のクロック信号を入力す
ることによってオン・オフ動作を行なう第２のトランス
ミッションゲートと、 入力端子が前記第２のトランスミッションゲートの出力
端子に接続され、該入力端子からの入力信号に対し反
転，遅延，増幅を合わせ行なって出力する機能を持った
素子と、 該反転遅延増幅機能素子の出力端子と前記直列回路の入
力端子とに共通に接続され前記クロック信号の周波数の
整数分の１の周波数を持った分周信号を出力する分周出
力端子とを備えたことを特徴とする分周回路。 - 【請求項５】 請求項４記載の分周回路において、 前記トランスミッションゲートおよび前記遅延増幅機能
素子の遅延時間の合計，および前記第２のトランスミッ
ションゲートおよび前記反転遅延増幅機能素子の遅延時
間の合計がそれぞれ前記クロックの１周期より短く前記
クロックの１周期内の第１の論理レベルの期間よりも長
いことを特徴とする分周回路。 - 【請求項６】 請求項４または５記載の分周回路におい
て、 前記遅延増幅機能素子を非反転論理回路で構成し、 前記反転遅延増幅機能素子を反転論理回路で構成したこ
とを特徴とする分周回路。 - 【請求項７】 入，出力端子およびゲート端子を持ち、
互いに同相の単相クロック信号をゲート端子に入力する
ことによってオン・オフ動作を行なう第１および第２の
トランスミッションゲートと、 相補入，出力端子を有し、前記第１および第２のトラン
スミッションゲートの出力端子に接続された該相補入力
端子からの相補入力信号に対し遅延および増幅を合わせ
行なう機能を持ち、その相補出力を前記第１および第２
のトランスミッションゲートの入力端子にたすきがけ接
続で出力する素子と、 該遅延増幅機能素子の相補出力端子に接続され、前記ク
ロック信号の周波数の整数分の１の周波数を持った互い
に逆位相の分周信号を出力する第１，第２の分周出力端
子とを備えたことを特徴とする分周回路。 - 【請求項８】 請求項７記載の分周回路において、 前記第１のトランスミッションゲートおよび前記遅延増
幅機能素子の遅延時間の合計，および前記第２のトラン
スミッションゲートおよび前記遅延増幅機能素子の遅延
時間の合計がそれぞれ前記クロックの１周期より短く、
前記クロックの１周期内の第１の論理レベルの期間より
も長いことを特徴とする分周回路。 - 【請求項９】 請求項７または８記載の分周回路におい
て、 前記遅延増幅機能素子を相補入出力機能を持つ非反転論
理回路で構成したことを特徴とする分周回路。 - 【請求項１０】 請求項７または８記載の分周回路にお
いて、 前記遅延増幅機能素子を第１，第２の２入力ＮＯＲ論理
回路で構成し、 該第１の２入力ＮＯＲ論理回路の第１の入力端子と、前
記第１のトランスミッションゲートの出力端子を、 該第１の２入力ＮＯＲ論理回路の第２の入力端子と、該
第２の２入力ＮＯＲ論理回路の出力端子を、 該第２の２入力ＮＯＲ論理回路の第１の入力端子と、前
記第２のトランスミッションゲートの出力端子を、 該第２の２入力ＮＯＲ論理回路の第２の入力端子と、該
第１の２入力ＮＯＲ論理回路の出力端子を、 該第１の２入力ＮＯＲ論理回路の出力端子と、前記第１
のトランスミッションゲートの入力端子を、 該第２の２入力ＮＯＲ論理回路の出力端子と、前記第２
のトランスミッションゲートの入力端子を、 それぞれ接続したことを特徴とする分周回路。 - 【請求項１１】 請求項７または８記載の分周回路にお
いて、 前記遅延増幅機能素子を第１，第２の２入力ＮＡＮＤ論
理回路で構成し、 該第１の２入力ＮＡＮＤ論理回路の第１の入力端子と、
前記第１のトランスミッションゲートの出力端子を、 該第１の２入力ＮＡＮＤ論理回路の第２の入力端子と、
該第２の２入力ＮＡＮＤ論理回路の出力端子を、 該第２の２入力ＮＡＮＤ論理回路の第１の入力端子と、
前記第２のトランスミッションゲートの出力端子を、 該第２の２入力ＮＡＮＤ論理回路の第２の入力端子と、
該第１の２入力ＮＡＮＤ論理回路の出力端子を、 該第１の２入力ＮＡＮＤ論理回路の出力端子と、前記第
１のトランスミッションゲートの入力端子を、 該第２の２入力ＮＡＮＤ論理回路の出力端子と、前記第
２のトランスミッションゲートの入力端子を、 それぞれ接続したことを特徴とする分周回路。 - 【請求項１２】 入，出力端子およびゲート端子を持
ち、互いに同相の単相クロック信号をゲート端子に入力
することによってオン・オフ動作を行なう第１および第
２のトランスミッションゲートと、相補入，出力端子を
有し、前記第１および第２のトランスミッションゲート
の出力端子に接続された該相補入力端子からの相補入力
信号に対し遅延および増幅を合わせ行なう機能を有する
第１の遅延増幅機能素子とからなる直列接続体を１段あ
るいは複数段直列に接続してなる直列回路と、 入，出力端子およびゲート端子を持ち、該入力端子が前
記直列回路の相補出力端子に接続され、ゲート端子に前
記第１，第２のトランスミッションゲートと同相のクロ
ック信号を入力することによってオン・オフ動作を行な
う第３，第４のトランスミッションゲートと、 相補入，出力端子を有し、前記第３および第４のトラン
スミッションゲートの出力端子に接続された該相補入力
端子からの相補入力信号に対し遅延および増幅を合わせ
行なう機能を持ちその相補出力を前記直列回路の相補入
力端子にたすきがけ接続で出力する第２の遅延増幅機能
素子と、 該第２の遅延増幅機能素子の相補出力端子に接続され前
記クロック信号の周波数の整数分の１の周波数を持った
互いに逆位相の分周信号を出力する第１，第２の分周出
力端子とを備えたことを特徴とする分周回路。 - 【請求項１３】 請求項１２記載の分周回路において、 前記第１のトランスミッションゲートおよび前記第１の
遅延増幅機能素子の遅延時間の合計，前記第２のトラン
スミッションゲートおよび前記第１の遅延増幅機能素子
の遅延時間の合計，前記第３のトランスミッションゲー
トおよび前記第２の遅延増幅機能素子の遅延時間の合
計，前記第４のトランスミッションゲートおよび前記第
２の遅延増幅機能素子の遅延時間がそれぞれ前記クロッ
クの１周期より短く前記クロックの１周期内の第１の論
理レベルの期間よりも長いことを特徴とする分周回路。 - 【請求項１４】 請求項１２または１３記載の分周回路
において、 前記第１，第２の遅延増幅機能素子を相補入出力機能を
持つ非反転論理回路で構成したことを特徴とする分周回
路。 - 【請求項１５】 請求項１２または１３記載の分周回路
において、 前記第２の遅延増幅機能素子を第１，第２の２入力ＮＯ
Ｒ論理回路で構成し、 該第１の２入力ＮＯＲ論理回路の第１の入力端子と、前
記第１のトランスミッションゲートの出力端子を、 該第１の２入力ＮＯＲ論理回路の第２の入力端子と、該
第２の２入力ＮＯＲ論理回路の出力端子を、 該第２の２入力ＮＯＲ論理回路の第１の入力端子と、前
記第２のトランスミッションゲートの出力端子を、 該第２の２入力ＮＯＲ論理回路の第２の入力端子と、該
第１の２入力ＮＯＲ論理回路の出力端子を、 該第１の２入力ＮＯＲ論理回路の出力端子と、前記第１
のトランスミッションゲートの入力端子を、 該第２の２入力ＮＯＲ論理回路の出力端子と、前記第２
のトランスミッションゲートの入力端子を、 それぞれ接続したことを特徴とする分周回路。 - 【請求項１６】 請求項７または８記載の分周回路にお
いて、 前記第２の遅延増幅機能素子を第１，第２の２入力ＮＡ
ＮＤ論理回路で構成し、 該第１の２入力ＮＡＮＤ論理回路の第１の入力端子と、
前記第１のトランスミッションゲートの出力端子を、 該第１の２入力ＮＡＮＤ論理回路の第２の入力端子と、
該第２の２入力ＮＡＮＤ論理回路の出力端子を、 該第２の２入力ＮＡＮＤ論理回路の第１の入力端子と、
前記第２のトランスミッションゲートの出力端子を、 該第２の２入力ＮＡＮＤ論理回路の第２の入力端子と、
該第１の２入力ＮＡＮＤ論理回路の出力端子を、 該第１の２入力ＮＡＮＤ論理回路の出力端子と、前記第
１のトランスミッションゲートの入力端子を、 該第２の２入力ＮＡＮＤ論理回路の出力端子と、前記第
２のトランスミッションゲートの入力端子を、 それぞれ接続したことを特徴とする分周回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5182415A JPH0738423A (ja) | 1993-07-23 | 1993-07-23 | 分周回路 |
| US08/279,101 US5509040A (en) | 1993-07-23 | 1994-07-22 | Frequency divider |
| EP94111492A EP0635944A1 (en) | 1993-07-23 | 1994-07-22 | Frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5182415A JPH0738423A (ja) | 1993-07-23 | 1993-07-23 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738423A true JPH0738423A (ja) | 1995-02-07 |
Family
ID=16117894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5182415A Pending JPH0738423A (ja) | 1993-07-23 | 1993-07-23 | 分周回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5509040A (ja) |
| EP (1) | EP0635944A1 (ja) |
| JP (1) | JPH0738423A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007188395A (ja) * | 2006-01-16 | 2007-07-26 | Elpida Memory Inc | クロック信号発生回路 |
| JP2012521669A (ja) * | 2009-03-19 | 2012-09-13 | クゥアルコム・インコーポレイテッド | 同期出力を有する周波数分周器 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854918A (en) * | 1996-01-24 | 1998-12-29 | Ricoh Company Ltd. | Apparatus and method for self-timed algorithmic execution |
| JPH1013200A (ja) * | 1996-06-26 | 1998-01-16 | Mitsubishi Electric Corp | 可変遅延回路 |
| US7777535B1 (en) * | 2008-05-22 | 2010-08-17 | United States Of America As Represented By The Secretary Of The Navy | Coupled nonlinear elements for frequency down-conversion systems and methods |
| JP2009250807A (ja) * | 2008-04-07 | 2009-10-29 | Seiko Epson Corp | 周波数測定装置及び測定方法 |
| JP2010271091A (ja) * | 2009-05-20 | 2010-12-02 | Seiko Epson Corp | 周波数測定装置 |
| JP5440999B2 (ja) * | 2009-05-22 | 2014-03-12 | セイコーエプソン株式会社 | 周波数測定装置 |
| JP5517033B2 (ja) * | 2009-05-22 | 2014-06-11 | セイコーエプソン株式会社 | 周波数測定装置 |
| JP5582447B2 (ja) * | 2009-08-27 | 2014-09-03 | セイコーエプソン株式会社 | 電気回路、同電気回路を備えたセンサーシステム、及び同電気回路を備えたセンサーデバイス |
| JP5815918B2 (ja) * | 2009-10-06 | 2015-11-17 | セイコーエプソン株式会社 | 周波数測定方法、周波数測定装置及び周波数測定装置を備えた装置 |
| JP5876975B2 (ja) * | 2009-10-08 | 2016-03-02 | セイコーエプソン株式会社 | 周波数測定装置及び周波数測定装置における変速分周信号の生成方法 |
| JP5883558B2 (ja) | 2010-08-31 | 2016-03-15 | セイコーエプソン株式会社 | 周波数測定装置及び電子機器 |
| US11444619B2 (en) * | 2020-09-07 | 2022-09-13 | Changxin Memory Technologies, Inc. | Driving circuit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5032866A (ja) * | 1973-07-24 | 1975-03-29 | ||
| JPS593897B2 (ja) * | 1975-07-25 | 1984-01-26 | シチズン時計株式会社 | ブンシユウカイロ |
| JPS567527A (en) * | 1979-07-02 | 1981-01-26 | Matsushita Electric Ind Co Ltd | High speed frequency division circuit |
| JPS62176218A (ja) * | 1986-01-29 | 1987-08-03 | Sony Corp | 分周装置 |
| JPS62202617A (ja) * | 1986-03-03 | 1987-09-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路 |
| JPS63290408A (ja) * | 1987-05-22 | 1988-11-28 | Fujitsu Ltd | 高速可変分周器 |
| JPH0683065B2 (ja) * | 1988-02-09 | 1994-10-19 | 沖電気工業株式会社 | 分周回路 |
| FR2627917A1 (fr) * | 1988-02-26 | 1989-09-01 | Radiotechnique Compelec | Element de memoire du type maitre-esclave et bascule pour diviseur de frequence par 2 comportant de tels elements de memoire |
| JP2747697B2 (ja) * | 1988-05-23 | 1998-05-06 | 日本電信電話株式会社 | ダイナミック分周器 |
| JPH01303928A (ja) * | 1988-06-01 | 1989-12-07 | Nec Corp | ダイナミック型分周器 |
| FR2632794B1 (fr) * | 1988-06-10 | 1990-10-05 | Labo Electronique Physique | Circuit hyperfrequences comprenant un circuit diviseur de frequences par deux a fonctionnement en dynamique |
| JPH03195214A (ja) * | 1989-12-25 | 1991-08-26 | Sharp Corp | ダイナミック分周器 |
| JP2824121B2 (ja) * | 1990-05-09 | 1998-11-11 | シャープ株式会社 | ダイナミック型分周回路 |
-
1993
- 1993-07-23 JP JP5182415A patent/JPH0738423A/ja active Pending
-
1994
- 1994-07-22 US US08/279,101 patent/US5509040A/en not_active Expired - Fee Related
- 1994-07-22 EP EP94111492A patent/EP0635944A1/en not_active Ceased
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007188395A (ja) * | 2006-01-16 | 2007-07-26 | Elpida Memory Inc | クロック信号発生回路 |
| JP2012521669A (ja) * | 2009-03-19 | 2012-09-13 | クゥアルコム・インコーポレイテッド | 同期出力を有する周波数分周器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0635944A1 (en) | 1995-01-25 |
| US5509040A (en) | 1996-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0738423A (ja) | 分周回路 | |
| US6633188B1 (en) | Sense amplifier-based flip-flop with asynchronous set and reset | |
| US8717079B2 (en) | Flip-flop for low swing clock signal | |
| US6563357B1 (en) | Level converting latch | |
| US11509294B2 (en) | Reduced area, reduced power flip-flop | |
| JPH04503135A (ja) | 高速プリスケーラ | |
| US10620915B2 (en) | Full adder circuits with reduced delay | |
| US6204708B1 (en) | Apparatus and method for an improved master-slave flip-flop with non-overlapping clocks | |
| US6366151B1 (en) | Waveform correction circuit | |
| JP2004064557A (ja) | フリップフロップ回路およびシフトレジスタ | |
| US6373310B1 (en) | Scalable set/reset circuit with improved rise/fall mismatch | |
| JP4756135B2 (ja) | 周波数分周器 | |
| US20070241796A1 (en) | D-type static latch for high frequency circuit | |
| JPH08116242A (ja) | 論理回路 | |
| EP1542365B1 (en) | Dynamic logic return-to-zero latching circuit | |
| JPS607224A (ja) | デ−タラツチ回路 | |
| US7038519B1 (en) | Digital clock manager having cascade voltage switch logic clock paths | |
| JP2786463B2 (ja) | フリップフロップ回路 | |
| US6404253B1 (en) | High speed, low setup time voltage sensing flip-flop | |
| JPS63103511A (ja) | フリツプフロツプ回路 | |
| JPH05259893A (ja) | 半導体集積回路 | |
| US11133921B1 (en) | High-speed synchronizer with lower metastability failure rate | |
| US11025235B2 (en) | Level shifter | |
| JPS6240816A (ja) | ラツチ回路およびこのラツチ回路を用いたフリツプフロツプ回路 | |
| JPH02210907A (ja) | フリップフロップ回路 |