JPH0738445B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0738445B2 JPH0738445B2 JP62049115A JP4911587A JPH0738445B2 JP H0738445 B2 JPH0738445 B2 JP H0738445B2 JP 62049115 A JP62049115 A JP 62049115A JP 4911587 A JP4911587 A JP 4911587A JP H0738445 B2 JPH0738445 B2 JP H0738445B2
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- JP
- Japan
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- layer
- forming
- film
- type
- silicon
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明な半導体集積回路装置の製造方法に関する。
半導体集積回路装置の集積度を高めるための立体構造デ
バイス（３次元デバイス）としては、Si基板の上に絶縁
膜を成膜し、その上にまたSi層を成膜するSOI技術があ
る。また、CMOSトランジスタのラッチアップ耐性を高め
るために、高濃度不純物を有するSi基板の上にエピタキ
シャルSi層を成膜し、この膜の中に能動素子を形成する
技術がある。
バイス（３次元デバイス）としては、Si基板の上に絶縁
膜を成膜し、その上にまたSi層を成膜するSOI技術があ
る。また、CMOSトランジスタのラッチアップ耐性を高め
るために、高濃度不純物を有するSi基板の上にエピタキ
シャルSi層を成膜し、この膜の中に能動素子を形成する
技術がある。
上述した従来技術のうち、SOI技術では、絶縁膜上に良
質で均一なSi単結晶が未だ形成できていない。特に、結
晶面方位が一定していないことは集積回路装置の特性ば
らつきをもたらす原因となっている。
質で均一なSi単結晶が未だ形成できていない。特に、結
晶面方位が一定していないことは集積回路装置の特性ば
らつきをもたらす原因となっている。
また、高濃度不純物を有する基板上のエピタキシャル層
を用いる方法は、CMOSトランジスタのウェル構造が同じ
寸法ならばラッチアップ耐性を１桁上げる効果がある
が、ウェル分離に多くの面積を必要とするため、高密度
のCMOS集積回路装置を実現できないという問題点があ
る。
を用いる方法は、CMOSトランジスタのウェル構造が同じ
寸法ならばラッチアップ耐性を１桁上げる効果がある
が、ウェル分離に多くの面積を必要とするため、高密度
のCMOS集積回路装置を実現できないという問題点があ
る。
本発明の目的は、上記欠点を除去し、高集積化された半
導体集積回路装置の製造方法を提供することにある。
導体集積回路装置の製造方法を提供することにある。
本発明の半導体集積回路装置の製造方法は、第１導電型
シリコン基板上に設けられたシリコン酸化膜中に溝を形
成する工程と、選択エピタキシャル法により前記溝中に
第２導電型シリコン層を形成すると同時にこのシリコン
層の下部に第１の第１導電型層を形成する工程と、イオ
ン注入法により前記シリコン層の上部に第２の第１導電
型層を形成し第１及び第２の第１導電型層間をバックゲ
ート領域とする工程と、異方性エッチング法により前記
シリコン酸化膜をエッチングし前記シリコン層の両側面
に溝を形成する工程と、前記シリコン層の一方の側面に
ゲート酸化膜を形成したのち、前記第１及び第２の第１
導電型層間の前記ゲート酸化膜上に多結晶シリコンから
なるゲート電極を自己整合的に形成する工程と、前記シ
リコン層の他の側面に前記第１の第１導電型層と前記バ
ックゲート領域とに接続するバックゲート電極を自己整
合的に形成する工程とを含んで構成される。
シリコン基板上に設けられたシリコン酸化膜中に溝を形
成する工程と、選択エピタキシャル法により前記溝中に
第２導電型シリコン層を形成すると同時にこのシリコン
層の下部に第１の第１導電型層を形成する工程と、イオ
ン注入法により前記シリコン層の上部に第２の第１導電
型層を形成し第１及び第２の第１導電型層間をバックゲ
ート領域とする工程と、異方性エッチング法により前記
シリコン酸化膜をエッチングし前記シリコン層の両側面
に溝を形成する工程と、前記シリコン層の一方の側面に
ゲート酸化膜を形成したのち、前記第１及び第２の第１
導電型層間の前記ゲート酸化膜上に多結晶シリコンから
なるゲート電極を自己整合的に形成する工程と、前記シ
リコン層の他の側面に前記第１の第１導電型層と前記バ
ックゲート領域とに接続するバックゲート電極を自己整
合的に形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ），（ｂ）及び（ｄ）〜（ｋ）は本発明の第
１の実施例を説明するための工程順に示した半導体チッ
プの断面図、第１図（ｃ）及び（ｌ）は第１図（ｂ）及
び（ｋ）の平面図である。
１の実施例を説明するための工程順に示した半導体チッ
プの断面図、第１図（ｃ）及び（ｌ）は第１図（ｂ）及
び（ｋ）の平面図である。
まず第１図（ａ）に示すように、比抵抗が0.02ΩcmのN+
型Si基板１の表面に高圧酸化により厚さ2.0μｍのSiO2
膜２を形成し、更に厚さ1.0μｍのポリシリコン層3,厚
さ0.2μｍのSiO2膜４及び厚さ1.0μｍの窒化シリコン
（SiN）膜５を順次形成する。次でSiN膜5,SiO2膜４及び
ポリシリコン膜３を同一のマスクを用いてエッチングし
溝を形成する。
型Si基板１の表面に高圧酸化により厚さ2.0μｍのSiO2
膜２を形成し、更に厚さ1.0μｍのポリシリコン層3,厚
さ0.2μｍのSiO2膜４及び厚さ1.0μｍの窒化シリコン
（SiN）膜５を順次形成する。次でSiN膜5,SiO2膜４及び
ポリシリコン膜３を同一のマスクを用いてエッチングし
溝を形成する。
次に第１図（ｂ）に示すように、ポリシリコン膜３の側
面を酸化したのち、全面に厚さ1.0μｍのSiN膜６を形成
し次で第１図（ｃ）に示すフォトレジストをマスクとし
てSiN膜を垂直エッチングして溝9Aを形成しSiO2膜２の
表面を露出すると共にサイドウォール８を形成する。
面を酸化したのち、全面に厚さ1.0μｍのSiN膜６を形成
し次で第１図（ｃ）に示すフォトレジストをマスクとし
てSiN膜を垂直エッチングして溝9Aを形成しSiO2膜２の
表面を露出すると共にサイドウォール８を形成する。
続いて第１図（ｄ）に示す様に、同じフォトレジスト７
をマスクとしSiO2膜２を垂直エッチングして溝9Bを形成
する。
をマスクとしSiO2膜２を垂直エッチングして溝9Bを形成
する。
次に第１図（ｅ）に示すように、露出したSiN膜５を除
去したのち、フォトレジスト７を除去する。次で溝9Bの
部分に選択的に、比抵抗数Ω・cmのＰ型エピタキシャル
層10を形成する。この時同時にＰ型エピタキシャル層10
の底面部には、N+型Si基板１からのオートドーピングに
よりN+型層10Aが形成される。
去したのち、フォトレジスト７を除去する。次で溝9Bの
部分に選択的に、比抵抗数Ω・cmのＰ型エピタキシャル
層10を形成する。この時同時にＰ型エピタキシャル層10
の底面部には、N+型Si基板１からのオートドーピングに
よりN+型層10Aが形成される。
次に第１図（ｆ）に示すように、ヒ素をイオン注入して
Ｐ型エピタキシャル層10の表面に深さ0.5μｍ程度のN+
型層10Bを形成する。次でポリシリコン層３をマスクと
してSiO2膜２を垂直エッチングし、Ｐ型エピタキシャル
層10の側面に溝11を形成したのち未除去のSiN膜５を全
て除去する。
Ｐ型エピタキシャル層10の表面に深さ0.5μｍ程度のN+
型層10Bを形成する。次でポリシリコン層３をマスクと
してSiO2膜２を垂直エッチングし、Ｐ型エピタキシャル
層10の側面に溝11を形成したのち未除去のSiN膜５を全
て除去する。
次に第１図（ｇ）に示すように、Ｐ型エピタキシャル層
10の側面に将来ゲート絶縁膜となる厚さ300ÅのSiO2膜1
2を酸化により形成したのち、全面にフォトレジスト7A
を塗布する。続いて垂直エッチングにより溝11以外のフ
ォトレジスト7Aとポリシリコン層３表面に形成されたSi
O2膜4Aを除去する。
10の側面に将来ゲート絶縁膜となる厚さ300ÅのSiO2膜1
2を酸化により形成したのち、全面にフォトレジスト7A
を塗布する。続いて垂直エッチングにより溝11以外のフ
ォトレジスト7Aとポリシリコン層３表面に形成されたSi
O2膜4Aを除去する。
次に第１図（ｈ）に示すように、側面のSiO2膜4Aとポリ
シリコン膜３をエッチングしたのち、溝11中のフォトレ
ジスト7Aを除去する。次で全面にN+型ポリシリコン層13
を形成する。
シリコン膜３をエッチングしたのち、溝11中のフォトレ
ジスト7Aを除去する。次で全面にN+型ポリシリコン層13
を形成する。
次に第１図（ｉ）に示すように、N+型ポリシリコン層13
を垂直エッチングし、溝11中のみにN+型ポリシリコン13
A,13Bを残したのち、その表面を酸化する。
を垂直エッチングし、溝11中のみにN+型ポリシリコン13
A,13Bを残したのち、その表面を酸化する。
次に第１図（ｊ）に示すように、フォトリソグラフィ工
程を経て、図の左側のポリシリコン層13Aとエピタキシ
ャル層10の側面のSiO2膜12を除去する。次で、溝の中程
の深さまでWSi2層14を埋め、アニールしてシリサイド化
反応させる。
程を経て、図の左側のポリシリコン層13Aとエピタキシ
ャル層10の側面のSiO2膜12を除去する。次で、溝の中程
の深さまでWSi2層14を埋め、アニールしてシリサイド化
反応させる。
次に第１図（ｋ）に示すように、溝の上面側面を酸化
し、更に溝の残りをCVD法によるSiO2膜15で埋める。本
図に於いて、N+型Si基板１から拡散した底部のN+型層10
AはMOSFETのソースをなし、Ｐ型エピタキシャル層10は
バックゲート,N+型層10Bはドレイン,SiO2層12はゲート
絶縁膜,WSi2層14はバックゲート電極をなし、全体でＮ
チャンネルMOSFETが構成される。
し、更に溝の残りをCVD法によるSiO2膜15で埋める。本
図に於いて、N+型Si基板１から拡散した底部のN+型層10
AはMOSFETのソースをなし、Ｐ型エピタキシャル層10は
バックゲート,N+型層10Bはドレイン,SiO2層12はゲート
絶縁膜,WSi2層14はバックゲート電極をなし、全体でＮ
チャンネルMOSFETが構成される。
あとは、通常の方法で、各ドレイン，ソース，ゲートに
金属配線を接続することにより第１の実施例の半導体集
積回路装置が完成する。
金属配線を接続することにより第１の実施例の半導体集
積回路装置が完成する。
MOSFET動作においては、ゲート電極とバックゲート領域
（チャンネル領域ともいう）間の電位差VGがあるしきい
値電圧VTを越えた時にバックゲート領域の表面にチャン
ネルが形成され、ソースからドレインにキャリアが流れ
る。シリコン基板に不純物を導入してソース・ドレイン
を形成した場合は、バックゲート領域はシリコン基板か
ら構成される為、シリコン基板を電源に接続することに
よりバックゲート領域の電位は安定したものとなる。
（チャンネル領域ともいう）間の電位差VGがあるしきい
値電圧VTを越えた時にバックゲート領域の表面にチャン
ネルが形成され、ソースからドレインにキャリアが流れ
る。シリコン基板に不純物を導入してソース・ドレイン
を形成した場合は、バックゲート領域はシリコン基板か
ら構成される為、シリコン基板を電源に接続することに
よりバックゲート領域の電位は安定したものとなる。
しかし本発明のように、シリコン酸化膜の溝中にMOSFET
を形成した場合、バックゲート領域の電位を固定しない
とゲート電極にある電位を与えてもVGが一定にならない
為、MOSFETの動作は不安定になる。この為実施例におい
ては、バックゲート電極を設けてバックゲート領域に電
位を与えられるように構成している。尚、バックゲート
領域は一般にソースと同電位で用いられる。
を形成した場合、バックゲート領域の電位を固定しない
とゲート電極にある電位を与えてもVGが一定にならない
為、MOSFETの動作は不安定になる。この為実施例におい
ては、バックゲート電極を設けてバックゲート領域に電
位を与えられるように構成している。尚、バックゲート
領域は一般にソースと同電位で用いられる。
この第１の実施例では、第１図（ｌ）に示すように、ソ
ース，バックゲート・ドレインを収容する選択的に形成
されたＰ型エピタキシャル層10に対して、N+型ポリシリ
コン層13Bのゲート電極と、WSi2層14のバックゲート電
極とが自己整合的に同じ幅Wyを以って配置される。又垂
直方向の幅についてみると、ゲート電極とバックゲート
電極の幅WXはSin膜からなるサイドウォール８の厚みで
規定されている。
ース，バックゲート・ドレインを収容する選択的に形成
されたＰ型エピタキシャル層10に対して、N+型ポリシリ
コン層13Bのゲート電極と、WSi2層14のバックゲート電
極とが自己整合的に同じ幅Wyを以って配置される。又垂
直方向の幅についてみると、ゲート電極とバックゲート
電極の幅WXはSin膜からなるサイドウォール８の厚みで
規定されている。
このように平面上の配置・寸法が自己整合的に決められ
るため、フォトリソグラフィ工程に於ける位置合わせず
れを考慮したマージンを設計に取りいれる必要がないの
で、素子の高密度化に威力を発揮する。
るため、フォトリソグラフィ工程に於ける位置合わせず
れを考慮したマージンを設計に取りいれる必要がないの
で、素子の高密度化に威力を発揮する。
第２図（ｂ），（ｄ），（ｅ）は本発明の第２の実施例
を説明するための工程順に示した半導体チップの断面
図、第２図（ａ）及び（ｃ）は第２図（ｂ）及び（ｄ）
の平面図であり、本発明をCMOSFETに適用した場合を示
している。
を説明するための工程順に示した半導体チップの断面
図、第２図（ａ）及び（ｃ）は第２図（ｂ）及び（ｄ）
の平面図であり、本発明をCMOSFETに適用した場合を示
している。
まず第２図（ａ），（ｂ）に示すように、P+型Si基板10
1の所望の領域に深さ2.0μｍのN+型ドープ層102を形成
した後、第１の実施例の場合と同様にSiO2膜103,ポリシ
リコン層104,SiO2膜105,SiN膜106を成膜し、パターン形
成した後、SiN膜107を成膜してフォトレジスト108をマ
スクとしてSiN膜７を垂直エッチングしてサイドウォー
ル109を形成し、しかる後SiO2膜103を垂直エッチングし
溝110を穿つ。
1の所望の領域に深さ2.0μｍのN+型ドープ層102を形成
した後、第１の実施例の場合と同様にSiO2膜103,ポリシ
リコン層104,SiO2膜105,SiN膜106を成膜し、パターン形
成した後、SiN膜107を成膜してフォトレジスト108をマ
スクとしてSiN膜７を垂直エッチングしてサイドウォー
ル109を形成し、しかる後SiO2膜103を垂直エッチングし
溝110を穿つ。
次に第２図（ｃ），（ｄ）に示すように、サイドウォー
ル109を除去してから、フォトレジスト108を除去した
後、フォトリソグラフィ工程を経て溝110の間のSiN膜10
7を除去し、しかる後ノンドープのエピタキシャル層11
1,112を選択成長し、111にはリンを、112にはボロン
を、高エネルギーインオン注入によりドープしてそれぞ
れ数Ω・cmのＮ型,P型となし、しかる後エピタキシャル
層111には高濃度ボロンを、またエピタキシャル層112に
は高濃度ヒ素をドープし、更に第１の実施例と同様に、
SiN膜で覆われていない部分のSiO2膜103を垂直エッチン
グして溝を形成し、未除去のSiN膜106,107を除去した
後、ゲート絶縁膜113を形成し、ポリシリコン層104を除
去した後、溝をN+型ポリシリコン114で埋め、表面を酸
化する。
ル109を除去してから、フォトレジスト108を除去した
後、フォトリソグラフィ工程を経て溝110の間のSiN膜10
7を除去し、しかる後ノンドープのエピタキシャル層11
1,112を選択成長し、111にはリンを、112にはボロン
を、高エネルギーインオン注入によりドープしてそれぞ
れ数Ω・cmのＮ型,P型となし、しかる後エピタキシャル
層111には高濃度ボロンを、またエピタキシャル層112に
は高濃度ヒ素をドープし、更に第１の実施例と同様に、
SiN膜で覆われていない部分のSiO2膜103を垂直エッチン
グして溝を形成し、未除去のSiN膜106,107を除去した
後、ゲート絶縁膜113を形成し、ポリシリコン層104を除
去した後、溝をN+型ポリシリコン114で埋め、表面を酸
化する。
次に第２図（ｅ）に示すように、第１の実施例と同様に
両サイドＮ型ポリシリコン層114を、フォトリソグラフ
ィ工程を経て除去し、WSi2により埋めてバックゲートの
電極115を形成する。第２図（ｅ）に於いてＮ型ポリシ
リコン114は共通のゲート電極をなし、左側がＰチャン
ネルMOSFET,右側がＮチャンネルMOSFETをなし、全体でC
MOSFETを構成している。
両サイドＮ型ポリシリコン層114を、フォトリソグラフ
ィ工程を経て除去し、WSi2により埋めてバックゲートの
電極115を形成する。第２図（ｅ）に於いてＮ型ポリシ
リコン114は共通のゲート電極をなし、左側がＰチャン
ネルMOSFET,右側がＮチャンネルMOSFETをなし、全体でC
MOSFETを構成している。
このようにして形成された第２の実施例においても、第
１の実施例と同様に、ゲート電極及びバックゲート電極
115は自己整合的に決められるため、素子の高密度化が
可能となる。特にエピタキシャル層ペアの間に共通のゲ
ート電極を形成することにより、CMOSFETの面積を更に
低減できる効果がある。また、CMOSFETをSi基板のN+型
およびP+型領域にまたがって形成することにより、低濃
度のウェル領域を必要としないため、ラッチアップ耐性
が格段に強化されるが、そのためCMOS分離領域の面積が
低減され、以って高密度CMOS集積回路を実現できる。
１の実施例と同様に、ゲート電極及びバックゲート電極
115は自己整合的に決められるため、素子の高密度化が
可能となる。特にエピタキシャル層ペアの間に共通のゲ
ート電極を形成することにより、CMOSFETの面積を更に
低減できる効果がある。また、CMOSFETをSi基板のN+型
およびP+型領域にまたがって形成することにより、低濃
度のウェル領域を必要としないため、ラッチアップ耐性
が格段に強化されるが、そのためCMOS分離領域の面積が
低減され、以って高密度CMOS集積回路を実現できる。
以上説明したように本発明は、エピタキシャル層に、下
から順次ソース領域，バックゲート領域及びドレイン領
域を形成し、エピタキシャル層の一方の側面にゲート絶
縁膜を介して自己整合的なゲート電極をそしてエピタキ
シャル層の他方の側面にバックゲート領域及びソース領
域に接続するバックゲート電極を形成することによりMO
SFETの所要面積を大きく低減でき、集積回路装置を高密
度化にできる効果がある。
から順次ソース領域，バックゲート領域及びドレイン領
域を形成し、エピタキシャル層の一方の側面にゲート絶
縁膜を介して自己整合的なゲート電極をそしてエピタキ
シャル層の他方の側面にバックゲート領域及びソース領
域に接続するバックゲート電極を形成することによりMO
SFETの所要面積を大きく低減でき、集積回路装置を高密
度化にできる効果がある。
第１図（ａ），（ｂ）及び（ｄ）〜（ｋ）は本発明の第
１の実施例を説明するための工程順に示した半導体チッ
プの断面図、第１図（ｃ）及び（ｌ）は第１図（ｂ）及
び（ｋ）の平面図、第２図（ｂ），（ｄ），（ｅ）は本
発明の第２の実施例を説明するための工程順に示した半
導体チップの断面図、第２図（ａ）及び（ｃ）は第２図
（ｂ）及び（ｄ）の平面図である。 １……N+型Si基板、２……SiO2膜、３……ポリシリコン
層、４……SiO2膜、5,6……SiN膜、７……フォトレジス
ト、８……サイドウォール、9A,9B……溝、10……エピ
タキシャル層、10A,10B……N+型層、11……溝、12……S
iO2膜、13……N+型ポリシリコン層、14……WSi2層、15
……SiO2膜、101……P+型Si基板、102……N+型ドープ
層、103……SiO2膜、104……ポリシリコン層、105……S
iO2膜、106,107……SiN膜、108……フォトレジスト、10
9……サイドウォール、110……溝、111,112……エピタ
キシャル層、113……ゲート絶縁膜、114……N+型ポリシ
リコン、115……バックゲート電極。
１の実施例を説明するための工程順に示した半導体チッ
プの断面図、第１図（ｃ）及び（ｌ）は第１図（ｂ）及
び（ｋ）の平面図、第２図（ｂ），（ｄ），（ｅ）は本
発明の第２の実施例を説明するための工程順に示した半
導体チップの断面図、第２図（ａ）及び（ｃ）は第２図
（ｂ）及び（ｄ）の平面図である。 １……N+型Si基板、２……SiO2膜、３……ポリシリコン
層、４……SiO2膜、5,6……SiN膜、７……フォトレジス
ト、８……サイドウォール、9A,9B……溝、10……エピ
タキシャル層、10A,10B……N+型層、11……溝、12……S
iO2膜、13……N+型ポリシリコン層、14……WSi2層、15
……SiO2膜、101……P+型Si基板、102……N+型ドープ
層、103……SiO2膜、104……ポリシリコン層、105……S
iO2膜、106,107……SiN膜、108……フォトレジスト、10
9……サイドウォール、110……溝、111,112……エピタ
キシャル層、113……ゲート絶縁膜、114……N+型ポリシ
リコン、115……バックゲート電極。
Claims (1)
- 【請求項１】第１導電型シリコン基板上に設けられたシ
リコン酸化膜中に溝を形成する工程と、選択エピタキシ
ャル法により前記溝中に第２導電型シリコン層を形成す
ると同時に該シリコン層の下部に第１の第１導電型層を
形成する工程と、イオン注入法により前記シリコン層の
上部に第２の第１導電型層を形成し、第１及び第２の第
１導電型層間をバックゲート領域とする工程と、異方性
エッチング法により前記シリコン酸化膜をエッチングし
前記シリコン層の両側面に溝を形成する工程と、前記シ
リコン層の一方の側面にゲート酸化膜を形成したのち、
前記第１及び第２の第１導電型層間の前記ゲート酸化膜
上に多結晶シリコンからなるゲート電極を自己整合的に
形成する工程と、前記シリコン層の他の側面に前記第１
の第１導電型層と前記バックゲート領域とに接続するバ
ックゲート電極を自己整合的に形成する工程とを含むこ
とを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049115A JPH0738445B2 (ja) | 1987-03-03 | 1987-03-03 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049115A JPH0738445B2 (ja) | 1987-03-03 | 1987-03-03 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63213969A JPS63213969A (ja) | 1988-09-06 |
| JPH0738445B2 true JPH0738445B2 (ja) | 1995-04-26 |
Family
ID=12822066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62049115A Expired - Lifetime JPH0738445B2 (ja) | 1987-03-03 | 1987-03-03 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738445B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283456A (en) * | 1992-06-17 | 1994-02-01 | International Business Machines Corporation | Vertical gate transistor with low temperature epitaxial channel |
| JP2004207706A (ja) * | 2002-12-10 | 2004-07-22 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146976A (en) * | 1979-05-02 | 1980-11-15 | Nec Corp | Insulating gate field effect transistor |
| JPS59138367A (ja) * | 1983-01-28 | 1984-08-08 | Sony Corp | 半導体装置 |
-
1987
- 1987-03-03 JP JP62049115A patent/JPH0738445B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63213969A (ja) | 1988-09-06 |
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