JPH098290A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH098290A JPH098290A JP7153483A JP15348395A JPH098290A JP H098290 A JPH098290 A JP H098290A JP 7153483 A JP7153483 A JP 7153483A JP 15348395 A JP15348395 A JP 15348395A JP H098290 A JPH098290 A JP H098290A
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタに所望の基板電位が与え
られ、パンチスルーを起こしにくい半導体装置を得る。 【構成】 半導体領域２、１２は主面から垂直方向に延
在し、垂直面である表面とこの表面に対向した裏面とを
有する柱状部３、１３を有する。縦型ＭＯＳトランジス
タは、柱状部３、１３の表面にゲート絶縁膜５、１５を
介して対向し、下側面が半導体領域２、１２の主面にゲ
ート絶縁膜５、１５を介して対向して配設されたゲート
電極４、１４と、柱状部３、１３の上端部に形成された
ソース領域６、１６と、半導体領域２、１２の主面に一
部がゲート電極４、１４の下側面と重なって形成される
ドレイン領域７１７と、柱状部３、１３の裏面にバック
ゲート絶縁膜９、１９を介して対向して配設されたバッ
クゲート電極８、１８とによって構成されている。
られ、パンチスルーを起こしにくい半導体装置を得る。 【構成】 半導体領域２、１２は主面から垂直方向に延
在し、垂直面である表面とこの表面に対向した裏面とを
有する柱状部３、１３を有する。縦型ＭＯＳトランジス
タは、柱状部３、１３の表面にゲート絶縁膜５、１５を
介して対向し、下側面が半導体領域２、１２の主面にゲ
ート絶縁膜５、１５を介して対向して配設されたゲート
電極４、１４と、柱状部３、１３の上端部に形成された
ソース領域６、１６と、半導体領域２、１２の主面に一
部がゲート電極４、１４の下側面と重なって形成される
ドレイン領域７１７と、柱状部３、１３の裏面にバック
ゲート絶縁膜９、１９を介して対向して配設されたバッ
クゲート電極８、１８とによって構成されている。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳトランジスタ
を備えた半導体装置に係り、特に、バックゲート電極を
有した新規な縦型ＭＯＳトランジスタを備えた半導体装
置に関するものである。
を備えた半導体装置に係り、特に、バックゲート電極を
有した新規な縦型ＭＯＳトランジスタを備えた半導体装
置に関するものである。
【０００２】
【従来の技術】近年、隣接する互いに逆導電型のＭＯＳ
トランジスタとのラッチアップの影響を受けないように
する等種々の利点を有する半導体装置として、各ＭＯＳ
トランジスタを絶縁層上に形成された島状の薄膜のシリ
コン層に個々に形成したものが提案されている。
トランジスタとのラッチアップの影響を受けないように
する等種々の利点を有する半導体装置として、各ＭＯＳ
トランジスタを絶縁層上に形成された島状の薄膜のシリ
コン層に個々に形成したものが提案されている。
【０００３】図３０はこの種の半導体装置、つまりＭＥ
ＳＡ分離法によって形成されたＳＯＩ／ＭＯＳトランジ
スタの簡略断面図であり、図３０において、３０は表面
から所定の深さに埋め込み絶縁層３１が形成された半導
体基板で、埋め込み絶縁層３１の上面にＭＯＳトランジ
スタ毎に島状のシリコン層（この図においてはＮ型のＭ
ＯＳトランジスタ用のＰ型不純物がイオン注入されたＰ
型シリコン層３２とＰ型のＭＯＳトランジスタ用のＮ型
不純物ガ注入されたＮ型シリコン層３３だけを示してい
る。）が形成されているものである。
ＳＡ分離法によって形成されたＳＯＩ／ＭＯＳトランジ
スタの簡略断面図であり、図３０において、３０は表面
から所定の深さに埋め込み絶縁層３１が形成された半導
体基板で、埋め込み絶縁層３１の上面にＭＯＳトランジ
スタ毎に島状のシリコン層（この図においてはＮ型のＭ
ＯＳトランジスタ用のＰ型不純物がイオン注入されたＰ
型シリコン層３２とＰ型のＭＯＳトランジスタ用のＮ型
不純物ガ注入されたＮ型シリコン層３３だけを示してい
る。）が形成されているものである。
【０００４】３４は上記Ｐ型シリコン層３２の表面にシ
リコン酸化膜からなるゲート絶縁膜３５を介して形成さ
れたＮ型のＭＯＳトランジスタのゲート電極、３６及び
３７は上記Ｐ型シリコン層３２にゲート電極３４直下に
位置するチャネル領域を挟んで形成される上記Ｎ型のＭ
ＯＳトランジスタのＮ型のソース領域及ドレイン領域
で、下面が上記埋め込み絶縁層３１の上面に接して形成
されている。３８は上記Ｎ型シリコン層３３の表面にシ
リコン酸化膜からなるゲート絶縁膜３９を介して形成さ
れたＰ型のＭＯＳトランジスタのゲート電極、４０及び
４１は上記Ｎ型シリコン層３３にゲート電極３８直下に
位置するチャネル領域を挟んで形成される上記Ｐ型のＭ
ＯＳトランジスタのＰ型のソース領域及ドレイン領域
で、下面が上記埋め込み絶縁層３１の上面に接して形成
されている。
リコン酸化膜からなるゲート絶縁膜３５を介して形成さ
れたＮ型のＭＯＳトランジスタのゲート電極、３６及び
３７は上記Ｐ型シリコン層３２にゲート電極３４直下に
位置するチャネル領域を挟んで形成される上記Ｎ型のＭ
ＯＳトランジスタのＮ型のソース領域及ドレイン領域
で、下面が上記埋め込み絶縁層３１の上面に接して形成
されている。３８は上記Ｎ型シリコン層３３の表面にシ
リコン酸化膜からなるゲート絶縁膜３９を介して形成さ
れたＰ型のＭＯＳトランジスタのゲート電極、４０及び
４１は上記Ｎ型シリコン層３３にゲート電極３８直下に
位置するチャネル領域を挟んで形成される上記Ｐ型のＭ
ＯＳトランジスタのＰ型のソース領域及ドレイン領域
で、下面が上記埋め込み絶縁層３１の上面に接して形成
されている。
【０００５】４２は上記Ｎ型のＭＯＳトランジスタ及び
上記Ｐ型のＭＯＳトランジスタ上を含めた上記半導体基
板３０の表面上に形成された層間絶縁膜、４３はこの層
間絶縁膜におけるコンタクトホール４２ａを介して上記
Ｎ型のＭＯＳトランジスタのソース領域３６と物理的か
つ電気的に接続される上記Ｎ型のＭＯＳトランジスタの
ソース電極、４４は上記層間絶縁膜４２におけるコンタ
クトホール４２ｂを介して上記Ｎ型のＭＯＳトランジス
タのドレイン領域３７と物理的かつ電気的に接続される
上記Ｎ型のＭＯＳトランジスタのドレイン電極である。
上記Ｐ型のＭＯＳトランジスタ上を含めた上記半導体基
板３０の表面上に形成された層間絶縁膜、４３はこの層
間絶縁膜におけるコンタクトホール４２ａを介して上記
Ｎ型のＭＯＳトランジスタのソース領域３６と物理的か
つ電気的に接続される上記Ｎ型のＭＯＳトランジスタの
ソース電極、４４は上記層間絶縁膜４２におけるコンタ
クトホール４２ｂを介して上記Ｎ型のＭＯＳトランジス
タのドレイン領域３７と物理的かつ電気的に接続される
上記Ｎ型のＭＯＳトランジスタのドレイン電極である。
【０００６】４５は上記層間絶縁膜４２におけるコンタ
クトホール４２ｃを介して上記Ｐ型のＭＯＳトランジス
タのソース領域４０と物理的かつ電気的に接続される上
記Ｐ型のＭＯＳトランジスタのソース電極、４６は上記
層間絶縁膜４２におけるコンタクトホール４２ｄを介し
て上記Ｐ型のＭＯＳトランジスタのドレイン領域４１と
物理的かつ電気的に接続される上記Ｐ型のＭＯＳトラン
ジスタのドレイン電極である。
クトホール４２ｃを介して上記Ｐ型のＭＯＳトランジス
タのソース領域４０と物理的かつ電気的に接続される上
記Ｐ型のＭＯＳトランジスタのソース電極、４６は上記
層間絶縁膜４２におけるコンタクトホール４２ｄを介し
て上記Ｐ型のＭＯＳトランジスタのドレイン領域４１と
物理的かつ電気的に接続される上記Ｐ型のＭＯＳトラン
ジスタのドレイン電極である。
【０００７】
【発明が解決しようとする課題】しかるに、このように
構成された半導体装置にあって、Ｎ型のＭＯＳトランジ
スタ及びＰ型のＭＯＳトランジスタそれぞれに対して別
々に基板電位を与えることができず、チャネル長を短く
すると例えば次のような不具合が生じるようになってく
るものであった。すなわち、半導体基板３０の裏面に接
地電位を与えて固定すると、Ｐ型のＭＯＳトランジスタ
のソース領域４０に正の電位が印加されて使用される場
合、ソース領域４０と半導体基板３０の埋め込み絶縁層
３１の下に位置する半導体層との間に電位差が生じ、Ｎ
型シリコン層３３におけるソース領域４０とドレイン領
域４１との間に位置する埋め込み絶縁層３１と接する裏
面に正の電荷が集まり、ソース領域４０とドレイン領域
４１との間に位置する埋め込み絶縁層３１と接する裏面
のポテンシャルが持ち上げられ、ソース領域４０とドレ
イン領域４１との間にパンチスルーが生じやすく、微細
化が進むにつれ、ソース領域４０とドレイン領域４１と
の間に電流が流れてしまう恐れが大きいものであった。
構成された半導体装置にあって、Ｎ型のＭＯＳトランジ
スタ及びＰ型のＭＯＳトランジスタそれぞれに対して別
々に基板電位を与えることができず、チャネル長を短く
すると例えば次のような不具合が生じるようになってく
るものであった。すなわち、半導体基板３０の裏面に接
地電位を与えて固定すると、Ｐ型のＭＯＳトランジスタ
のソース領域４０に正の電位が印加されて使用される場
合、ソース領域４０と半導体基板３０の埋め込み絶縁層
３１の下に位置する半導体層との間に電位差が生じ、Ｎ
型シリコン層３３におけるソース領域４０とドレイン領
域４１との間に位置する埋め込み絶縁層３１と接する裏
面に正の電荷が集まり、ソース領域４０とドレイン領域
４１との間に位置する埋め込み絶縁層３１と接する裏面
のポテンシャルが持ち上げられ、ソース領域４０とドレ
イン領域４１との間にパンチスルーが生じやすく、微細
化が進むにつれ、ソース領域４０とドレイン領域４１と
の間に電流が流れてしまう恐れが大きいものであった。
【０００８】このようなＰ型のＭＯＳトランジスタにお
ける不具合を解決するためには、半導体基板３０の裏面
にＰ型のＭＯＳトランジスタのソース領域４０に印加さ
れる正の電位と同じ正の電位を与えればよい。しかし、
このように、半導体基板３０の裏面に正の電位を与えて
固定すると、Ｎ型のＭＯＳトランジスタのソース領域３
６に接地電位が印加されて使用される場合、ソース領域
３６と半導体基板３０の埋め込み絶縁層３１の下に位置
する半導体層との間に電位差が生じ、Ｐ型シリコン層３
２におけるソース領域３６とドレイン領域３７との間に
位置する埋め込み絶縁層３１と接する裏面に負の電荷が
集まり、ソース領域３６とドレイン領域３７との間にパ
ンチスルーが生じやすく、微細化が進むにつれ、ソース
領域３６とドレイン領域３７との間に電流が流れてしま
う恐れが大きいものであった。このようなＮ型のＭＯＳ
トランジスタにおける不具合を解決するためには、半導
体基板３０の裏面にＮ型のＭＯＳトランジスタのソース
領域３６に印加される接地電位と同じ接地電位を与えれ
ばよい。
ける不具合を解決するためには、半導体基板３０の裏面
にＰ型のＭＯＳトランジスタのソース領域４０に印加さ
れる正の電位と同じ正の電位を与えればよい。しかし、
このように、半導体基板３０の裏面に正の電位を与えて
固定すると、Ｎ型のＭＯＳトランジスタのソース領域３
６に接地電位が印加されて使用される場合、ソース領域
３６と半導体基板３０の埋め込み絶縁層３１の下に位置
する半導体層との間に電位差が生じ、Ｐ型シリコン層３
２におけるソース領域３６とドレイン領域３７との間に
位置する埋め込み絶縁層３１と接する裏面に負の電荷が
集まり、ソース領域３６とドレイン領域３７との間にパ
ンチスルーが生じやすく、微細化が進むにつれ、ソース
領域３６とドレイン領域３７との間に電流が流れてしま
う恐れが大きいものであった。このようなＮ型のＭＯＳ
トランジスタにおける不具合を解決するためには、半導
体基板３０の裏面にＮ型のＭＯＳトランジスタのソース
領域３６に印加される接地電位と同じ接地電位を与えれ
ばよい。
【０００９】この発明は上記した点に鑑みてなされたも
のであり、ＭＯＳトランジスタに所望の基板電位が与え
られ、パンチスルーを起こしにくい半導体装置及びその
製造方法を得ることを目的とするものである。この発明
の第２の目的は、ソース領域とバックゲート電極とに同
じ電位を与えることができるＭＯＳトランジスタを有し
た半導体装置及びその製造方法を得ることを目的とする
ものである。
のであり、ＭＯＳトランジスタに所望の基板電位が与え
られ、パンチスルーを起こしにくい半導体装置及びその
製造方法を得ることを目的とするものである。この発明
の第２の目的は、ソース領域とバックゲート電極とに同
じ電位を与えることができるＭＯＳトランジスタを有し
た半導体装置及びその製造方法を得ることを目的とする
ものである。
【００１０】
【課題を解決するための手段】この発明の第１の発明に
係る半導体装置は、主面を有するとともに、この主面か
ら垂直方向に延在し、垂直面である表面とこの表面に対
向した裏面とを有する柱状部を具備する第１導電型の半
導体領域と、この半導体領域の柱状部の表面にゲート絶
縁膜を介して対向し、下側面が半導体領域の主面にゲー
ト絶縁膜を介して対向して配設された縦型ＭＯＳトラン
ジスタのゲート電極と、半導体領域の柱状部の上端部に
形成された縦型ＭＯＳトランジスタの第２導電型のソー
ス領域と、半導体領域の主面に一部がゲート電極の下側
面と重なって形成される縦型ＭＯＳトランジスタの第２
導電型のドレイン領域と、半導体領域の柱状部の裏面に
バックゲート絶縁膜を介して対向して配設された縦型Ｍ
ＯＳトランジスタのバックゲート電極とを設けたもので
ある。
係る半導体装置は、主面を有するとともに、この主面か
ら垂直方向に延在し、垂直面である表面とこの表面に対
向した裏面とを有する柱状部を具備する第１導電型の半
導体領域と、この半導体領域の柱状部の表面にゲート絶
縁膜を介して対向し、下側面が半導体領域の主面にゲー
ト絶縁膜を介して対向して配設された縦型ＭＯＳトラン
ジスタのゲート電極と、半導体領域の柱状部の上端部に
形成された縦型ＭＯＳトランジスタの第２導電型のソー
ス領域と、半導体領域の主面に一部がゲート電極の下側
面と重なって形成される縦型ＭＯＳトランジスタの第２
導電型のドレイン領域と、半導体領域の柱状部の裏面に
バックゲート絶縁膜を介して対向して配設された縦型Ｍ
ＯＳトランジスタのバックゲート電極とを設けたもので
ある。
【００１１】この発明の第２の発明に係る半導体装置
は、半導体基板の表面に形成され、主面を有するととも
に、この主面から垂直方向に延在し、垂直面である表面
とこの表面に対向した裏面とを有する柱状部を具備する
第１導電型の半導体領域からなるウェル領域と、このウ
ェル領域の柱状部の表面にゲート絶縁膜を介して対向
し、下側面が上記ウェル領域の主面にゲート絶縁膜を介
して対向して配設された縦型ＭＯＳトランジスタのゲー
ト電極と、ウェル領域の柱状部の上端部に形成された縦
型ＭＯＳトランジスタの第２導電型のソース領域と、ウ
ェル領域の主面に一部がゲート電極の下側面と重なって
形成される縦型ＭＯＳトランジスタの第２導電型のドレ
イン領域と、ウェル領域の柱状部の裏面にバックゲート
絶縁膜を介して対向して配設された縦型ＭＯＳトランジ
スタのバックゲート電極とを設けたものである。
は、半導体基板の表面に形成され、主面を有するととも
に、この主面から垂直方向に延在し、垂直面である表面
とこの表面に対向した裏面とを有する柱状部を具備する
第１導電型の半導体領域からなるウェル領域と、このウ
ェル領域の柱状部の表面にゲート絶縁膜を介して対向
し、下側面が上記ウェル領域の主面にゲート絶縁膜を介
して対向して配設された縦型ＭＯＳトランジスタのゲー
ト電極と、ウェル領域の柱状部の上端部に形成された縦
型ＭＯＳトランジスタの第２導電型のソース領域と、ウ
ェル領域の主面に一部がゲート電極の下側面と重なって
形成される縦型ＭＯＳトランジスタの第２導電型のドレ
イン領域と、ウェル領域の柱状部の裏面にバックゲート
絶縁膜を介して対向して配設された縦型ＭＯＳトランジ
スタのバックゲート電極とを設けたものである。
【００１２】この発明の第３の発明に係る半導体装置
は、主面を有するとともに、この主面から垂直方向に延
在し、垂直面である表面とこの表面に対向した裏面とを
有する柱状部を具備するＰ型の第１半導体領域と、この
第１半導体領域の柱状部の表面にゲート絶縁膜を介して
対向し、下側面が半導体領域の主面にゲート絶縁膜を介
して対向して配設された縦型Ｎ−ＭＯＳトランジスタの
ゲート電極と、第１半導体領域の柱状部の上端部に形成
された上記縦型Ｎ−ＭＯＳトランジスタのＮ型のソース
領域と、第１半導体領域の主面に一部がゲート電極の下
側面と重なって形成される縦型Ｎ−ＭＯＳトランジスタ
のＮ型のドレイン領域と、半導体領域の柱状部の裏面に
バックゲート絶縁膜を介して対向して配設された縦型Ｎ
−ＭＯＳトランジスタのバックゲート電極と、主面を有
するとともに、この主面から垂直方向に延在し、垂直面
である表面とこの表面に対向した裏面とを有する柱状部
を具備するＮ型の第２半導体領域と、この第２半導体領
域の柱状部の表面にゲート絶縁膜を介して対向し、下側
面が半導体領域の主面にゲート絶縁膜を介して対向して
配設された、縦型Ｎ−ＭＯＳトランジスタとでインバー
タ回路を構成するＰ−ＭＯＳトランジスタのゲート電極
と、第２半導体領域の柱状部の上端部に形成された縦型
Ｐ−ＭＯＳトランジスタのＰ型のソース領域と、第１半
導体領域の主面に一部がゲート電極の下側面と重なって
形成される縦型Ｐ−ＭＯＳトランジスタのＰ型のドレイ
ン領域と、半導体領域の柱状部の裏面にバックゲート絶
縁膜を介して対向して配設された縦型Ｐ−ＭＯＳトラン
ジスタのバックゲート電極と、縦型Ｎ−ＭＯＳトランジ
スタのソース領域とバックゲート電極とを電気的に接続
し、第１の電位が与えられる第１の電源電位ノードに接
続される第１のソース電極と、縦型Ｐ−ＭＯＳトランジ
スタのソース領域とバックゲート電極とを電気的に接続
し、第１の電位より低い第２の電位が与えられる第２の
電源電位ノードに接続される第２のソース電極と、縦型
Ｎ−ＭＯＳトランジスタのドレイン領域と縦型Ｐ−ＭＯ
Ｓトランジスタのドレイン領域とを電気的に接続し、イ
ンバータ回路の出力ノードとなるドレイン電極とを設け
たものである。
は、主面を有するとともに、この主面から垂直方向に延
在し、垂直面である表面とこの表面に対向した裏面とを
有する柱状部を具備するＰ型の第１半導体領域と、この
第１半導体領域の柱状部の表面にゲート絶縁膜を介して
対向し、下側面が半導体領域の主面にゲート絶縁膜を介
して対向して配設された縦型Ｎ−ＭＯＳトランジスタの
ゲート電極と、第１半導体領域の柱状部の上端部に形成
された上記縦型Ｎ−ＭＯＳトランジスタのＮ型のソース
領域と、第１半導体領域の主面に一部がゲート電極の下
側面と重なって形成される縦型Ｎ−ＭＯＳトランジスタ
のＮ型のドレイン領域と、半導体領域の柱状部の裏面に
バックゲート絶縁膜を介して対向して配設された縦型Ｎ
−ＭＯＳトランジスタのバックゲート電極と、主面を有
するとともに、この主面から垂直方向に延在し、垂直面
である表面とこの表面に対向した裏面とを有する柱状部
を具備するＮ型の第２半導体領域と、この第２半導体領
域の柱状部の表面にゲート絶縁膜を介して対向し、下側
面が半導体領域の主面にゲート絶縁膜を介して対向して
配設された、縦型Ｎ−ＭＯＳトランジスタとでインバー
タ回路を構成するＰ−ＭＯＳトランジスタのゲート電極
と、第２半導体領域の柱状部の上端部に形成された縦型
Ｐ−ＭＯＳトランジスタのＰ型のソース領域と、第１半
導体領域の主面に一部がゲート電極の下側面と重なって
形成される縦型Ｐ−ＭＯＳトランジスタのＰ型のドレイ
ン領域と、半導体領域の柱状部の裏面にバックゲート絶
縁膜を介して対向して配設された縦型Ｐ−ＭＯＳトラン
ジスタのバックゲート電極と、縦型Ｎ−ＭＯＳトランジ
スタのソース領域とバックゲート電極とを電気的に接続
し、第１の電位が与えられる第１の電源電位ノードに接
続される第１のソース電極と、縦型Ｐ−ＭＯＳトランジ
スタのソース領域とバックゲート電極とを電気的に接続
し、第１の電位より低い第２の電位が与えられる第２の
電源電位ノードに接続される第２のソース電極と、縦型
Ｎ−ＭＯＳトランジスタのドレイン領域と縦型Ｐ−ＭＯ
Ｓトランジスタのドレイン領域とを電気的に接続し、イ
ンバータ回路の出力ノードとなるドレイン電極とを設け
たものである。
【００１３】この発明の第４の発明に係る半導体装置
は、主面を有するとともに、この主面から垂直方向に延
在し、垂直面である表面とこの表面に対向した裏面とを
有する第１の柱状部を具備する第１の半導体領域と、こ
の第１の半導体領域の第１の柱状部の表面にゲート絶縁
膜を介して対向し、下側面が第１の半導体領域の主面に
ゲート絶縁膜を介して対向して配設された第１の縦型Ｍ
ＯＳトランジスタのゲート電極と、第１の半導体領域の
第１の柱状部の上端部に形成された第１の縦型ＭＯＳト
ランジスタのソース領域と、第１の半導体領域の主面に
一部が第１の縦型ＭＯＳトランジスタのゲート電極の下
側面と重なって形成される第１の縦型ＭＯＳトランジス
タのドレイン領域と、第１の半導体領域の柱状部の裏面
にバックゲート絶縁膜を介して対向して配設された第１
の縦型ＭＯＳトランジスタのバックゲート電極と、主面
を有するとともに、この主面から垂直方向に延在し、垂
直面である表面とこの表面に対向した裏面とを有し、表
面から裏面までの厚さが第１の柱状部の表面から裏面ま
での厚さより厚い第２の柱状部を具備する第２の半導体
領域と、この第２の半導体領域の第２の柱状部の表面に
ゲート絶縁膜を介して対向し、下側面が上記第２の半導
体領域の主面にゲート絶縁膜を介して対向して配設され
た第２の縦型ＭＯＳトランジスタのゲート電極と、第２
の半導体領域の第２の柱状部の上端部に形成された第２
の縦型ＭＯＳトランジスタのソース領域と、第２の半導
体領域の主面に一部が第２の縦型ＭＯＳトランジスタの
ゲート電極の下側面と重なって形成される第２の縦型Ｍ
ＯＳトランジスタのドレイン領域と、第２の半導体領域
の柱状部の裏面にバックゲート絶縁膜を介して対向して
配設された第２の縦型ＭＯＳトランジスタのバックゲー
ト電極とを設けたものである。
は、主面を有するとともに、この主面から垂直方向に延
在し、垂直面である表面とこの表面に対向した裏面とを
有する第１の柱状部を具備する第１の半導体領域と、こ
の第１の半導体領域の第１の柱状部の表面にゲート絶縁
膜を介して対向し、下側面が第１の半導体領域の主面に
ゲート絶縁膜を介して対向して配設された第１の縦型Ｍ
ＯＳトランジスタのゲート電極と、第１の半導体領域の
第１の柱状部の上端部に形成された第１の縦型ＭＯＳト
ランジスタのソース領域と、第１の半導体領域の主面に
一部が第１の縦型ＭＯＳトランジスタのゲート電極の下
側面と重なって形成される第１の縦型ＭＯＳトランジス
タのドレイン領域と、第１の半導体領域の柱状部の裏面
にバックゲート絶縁膜を介して対向して配設された第１
の縦型ＭＯＳトランジスタのバックゲート電極と、主面
を有するとともに、この主面から垂直方向に延在し、垂
直面である表面とこの表面に対向した裏面とを有し、表
面から裏面までの厚さが第１の柱状部の表面から裏面ま
での厚さより厚い第２の柱状部を具備する第２の半導体
領域と、この第２の半導体領域の第２の柱状部の表面に
ゲート絶縁膜を介して対向し、下側面が上記第２の半導
体領域の主面にゲート絶縁膜を介して対向して配設され
た第２の縦型ＭＯＳトランジスタのゲート電極と、第２
の半導体領域の第２の柱状部の上端部に形成された第２
の縦型ＭＯＳトランジスタのソース領域と、第２の半導
体領域の主面に一部が第２の縦型ＭＯＳトランジスタの
ゲート電極の下側面と重なって形成される第２の縦型Ｍ
ＯＳトランジスタのドレイン領域と、第２の半導体領域
の柱状部の裏面にバックゲート絶縁膜を介して対向して
配設された第２の縦型ＭＯＳトランジスタのバックゲー
ト電極とを設けたものである。
【００１４】この発明の第５の発明に係る半導体装置
は、表面から所定深さに埋め込み絶縁層を有する半導体
基板の表面に埋め込み絶縁層の上面と接して形成され、
主面を有するとともに、この主面から垂直方向に延在
し、垂直面である表面とこの表面に対向した裏面とを有
する柱状部を具備する第１導電型の半導体領域からなる
ウェル領域と、このウェル領域の柱状部の表面にゲート
絶縁膜を介して対向し、下側面がウェル領域の主面にゲ
ート絶縁膜を介して対向して配設された縦型ＭＯＳトラ
ンジスタのゲート電極と、ウェル領域の柱状部の上端部
に形成された縦型ＭＯＳトランジスタの第２導電型のソ
ース領域と、ウェル領域の主面に一部がゲート電極の下
側面と重なり、下面が上記埋め込み絶縁層の上面に接し
て形成される縦型ＭＯＳトランジスタの第２導電型のド
レイン領域と、ウェル領域の柱状部の裏面にバックゲー
ト絶縁膜を介して対向して配設された縦型ＭＯＳトラン
ジスタのバックゲート電極とを設けたものである。
は、表面から所定深さに埋め込み絶縁層を有する半導体
基板の表面に埋め込み絶縁層の上面と接して形成され、
主面を有するとともに、この主面から垂直方向に延在
し、垂直面である表面とこの表面に対向した裏面とを有
する柱状部を具備する第１導電型の半導体領域からなる
ウェル領域と、このウェル領域の柱状部の表面にゲート
絶縁膜を介して対向し、下側面がウェル領域の主面にゲ
ート絶縁膜を介して対向して配設された縦型ＭＯＳトラ
ンジスタのゲート電極と、ウェル領域の柱状部の上端部
に形成された縦型ＭＯＳトランジスタの第２導電型のソ
ース領域と、ウェル領域の主面に一部がゲート電極の下
側面と重なり、下面が上記埋め込み絶縁層の上面に接し
て形成される縦型ＭＯＳトランジスタの第２導電型のド
レイン領域と、ウェル領域の柱状部の裏面にバックゲー
ト絶縁膜を介して対向して配設された縦型ＭＯＳトラン
ジスタのバックゲート電極とを設けたものである。
【００１５】この発明の第６の発明に係る半導体装置
は、主面を有するとともに、この主面から垂直方向に延
在し、垂直面である表面とこの表面に対向した裏面とを
有する柱状部を具備する第１導電型の半導体領域と、こ
の半導体領域の柱状部の表面にゲート絶縁膜を介して対
向し、下側面が半導体領域の主面にゲート絶縁膜を介し
て対向して配設された縦型ＭＯＳトランジスタのゲート
電極と、半導体領域の柱状部の上端部に形成された縦型
ＭＯＳトランジスタの第２導電型のソース領域と、半導
体領域の主面に形成され、一部がゲート電極の下側面と
重なる低濃度不純物領域とゲート電極と離隔し、そのゲ
ート電極の下側面と重ならない高濃度不純物領域とを有
する縦型ＭＯＳトランジスタの第２導電型のドレイン領
域と、半導体領域の柱状部の裏面にバックゲート絶縁膜
を介して対向して配設された縦型ＭＯＳトランジスタの
バックゲート電極とを設けたものである。
は、主面を有するとともに、この主面から垂直方向に延
在し、垂直面である表面とこの表面に対向した裏面とを
有する柱状部を具備する第１導電型の半導体領域と、こ
の半導体領域の柱状部の表面にゲート絶縁膜を介して対
向し、下側面が半導体領域の主面にゲート絶縁膜を介し
て対向して配設された縦型ＭＯＳトランジスタのゲート
電極と、半導体領域の柱状部の上端部に形成された縦型
ＭＯＳトランジスタの第２導電型のソース領域と、半導
体領域の主面に形成され、一部がゲート電極の下側面と
重なる低濃度不純物領域とゲート電極と離隔し、そのゲ
ート電極の下側面と重ならない高濃度不純物領域とを有
する縦型ＭＯＳトランジスタの第２導電型のドレイン領
域と、半導体領域の柱状部の裏面にバックゲート絶縁膜
を介して対向して配設された縦型ＭＯＳトランジスタの
バックゲート電極とを設けたものである。
【００１６】この発明の第７の発明に係る半導体装置の
製造方法は、主面を有するとともに、この主面から垂直
方向に延在し、垂直面である表面とこの表面に対向した
裏面とを有する柱状部を具備する第１導電型の半導体領
域を形成する工程と、この半導体領域の柱状部の主面及
び表面にゲート絶縁膜を形成するとともに、半導体領域
の柱状部の裏面にバックゲート絶縁膜を形成する工程
と、ゲート絶縁膜上及びバックゲート絶縁膜上にポリシ
リコン層を形成する工程と、このポリシリコン層をエッ
チングし、半導体領域の柱状部の表面にゲート絶縁膜を
介して対向し、下側面が半導体領域の主面にゲート絶縁
膜を介して対向して配設された縦型ＭＯＳトランジスタ
のゲート電極と半導体領域の柱状部の裏面にバックゲー
ト絶縁膜を介して対向して配設された縦型ＭＯＳトラン
ジスタのバックゲート電極とを形成する工程と、半導体
領域の柱状部の上端部に縦型ＭＯＳトランジスタの第２
導電型のソース領域を形成するとともに、半導体領域の
主面に一部がゲート電極の下側面と重なる縦型ＭＯＳト
ランジスタの第２導電型のドレイン領域を形成する工程
とを設けたものである。
製造方法は、主面を有するとともに、この主面から垂直
方向に延在し、垂直面である表面とこの表面に対向した
裏面とを有する柱状部を具備する第１導電型の半導体領
域を形成する工程と、この半導体領域の柱状部の主面及
び表面にゲート絶縁膜を形成するとともに、半導体領域
の柱状部の裏面にバックゲート絶縁膜を形成する工程
と、ゲート絶縁膜上及びバックゲート絶縁膜上にポリシ
リコン層を形成する工程と、このポリシリコン層をエッ
チングし、半導体領域の柱状部の表面にゲート絶縁膜を
介して対向し、下側面が半導体領域の主面にゲート絶縁
膜を介して対向して配設された縦型ＭＯＳトランジスタ
のゲート電極と半導体領域の柱状部の裏面にバックゲー
ト絶縁膜を介して対向して配設された縦型ＭＯＳトラン
ジスタのバックゲート電極とを形成する工程と、半導体
領域の柱状部の上端部に縦型ＭＯＳトランジスタの第２
導電型のソース領域を形成するとともに、半導体領域の
主面に一部がゲート電極の下側面と重なる縦型ＭＯＳト
ランジスタの第２導電型のドレイン領域を形成する工程
とを設けたものである。
【００１７】この発明の第８の発明に係る半導体装置の
製造方法は、主面を有するとともに、この主面から垂直
方向に延在し、垂直面である表面とこの表面に対向した
裏面とを有する第１の柱状部を具備する第１の半導体領
域と、主面を有するとともに、この主面から垂直方向に
延在し、垂直面である表面とこの表面に対向した裏面と
を有し、表面から裏面までの厚さが上記第１の柱状部の
表面から裏面までの厚さより厚い第２の柱状部を具備す
る第２の半導体領域とを形成する工程と、この第１の半
導体領域の第１の柱状部の主面及び表面にゲート絶縁膜
を形成するとともに、第１の半導体領域の第１の柱状部
の裏面にバックゲート絶縁膜を形成し、第２の半導体領
域の第２の柱状部の主面及び表面にゲート絶縁膜を形成
するとともに、第２の半導体領域の第１の柱状部の裏面
にバックゲート絶縁膜を形成する工程と、ゲート絶縁膜
上及びバックゲート絶縁膜上にポリシリコン層を形成す
る工程と、このポリシリコン層をエッチングし、第１の
半導体領域の第１の柱状部の表面にゲート絶縁膜を介し
て対向し、下側面が第１の半導体領域の主面にゲート絶
縁膜を介して対向して配設された第１の縦型ＭＯＳトラ
ンジスタのゲート電極と第１の半導体領域の柱状部の裏
面にバックゲート絶縁膜を介して対向して配設された第
１の縦型ＭＯＳトランジスタのバックゲート電極と第２
の半導体領域の第２の柱状部の表面にゲート絶縁膜を介
して対向し、下側面が第２の半導体領域の主面にゲート
絶縁膜を介して対向して配設された第２の縦型ＭＯＳト
ランジスタのゲート電極と第２の半導体領域の柱状部の
裏面にバックゲート絶縁膜を介して対向して配設された
第２の縦型ＭＯＳトランジスタのバックゲート電極とを
形成する工程と、第１の半導体領域の第１の柱状部の上
端部に第１の縦型ＭＯＳトランジスタのソース領域を形
成するとともに、第１の半導体領域の主面に一部が第１
の縦型ＭＯＳトランジスタのゲート電極の下側面と重な
る第１の縦型ＭＯＳトランジスタのドレイン領域を形成
する工程と、第２の半導体領域の第２の柱状部の上端部
に第２の縦型ＭＯＳトランジスタのソース領域を形成す
るとともに、第２の半導体領域の主面に一部が第２の縦
型ＭＯＳトランジスタのゲート電極の下側面と重なる第
２の縦型ＭＯＳトランジスタのドレイン領域を形成する
工程とを設けたものである。
製造方法は、主面を有するとともに、この主面から垂直
方向に延在し、垂直面である表面とこの表面に対向した
裏面とを有する第１の柱状部を具備する第１の半導体領
域と、主面を有するとともに、この主面から垂直方向に
延在し、垂直面である表面とこの表面に対向した裏面と
を有し、表面から裏面までの厚さが上記第１の柱状部の
表面から裏面までの厚さより厚い第２の柱状部を具備す
る第２の半導体領域とを形成する工程と、この第１の半
導体領域の第１の柱状部の主面及び表面にゲート絶縁膜
を形成するとともに、第１の半導体領域の第１の柱状部
の裏面にバックゲート絶縁膜を形成し、第２の半導体領
域の第２の柱状部の主面及び表面にゲート絶縁膜を形成
するとともに、第２の半導体領域の第１の柱状部の裏面
にバックゲート絶縁膜を形成する工程と、ゲート絶縁膜
上及びバックゲート絶縁膜上にポリシリコン層を形成す
る工程と、このポリシリコン層をエッチングし、第１の
半導体領域の第１の柱状部の表面にゲート絶縁膜を介し
て対向し、下側面が第１の半導体領域の主面にゲート絶
縁膜を介して対向して配設された第１の縦型ＭＯＳトラ
ンジスタのゲート電極と第１の半導体領域の柱状部の裏
面にバックゲート絶縁膜を介して対向して配設された第
１の縦型ＭＯＳトランジスタのバックゲート電極と第２
の半導体領域の第２の柱状部の表面にゲート絶縁膜を介
して対向し、下側面が第２の半導体領域の主面にゲート
絶縁膜を介して対向して配設された第２の縦型ＭＯＳト
ランジスタのゲート電極と第２の半導体領域の柱状部の
裏面にバックゲート絶縁膜を介して対向して配設された
第２の縦型ＭＯＳトランジスタのバックゲート電極とを
形成する工程と、第１の半導体領域の第１の柱状部の上
端部に第１の縦型ＭＯＳトランジスタのソース領域を形
成するとともに、第１の半導体領域の主面に一部が第１
の縦型ＭＯＳトランジスタのゲート電極の下側面と重な
る第１の縦型ＭＯＳトランジスタのドレイン領域を形成
する工程と、第２の半導体領域の第２の柱状部の上端部
に第２の縦型ＭＯＳトランジスタのソース領域を形成す
るとともに、第２の半導体領域の主面に一部が第２の縦
型ＭＯＳトランジスタのゲート電極の下側面と重なる第
２の縦型ＭＯＳトランジスタのドレイン領域を形成する
工程とを設けたものである。
【００１８】この発明の第９の発明に係る半導体装置の
製造方法は、主面を有するとともに、この主面から垂直
方向に延在し、垂直面である表面とこの表面に対向した
裏面とを有する柱状部を具備する第１導電型の半導体領
域を形成する工程と、この半導体領域の柱状部の主面及
び表面にゲート絶縁膜を形成するとともに、半導体領域
の柱状部の裏面にバックゲート絶縁膜を形成する工程
と、ゲート絶縁膜上及びバックゲート絶縁膜上にポリシ
リコン層を形成する工程と、このポリシリコン層をエッ
チングし、半導体領域の柱状部の表面にゲート絶縁膜を
介して対向し、下側面が半導体領域の主面にゲート絶縁
膜を介して対向して配設された縦型ＭＯＳトランジスタ
のゲート電極と半導体領域の柱状部の裏面にバックゲー
ト絶縁膜を介して対向して配設された縦型ＭＯＳトラン
ジスタのバックゲート電極とを形成する工程と、半導体
領域の柱状部の上端部に第２導電型の高濃度不純物領域
からなる縦型ＭＯＳトランジスタのソース領域を形成す
るとともに、半導体領域の主面に、一部がゲート電極の
下側面と重なる第２導電型の低濃度不純物領域とゲート
電極と離隔し、そのゲート電極の下側面と重ならない第
２導電型の高濃度不純物領域とからなる縦型ＭＯＳトラ
ンジスタのドレイン領域を形成する工程とを設けたもの
である。
製造方法は、主面を有するとともに、この主面から垂直
方向に延在し、垂直面である表面とこの表面に対向した
裏面とを有する柱状部を具備する第１導電型の半導体領
域を形成する工程と、この半導体領域の柱状部の主面及
び表面にゲート絶縁膜を形成するとともに、半導体領域
の柱状部の裏面にバックゲート絶縁膜を形成する工程
と、ゲート絶縁膜上及びバックゲート絶縁膜上にポリシ
リコン層を形成する工程と、このポリシリコン層をエッ
チングし、半導体領域の柱状部の表面にゲート絶縁膜を
介して対向し、下側面が半導体領域の主面にゲート絶縁
膜を介して対向して配設された縦型ＭＯＳトランジスタ
のゲート電極と半導体領域の柱状部の裏面にバックゲー
ト絶縁膜を介して対向して配設された縦型ＭＯＳトラン
ジスタのバックゲート電極とを形成する工程と、半導体
領域の柱状部の上端部に第２導電型の高濃度不純物領域
からなる縦型ＭＯＳトランジスタのソース領域を形成す
るとともに、半導体領域の主面に、一部がゲート電極の
下側面と重なる第２導電型の低濃度不純物領域とゲート
電極と離隔し、そのゲート電極の下側面と重ならない第
２導電型の高濃度不純物領域とからなる縦型ＭＯＳトラ
ンジスタのドレイン領域を形成する工程とを設けたもの
である。
【００１９】
【作用】この発明の第１の発明にあっては、ゲート電極
とバックゲート電極とが、垂直面である表面及び裏面と
を有する柱状部を挟んで配置されるため、バックゲート
電極に個別に電位を与えられるとともに、ソース領域が
柱状部の上端部に形成されるため、バックゲート電極と
電気的に接続しやすくせしめている。
とバックゲート電極とが、垂直面である表面及び裏面と
を有する柱状部を挟んで配置されるため、バックゲート
電極に個別に電位を与えられるとともに、ソース領域が
柱状部の上端部に形成されるため、バックゲート電極と
電気的に接続しやすくせしめている。
【００２０】この発明の第２の発明にあっては、ゲート
電極とバックゲート電極とが、垂直面である表面及び裏
面とを有するウェル領域の柱状部を挟んで配置されるた
め、バックゲート電極に個別に電位を与えられるととも
に、ソース領域が柱状部の上端部に形成されるため、バ
ックゲート電極と電気的に接続しやすくせしめている。
電極とバックゲート電極とが、垂直面である表面及び裏
面とを有するウェル領域の柱状部を挟んで配置されるた
め、バックゲート電極に個別に電位を与えられるととも
に、ソース領域が柱状部の上端部に形成されるため、バ
ックゲート電極と電気的に接続しやすくせしめている。
【００２１】この発明の第３の発明にあっては、縦型の
Ｎ−ＭＯＳトランジスタのゲート電極とバックゲート電
極とが、垂直面である表面及び裏面とを有する第１半導
体領域の柱状部を挟んで配置され、縦型のＰ−ＭＯＳト
ランジスタのゲート電極とバックゲート電極とが、垂直
面である表面及び裏面とを有する第２半導体領域の柱状
部を挟んで配置されるため、縦型のＮ−ＭＯＳトランジ
スタ及び縦型のＰ−ＭＯＳトランジスタのそれぞれバッ
クゲート電極に個別に電位を与えられ、第１の電源電位
ノードに接続される第１のソース電極が第１半導体領域
の柱状部の上端部に形成されるソース領域とバックゲー
ト電極と電気的に接続して両者を同じ電位にせしめ、第
２の電源電位ノードに接続される第２のソース電極が第
２半導体領域の柱状部の上端部に形成されるソース領域
とバックゲート電極と電気的に接続して両者を同じ電位
にせしめる。
Ｎ−ＭＯＳトランジスタのゲート電極とバックゲート電
極とが、垂直面である表面及び裏面とを有する第１半導
体領域の柱状部を挟んで配置され、縦型のＰ−ＭＯＳト
ランジスタのゲート電極とバックゲート電極とが、垂直
面である表面及び裏面とを有する第２半導体領域の柱状
部を挟んで配置されるため、縦型のＮ−ＭＯＳトランジ
スタ及び縦型のＰ−ＭＯＳトランジスタのそれぞれバッ
クゲート電極に個別に電位を与えられ、第１の電源電位
ノードに接続される第１のソース電極が第１半導体領域
の柱状部の上端部に形成されるソース領域とバックゲー
ト電極と電気的に接続して両者を同じ電位にせしめ、第
２の電源電位ノードに接続される第２のソース電極が第
２半導体領域の柱状部の上端部に形成されるソース領域
とバックゲート電極と電気的に接続して両者を同じ電位
にせしめる。
【００２２】この発明の第４の発明にあっては、第１の
縦型ＭＯＳトランジスタのゲート電極とバックゲート電
極とが、垂直面である表面及び裏面とを有する第１の柱
状部を挟んで配置され、第２の縦型ＭＯＳトランジスタ
のゲート電極とバックゲート電極とが、垂直面である表
面及び裏面とを有し、表面から裏面までの厚さが第１の
柱状部の表面から裏面までの厚さより厚い第２の柱状部
を挟んで配置されるため、異なったしきい値電圧を有す
る縦型ＭＯＳトランジスタが得られ、かつ、各縦型ＭＯ
Ｓトランジスタのバックゲート電極に個別に電位を与え
られるとともに、ソース領域が柱状部の上端部に形成さ
れるため、バックゲート電極と電気的に接続しやすくせ
しめている。
縦型ＭＯＳトランジスタのゲート電極とバックゲート電
極とが、垂直面である表面及び裏面とを有する第１の柱
状部を挟んで配置され、第２の縦型ＭＯＳトランジスタ
のゲート電極とバックゲート電極とが、垂直面である表
面及び裏面とを有し、表面から裏面までの厚さが第１の
柱状部の表面から裏面までの厚さより厚い第２の柱状部
を挟んで配置されるため、異なったしきい値電圧を有す
る縦型ＭＯＳトランジスタが得られ、かつ、各縦型ＭＯ
Ｓトランジスタのバックゲート電極に個別に電位を与え
られるとともに、ソース領域が柱状部の上端部に形成さ
れるため、バックゲート電極と電気的に接続しやすくせ
しめている。
【００２３】この発明の第５の発明にあっては、垂直面
である表面及び裏面とを有する柱状部が埋め込み絶縁層
を有する半導体基板のウェル領域に形成され、ゲート電
極とバックゲート電極とが柱状部を挟んで配置されるた
め、バックゲート電極に個別に電位を与えられるととも
に、ソース領域が柱状部の上端部に形成されるため、バ
ックゲート電極と電気的に接続しやすくせしめ、ドレイ
ン領域の寄生容量を低減せしめている。
である表面及び裏面とを有する柱状部が埋め込み絶縁層
を有する半導体基板のウェル領域に形成され、ゲート電
極とバックゲート電極とが柱状部を挟んで配置されるた
め、バックゲート電極に個別に電位を与えられるととも
に、ソース領域が柱状部の上端部に形成されるため、バ
ックゲート電極と電気的に接続しやすくせしめ、ドレイ
ン領域の寄生容量を低減せしめている。
【００２４】この発明の第６の発明にあっては、ゲート
電極とバックゲート電極とが、垂直面である表面及び裏
面とを有する柱状部を挟んで配置されるため、バックゲ
ート電極に個別に電位を与えられるとともに、ソース領
域が柱状部の上端部に形成されるため、バックゲート電
極と電気的に接続しやすく、かつ、ドレイン領域が低濃
度不純物領域と高濃度不純物領域とを有しているため、
ドレイン領域端部での電界を緩和させている。
電極とバックゲート電極とが、垂直面である表面及び裏
面とを有する柱状部を挟んで配置されるため、バックゲ
ート電極に個別に電位を与えられるとともに、ソース領
域が柱状部の上端部に形成されるため、バックゲート電
極と電気的に接続しやすく、かつ、ドレイン領域が低濃
度不純物領域と高濃度不純物領域とを有しているため、
ドレイン領域端部での電界を緩和させている。
【００２５】この発明の第７の発明にあっては、垂直面
である表面とこの表面に対向した裏面とを有する柱状部
を形成し、ゲート絶縁膜上及びバックゲート絶縁膜上に
形成されたポリシリコン層をエッチングして柱状部の表
面上にゲート電極を、半導体領域の柱状部の裏面上にバ
ックゲート電極を形成したため、個別にバックゲート電
極に電位を与えられる縦型ＭＯＳトランジスタを容易に
形成できる。
である表面とこの表面に対向した裏面とを有する柱状部
を形成し、ゲート絶縁膜上及びバックゲート絶縁膜上に
形成されたポリシリコン層をエッチングして柱状部の表
面上にゲート電極を、半導体領域の柱状部の裏面上にバ
ックゲート電極を形成したため、個別にバックゲート電
極に電位を与えられる縦型ＭＯＳトランジスタを容易に
形成できる。
【００２６】この発明の第８の発明にあっては、垂直面
である表面及び裏面とを有する第１の柱状部と垂直面で
ある表面及び裏面とを有し、表面から裏面までの厚さが
第１の柱状部の表面から裏面までの厚さより厚い第２の
柱状部を形成し、ゲート絶縁膜上及びバックゲート絶縁
膜上に形成されたポリシリコン層をエッチングして第１
の柱状部の表面上及び裏面上に第１の縦型ＭＯＳトラン
ジスタのゲート電極及びバックゲート電極を形成すると
ともに第２の柱状部の表面上及び裏面上に第２の縦型Ｍ
ＯＳトランジスタのゲート電極及びバックゲート電極を
形成したため、個別にバックゲート電極に電位を与えら
れる、しきい値電圧の異なる縦型ＭＯＳトランジスタを
製造工程を増やすことなく容易に形成できる。
である表面及び裏面とを有する第１の柱状部と垂直面で
ある表面及び裏面とを有し、表面から裏面までの厚さが
第１の柱状部の表面から裏面までの厚さより厚い第２の
柱状部を形成し、ゲート絶縁膜上及びバックゲート絶縁
膜上に形成されたポリシリコン層をエッチングして第１
の柱状部の表面上及び裏面上に第１の縦型ＭＯＳトラン
ジスタのゲート電極及びバックゲート電極を形成すると
ともに第２の柱状部の表面上及び裏面上に第２の縦型Ｍ
ＯＳトランジスタのゲート電極及びバックゲート電極を
形成したため、個別にバックゲート電極に電位を与えら
れる、しきい値電圧の異なる縦型ＭＯＳトランジスタを
製造工程を増やすことなく容易に形成できる。
【００２７】この発明の第９の発明にあっては、垂直面
である表面とこの表面に対向した裏面とを有する柱状部
を形成し、ゲート絶縁膜上及びバックゲート絶縁膜上に
形成されたポリシリコン層をエッチングして柱状部の表
面上にゲート電極を、半導体領域の柱状部の裏面上にバ
ックゲート電極を形成し、柱状部の上端部に高濃度不純
物領域からなるソース領域を、半導体領域の主面に低濃
度不純物領域と高濃度不純物領域とからなるドレイン領
域を形成したため、個別にバックゲート電極に電位を与
えられるとともにソース領域の寄生抵抗が低くドレイン
領域端部での電界が緩和された縦型ＭＯＳトランジスタ
を容易に形成できる。
である表面とこの表面に対向した裏面とを有する柱状部
を形成し、ゲート絶縁膜上及びバックゲート絶縁膜上に
形成されたポリシリコン層をエッチングして柱状部の表
面上にゲート電極を、半導体領域の柱状部の裏面上にバ
ックゲート電極を形成し、柱状部の上端部に高濃度不純
物領域からなるソース領域を、半導体領域の主面に低濃
度不純物領域と高濃度不純物領域とからなるドレイン領
域を形成したため、個別にバックゲート電極に電位を与
えられるとともにソース領域の寄生抵抗が低くドレイン
領域端部での電界が緩和された縦型ＭＯＳトランジスタ
を容易に形成できる。
【００２８】
実施例１．図１ないし図４はこの発明の実施例１を示す
ものであり、図１ないし図３において１はＰ型のシリコ
ン基板からなる半導体基板、２はこの半導体基板の表面
に形成され、主面を有するとともに、この主面から垂直
方向に延在し、垂直面である表面となる外周面３ａとこ
の表面に対向した裏面となる内周面３ｂとを有する筒状
の柱状部３を具備するＰ型の第１半導体領域からなるＰ
ウェル領域で、ボロン（Ｂ）を５０ｋｅＶ〜１００ｋｅ
Ｖで１×１０12／ｃｍ2 〜３×１０12／ｃｍ2 の条件で
イオン注入して形成され、柱状部３の上端面から深さ方
向にほぼ均一の濃度が１×１０17／ｃｍ3 の濃度分布を
有しており、柱状部３の高さが０．３μｍ〜１μｍ（具
体的には０．５μｍ）、厚さが６００Å〜１２００Å
（具体的には１０００Å）になっている。
ものであり、図１ないし図３において１はＰ型のシリコ
ン基板からなる半導体基板、２はこの半導体基板の表面
に形成され、主面を有するとともに、この主面から垂直
方向に延在し、垂直面である表面となる外周面３ａとこ
の表面に対向した裏面となる内周面３ｂとを有する筒状
の柱状部３を具備するＰ型の第１半導体領域からなるＰ
ウェル領域で、ボロン（Ｂ）を５０ｋｅＶ〜１００ｋｅ
Ｖで１×１０12／ｃｍ2 〜３×１０12／ｃｍ2 の条件で
イオン注入して形成され、柱状部３の上端面から深さ方
向にほぼ均一の濃度が１×１０17／ｃｍ3 の濃度分布を
有しており、柱状部３の高さが０．３μｍ〜１μｍ（具
体的には０．５μｍ）、厚さが６００Å〜１２００Å
（具体的には１０００Å）になっている。
【００２９】４はこのＰウェル領域２の柱状部３の外周
面３ａに厚さが６０Å〜１００Åであるシリコン酸化膜
からなるゲート絶縁膜５を介して対向し、下側面が上記
Ｐウェル領域２の主面にゲート絶縁膜５を介して対向し
て配設された縦型Ｎ−ＭＯＳトランジスタ（以下、ＮＭ
ＯＳ称す）のゲート電極で、上記柱状部３を囲う筒状の
電極部４ａとこの電極部４ａから延在して形成された配
線部４ｂ、４ｃとを有し、電極部４ａの上端面が柱状部
３の上端面より５００Å〜８０００Å低く形成されてお
り、リン濃度が４×１０19／ｃｍ3 以上のポリシリコン
によって構成されているものである。
面３ａに厚さが６０Å〜１００Åであるシリコン酸化膜
からなるゲート絶縁膜５を介して対向し、下側面が上記
Ｐウェル領域２の主面にゲート絶縁膜５を介して対向し
て配設された縦型Ｎ−ＭＯＳトランジスタ（以下、ＮＭ
ＯＳ称す）のゲート電極で、上記柱状部３を囲う筒状の
電極部４ａとこの電極部４ａから延在して形成された配
線部４ｂ、４ｃとを有し、電極部４ａの上端面が柱状部
３の上端面より５００Å〜８０００Å低く形成されてお
り、リン濃度が４×１０19／ｃｍ3 以上のポリシリコン
によって構成されているものである。
【００３０】６は上記Ｐウェル領域２の柱状部３の上端
部に形成された上記ＮＭＯＳのＮ型のソース領域で、砒
素イオン（Ａｓ）を４０ｋｅＶで４×１０15／ｃｍ2 〜
６×１０15／ｃｍ2 の条件でイオン注入して形成され、
柱状部３の上端面からの拡散深さが１０００Å〜２００
０Åで、濃度が２×１０20／ｃｍ3 〜６×１０20／ｃｍ
3 になっている。
部に形成された上記ＮＭＯＳのＮ型のソース領域で、砒
素イオン（Ａｓ）を４０ｋｅＶで４×１０15／ｃｍ2 〜
６×１０15／ｃｍ2 の条件でイオン注入して形成され、
柱状部３の上端面からの拡散深さが１０００Å〜２００
０Åで、濃度が２×１０20／ｃｍ3 〜６×１０20／ｃｍ
3 になっている。
【００３１】７は上記Ｐウェル領域２の表面に一部が上
記ゲート電極４の電極部４ａの下側面と重なって形成さ
れる上記ＮＭＯＳのＮ型のドレイン領域で、上記Ｐウェ
ル領域２の表面からの拡散深さが１０００Å〜２０００
Åで、濃度が２×１０20／ｃｍ3 〜６×１０20／ｃｍ3
になっている。８は上記Ｐウェル領域２の柱状部３の内
周面３ｂに厚さが６０Å〜１００Åであるシリコン酸化
膜からなるバックゲート絶縁膜９を介して対向して配設
された上記ＮＭＯＳのバックゲート電極で、上記柱状部
３にて囲まれた領域に埋め込まれたものであり、上端面
が柱状部３の上端面より５００Å〜８０００Å低く形成
されており、リン濃度が４×１０19／ｃｍ3 以上のポリ
シリコンによって構成されているものである。１０は上
記ソース領域６とドレイン領域７との間における外周面
３ａの表面層に形成される上記ＮＭＯＳのチャネル領域
である。
記ゲート電極４の電極部４ａの下側面と重なって形成さ
れる上記ＮＭＯＳのＮ型のドレイン領域で、上記Ｐウェ
ル領域２の表面からの拡散深さが１０００Å〜２０００
Åで、濃度が２×１０20／ｃｍ3 〜６×１０20／ｃｍ3
になっている。８は上記Ｐウェル領域２の柱状部３の内
周面３ｂに厚さが６０Å〜１００Åであるシリコン酸化
膜からなるバックゲート絶縁膜９を介して対向して配設
された上記ＮＭＯＳのバックゲート電極で、上記柱状部
３にて囲まれた領域に埋め込まれたものであり、上端面
が柱状部３の上端面より５００Å〜８０００Å低く形成
されており、リン濃度が４×１０19／ｃｍ3 以上のポリ
シリコンによって構成されているものである。１０は上
記ソース領域６とドレイン領域７との間における外周面
３ａの表面層に形成される上記ＮＭＯＳのチャネル領域
である。
【００３２】１２は上記半導体基板１の表面に形成さ
れ、主面を有するとともに、この主面から垂直方向に延
在し、垂直面である表面となる外周面１２ａとこの表面
に対向した裏面となる内周面１２ｂとを有する筒状の柱
状部１３を具備するＮ型の第２半導体領域からなるＮウ
ェル領域で、リン（Ｐ）を５０ｋｅＶ〜１００ｋｅＶで
１×１０12／ｃｍ2 〜３×１０12／ｃｍ2 の条件でイオ
ン注入して形成され、柱状部１３の上端面から深さ方向
にほぼ均一の濃度が１×１０16／ｃｍ3 の濃度分布を有
しており、柱状部１３の高さが０．３μｍ〜１μｍ（具
体的には０．５μｍ）、厚さが８００Å〜１２００Å
（具体的には１０００Å）になっている。
れ、主面を有するとともに、この主面から垂直方向に延
在し、垂直面である表面となる外周面１２ａとこの表面
に対向した裏面となる内周面１２ｂとを有する筒状の柱
状部１３を具備するＮ型の第２半導体領域からなるＮウ
ェル領域で、リン（Ｐ）を５０ｋｅＶ〜１００ｋｅＶで
１×１０12／ｃｍ2 〜３×１０12／ｃｍ2 の条件でイオ
ン注入して形成され、柱状部１３の上端面から深さ方向
にほぼ均一の濃度が１×１０16／ｃｍ3 の濃度分布を有
しており、柱状部１３の高さが０．３μｍ〜１μｍ（具
体的には０．５μｍ）、厚さが８００Å〜１２００Å
（具体的には１０００Å）になっている。
【００３３】１４はこのＮウェル領域１２の柱状部１３
の外周面１３ａに厚さが６０Å〜１００Åであるシリコ
ン酸化膜からなるゲート絶縁膜１５を介して対向し、下
側面が上記Ｎウェル領域１２の主面にゲート絶縁膜１５
を介して対向して配設された縦型Ｐ−ＭＯＳトランジス
タ（以下、ＰＭＯＳと称す）のゲート電極で、上記柱状
部１３を囲う筒状の電極部１４ａとこの電極部１４ａか
ら延在して形成された配線部１４ｂ、１４ｃとを有し、
電極部１４ａの上端面が柱状部１３の上端面より５００
Å〜８０００Å低く形成されており、リン濃度が４×１
０19／ｃｍ3 以上のポリシリコンによって構成されてい
るものである。
の外周面１３ａに厚さが６０Å〜１００Åであるシリコ
ン酸化膜からなるゲート絶縁膜１５を介して対向し、下
側面が上記Ｎウェル領域１２の主面にゲート絶縁膜１５
を介して対向して配設された縦型Ｐ−ＭＯＳトランジス
タ（以下、ＰＭＯＳと称す）のゲート電極で、上記柱状
部１３を囲う筒状の電極部１４ａとこの電極部１４ａか
ら延在して形成された配線部１４ｂ、１４ｃとを有し、
電極部１４ａの上端面が柱状部１３の上端面より５００
Å〜８０００Å低く形成されており、リン濃度が４×１
０19／ｃｍ3 以上のポリシリコンによって構成されてい
るものである。
【００３４】１６は上記Ｎウェル領域１２の柱状部１３
の上端部に形成された上記ＰＭＯＳのＰ型のソース領域
で、ボロンイオン（Ｂ）を２０ｋｅＶで４×１０15／ｃ
ｍ2〜６×１０15／ｃｍ2 の条件でイオン注入して形成
され、柱状部１３の上端面からの拡散深さが２０００Å
〜４０００Åで、濃度が１．５×１０20／ｃｍ3 〜３×
１０20／ｃｍ3 になっている。
の上端部に形成された上記ＰＭＯＳのＰ型のソース領域
で、ボロンイオン（Ｂ）を２０ｋｅＶで４×１０15／ｃ
ｍ2〜６×１０15／ｃｍ2 の条件でイオン注入して形成
され、柱状部１３の上端面からの拡散深さが２０００Å
〜４０００Åで、濃度が１．５×１０20／ｃｍ3 〜３×
１０20／ｃｍ3 になっている。
【００３５】１７は上記Ｎウェル領域１２の表面に一部
が上記ゲート電極１４の電極部１４ａの下側面と重なっ
て形成される上記ＰＭＯＳのＰ型のドレイン領域で、上
記Ｎウェル領域１２の表面からの拡散深さが２０００Å
〜４０００Åで、濃度が１．５×１０20／ｃｍ3 〜３×
１０20／ｃｍ3 になっている。１８は上記Ｎウェル領域
１２の柱状部１３の内周面１３ｂに厚さが６０Å〜１０
０Åであるシリコン酸化膜からなるバックゲート絶縁膜
１９を介して対向して配設された上記ＰＭＯＳのバック
ゲート電極で、上記柱状部１３にて囲まれた領域に埋め
込まれたものであり、上端面が柱状部１３の上端面より
５００Å〜８０００Å低く形成されており、リン濃度が
４×１０19／ｃｍ3 以上のポリシリコンによって構成さ
れているものである。
が上記ゲート電極１４の電極部１４ａの下側面と重なっ
て形成される上記ＰＭＯＳのＰ型のドレイン領域で、上
記Ｎウェル領域１２の表面からの拡散深さが２０００Å
〜４０００Åで、濃度が１．５×１０20／ｃｍ3 〜３×
１０20／ｃｍ3 になっている。１８は上記Ｎウェル領域
１２の柱状部１３の内周面１３ｂに厚さが６０Å〜１０
０Åであるシリコン酸化膜からなるバックゲート絶縁膜
１９を介して対向して配設された上記ＰＭＯＳのバック
ゲート電極で、上記柱状部１３にて囲まれた領域に埋め
込まれたものであり、上端面が柱状部１３の上端面より
５００Å〜８０００Å低く形成されており、リン濃度が
４×１０19／ｃｍ3 以上のポリシリコンによって構成さ
れているものである。
【００３６】２０は上記ソース領域１６とドレイン領域
１７との間における外周面１３ａの表面層に形成される
上記ＰＭＯＳのチャネル領域である。２１は上記ＮＭＯ
Ｓ及びＰＭＯＳをそれぞれ取り囲むように上記半導体基
板１の表面、つまりＮウェル領域２の主面及びＰウェル
領域１２の主面に形成され、上記ＮＭＯＳ及びＰＭＯＳ
それぞれを電気的に分離するためのシリコン酸化膜から
なる分離絶縁膜であるる。
１７との間における外周面１３ａの表面層に形成される
上記ＰＭＯＳのチャネル領域である。２１は上記ＮＭＯ
Ｓ及びＰＭＯＳをそれぞれ取り囲むように上記半導体基
板１の表面、つまりＮウェル領域２の主面及びＰウェル
領域１２の主面に形成され、上記ＮＭＯＳ及びＰＭＯＳ
それぞれを電気的に分離するためのシリコン酸化膜から
なる分離絶縁膜であるる。
【００３７】２２は上記ＮＭＯＳ及び上記ＰＭＯＳ上を
含めた上記半導体基板１の表面上に形成された層間絶縁
膜、２３はこの層間絶縁膜における上記バックゲート電
極８の上端面及びこの上端面側に位置する上記柱状部３
の上端面の一部上に形成されたコンタクトホール２２ａ
を介して上記ＮＭＯＳのソース領域６とバックゲート電
極８とに物理的かつ電気的に接続される第１のソース電
極で、一体形成され、上記層間絶縁膜２２上に延在され
る配線層によって第１の電位ＶDD、この実施例１におい
ては例えば３Ｖの電源電位、が与えられる第１の電源電
位ノードに接続されるものであり、例えばアルミニウム
またはアルミニウムを主成分とするアルミニウム合金等
からなる金属層によって形成されている。
含めた上記半導体基板１の表面上に形成された層間絶縁
膜、２３はこの層間絶縁膜における上記バックゲート電
極８の上端面及びこの上端面側に位置する上記柱状部３
の上端面の一部上に形成されたコンタクトホール２２ａ
を介して上記ＮＭＯＳのソース領域６とバックゲート電
極８とに物理的かつ電気的に接続される第１のソース電
極で、一体形成され、上記層間絶縁膜２２上に延在され
る配線層によって第１の電位ＶDD、この実施例１におい
ては例えば３Ｖの電源電位、が与えられる第１の電源電
位ノードに接続されるものであり、例えばアルミニウム
またはアルミニウムを主成分とするアルミニウム合金等
からなる金属層によって形成されている。
【００３８】２４は上記層間絶縁膜２２における上記バ
ックゲート電極１８の上端面及びこの上端面側に位置す
る上記柱状部１３の上端面の一部上に形成されたコンタ
クトホール２２ｂを介して上記ＰＭＯＳのソース領域１
６とバックゲート電極１８とに物理的かつ電気的に接続
される第２のソース電極で、一体形成され、上記層間絶
縁膜２２上に延在される配線層によって上記第１の電位
より低い第２の電位、この実施例１においては例えば接
地電位、が与えられる第２の電源電位ノードに接続され
るものであり、例えばアルミニウムまたはアルミニウム
を主成分とするアルミニウム合金等からなる金属層によ
って形成されている。
ックゲート電極１８の上端面及びこの上端面側に位置す
る上記柱状部１３の上端面の一部上に形成されたコンタ
クトホール２２ｂを介して上記ＰＭＯＳのソース領域１
６とバックゲート電極１８とに物理的かつ電気的に接続
される第２のソース電極で、一体形成され、上記層間絶
縁膜２２上に延在される配線層によって上記第１の電位
より低い第２の電位、この実施例１においては例えば接
地電位、が与えられる第２の電源電位ノードに接続され
るものであり、例えばアルミニウムまたはアルミニウム
を主成分とするアルミニウム合金等からなる金属層によ
って形成されている。
【００３９】２５は上記ＮＭＯＳのドレイン領域７と上
記ＰＭＯＳのドレイン領域１７とを電気的に接続するた
めの共通ドレイン電極で、上記層間絶縁膜２２における
上記ドレイン領域７上に形成されたコンタクトホール２
２ｃを介して上記ドレイン領域７に物理的かつ電気的に
接続される第１のドレイン電極２５ａと、上記層間絶縁
膜２２における上記ドレイン領域１７上に形成されたコ
ンタクトホール２２ｄを介して上記ドレイン領域１７に
物理的かつ電気的に接続される第２のドレイン電極２５
ｂと、上記層間絶縁膜２２における上記ドレイン領域７
及びドレイン領域１７上に形成されたコンタクトホール
２２ｅを介して上記ドレイン領域７及びドレイン領域１
７に物理的かつ電気的に接続される第３のドレイン電極
２５ｃと、これらドレイン電極２５ａ〜２５ｃと一体形
成され、上記層間絶縁膜２２上に延在され、上記ＮＭＯ
Ｓのドレイン領域７と上記ＰＭＯＳのドレイン領域１７
とによって構成されるインバータ回路の出力ノードとな
る接続部２５ｄとを有し、例えばアルミニウムまたはア
ルミニウムを主成分とするアルミニウム合金等からなる
金属層によって形成されている。
記ＰＭＯＳのドレイン領域１７とを電気的に接続するた
めの共通ドレイン電極で、上記層間絶縁膜２２における
上記ドレイン領域７上に形成されたコンタクトホール２
２ｃを介して上記ドレイン領域７に物理的かつ電気的に
接続される第１のドレイン電極２５ａと、上記層間絶縁
膜２２における上記ドレイン領域１７上に形成されたコ
ンタクトホール２２ｄを介して上記ドレイン領域１７に
物理的かつ電気的に接続される第２のドレイン電極２５
ｂと、上記層間絶縁膜２２における上記ドレイン領域７
及びドレイン領域１７上に形成されたコンタクトホール
２２ｅを介して上記ドレイン領域７及びドレイン領域１
７に物理的かつ電気的に接続される第３のドレイン電極
２５ｃと、これらドレイン電極２５ａ〜２５ｃと一体形
成され、上記層間絶縁膜２２上に延在され、上記ＮＭＯ
Ｓのドレイン領域７と上記ＰＭＯＳのドレイン領域１７
とによって構成されるインバータ回路の出力ノードとな
る接続部２５ｄとを有し、例えばアルミニウムまたはア
ルミニウムを主成分とするアルミニウム合金等からなる
金属層によって形成されている。
【００４０】２６は上記ＮＭＯＳのゲート電極４と上記
ＰＭＯＳのゲート電極１４とを電気的に接続し、上記イ
ンバータ回路の入力ノードとなる共通ゲート電極で、上
記層間絶縁膜２２における上記ゲート電極４の配線部４
ｂ上に形成されたコンタクトホール２２ｆを介して上記
ゲート電極４の配線部４ｂに物理的かつ電気的に接続さ
れるとともに、上記層間絶縁膜２２における上記ゲート
電極１４の配線部１４ｂ上に形成されたコンタクトホー
ル２２ｇを介して上記ゲート電極１４の配線部１４ｂに
物理的かつ電気的に接続され、上記層間絶縁膜２２上に
延在されている、例えばアルミニウムまたはアルミニウ
ムを主成分とするアルミニウム合金等からなる金属層に
よって形成されている。
ＰＭＯＳのゲート電極１４とを電気的に接続し、上記イ
ンバータ回路の入力ノードとなる共通ゲート電極で、上
記層間絶縁膜２２における上記ゲート電極４の配線部４
ｂ上に形成されたコンタクトホール２２ｆを介して上記
ゲート電極４の配線部４ｂに物理的かつ電気的に接続さ
れるとともに、上記層間絶縁膜２２における上記ゲート
電極１４の配線部１４ｂ上に形成されたコンタクトホー
ル２２ｇを介して上記ゲート電極１４の配線部１４ｂに
物理的かつ電気的に接続され、上記層間絶縁膜２２上に
延在されている、例えばアルミニウムまたはアルミニウ
ムを主成分とするアルミニウム合金等からなる金属層に
よって形成されている。
【００４１】このように構成された上記ＮＭＯＳ及び上
記ＰＭＯＳは、図４に示すようなインバータ回路を構成
しているものである。すなわち、ＰＭＯＳはそのソース
領域Ｓ（６）及びバックゲート電極ＢＧ（８）が共通接
続されて第１の電源電位ＶDDノードに接続され、ドレイ
ン領域Ｄ（７）が出力ノードＶOUT に接続され、ゲート
電極Ｇ（４）が入力ノードＶINに接続されている。ＮＭ
ＯＳはそのソース領域Ｓ（１６）及びバックゲート電極
ＢＧ（１８）が共通接続されて第２の電源電位ＶSSノー
ドに接続され、ドレイン領域Ｄ（１７）が上記ＰＭＯＳ
のドレイン領域Ｄと共通接続されて出力ノードＶOUT に
接続され、ゲート電極Ｇ（１４）が上記ＰＭＯＳのゲー
ト電極Ｇと共通接続されて入力ノードＶINに接続されて
いる。
記ＰＭＯＳは、図４に示すようなインバータ回路を構成
しているものである。すなわち、ＰＭＯＳはそのソース
領域Ｓ（６）及びバックゲート電極ＢＧ（８）が共通接
続されて第１の電源電位ＶDDノードに接続され、ドレイ
ン領域Ｄ（７）が出力ノードＶOUT に接続され、ゲート
電極Ｇ（４）が入力ノードＶINに接続されている。ＮＭ
ＯＳはそのソース領域Ｓ（１６）及びバックゲート電極
ＢＧ（１８）が共通接続されて第２の電源電位ＶSSノー
ドに接続され、ドレイン領域Ｄ（１７）が上記ＰＭＯＳ
のドレイン領域Ｄと共通接続されて出力ノードＶOUT に
接続され、ゲート電極Ｇ（１４）が上記ＰＭＯＳのゲー
ト電極Ｇと共通接続されて入力ノードＶINに接続されて
いる。
【００４２】次に、このように構成された半導体装置の
製造方法について、図５ないし図１３を用いて説明す
る。まず、半導体基板１の表面におけるＮウェル形成領
域をレジストにてマスクし、Ｐウェル形成領域にボロン
（Ｂ）を５０ｋｅＶ〜１００ｋｅＶで１×１０12／ｃｍ
2 〜３×１０12／ｃｍ2 の条件でイオン注入してＰウェ
ル領域を形成する。この時のＰウェル領域のボロンの濃
度分布は表面から深さ方向にほぼ均一であり、その濃度
は１×１０17／ｃｍ3 になっている。
製造方法について、図５ないし図１３を用いて説明す
る。まず、半導体基板１の表面におけるＮウェル形成領
域をレジストにてマスクし、Ｐウェル形成領域にボロン
（Ｂ）を５０ｋｅＶ〜１００ｋｅＶで１×１０12／ｃｍ
2 〜３×１０12／ｃｍ2 の条件でイオン注入してＰウェ
ル領域を形成する。この時のＰウェル領域のボロンの濃
度分布は表面から深さ方向にほぼ均一であり、その濃度
は１×１０17／ｃｍ3 になっている。
【００４３】次に、このＰウェル領域をレジストにてマ
スクして半導体基板１の表面におけるＮウェル形成領域
にリン（Ｐ）を５０ｋｅＶ〜１００ｋｅＶで１×１０12
／ｃｍ2 〜３×１０12／ｃｍ2 の条件でイオン注入して
Ｎウェル領域を形成する。この時のＮウェル領域のリン
の濃度分布は表面から深さ方向にほぼ均一であり、その
濃度は１×１０16／ｃｍ3 になっている。
スクして半導体基板１の表面におけるＮウェル形成領域
にリン（Ｐ）を５０ｋｅＶ〜１００ｋｅＶで１×１０12
／ｃｍ2 〜３×１０12／ｃｍ2 の条件でイオン注入して
Ｎウェル領域を形成する。この時のＮウェル領域のリン
の濃度分布は表面から深さ方向にほぼ均一であり、その
濃度は１×１０16／ｃｍ3 になっている。
【００４４】そして、ＮＭＯＳ及びＰＭＯＳを形成する
ために、Ｐウェル領域の所定領域（この実施例１では柱
状部を形成する領域）及びＮウェル領域の所定領域（こ
の実施例１では柱状部を形成する領域）をレジストにて
マスクし、異方性のエッチング条件にてドライエッチン
グし、図５及び図６に示すように、柱状部３を有したＰ
ウェル領域２及び柱状部１３を有したＮウェル領域１２
を形成する。この時のエッチングは、ＮＭＯＳ及びＰＭ
ＯＳの設計ルールによりエッチング深さが決定されるよ
うに行われる。例えば、０．５μｍルールの半導体装置
を作成する場合には、エッチング深さ、つまり柱状部
３、１３の高さＬが０．５μｍになる。この時の柱状部
３、１３の厚さＤは１０００Åにしてある。
ために、Ｐウェル領域の所定領域（この実施例１では柱
状部を形成する領域）及びＮウェル領域の所定領域（こ
の実施例１では柱状部を形成する領域）をレジストにて
マスクし、異方性のエッチング条件にてドライエッチン
グし、図５及び図６に示すように、柱状部３を有したＰ
ウェル領域２及び柱状部１３を有したＮウェル領域１２
を形成する。この時のエッチングは、ＮＭＯＳ及びＰＭ
ＯＳの設計ルールによりエッチング深さが決定されるよ
うに行われる。例えば、０．５μｍルールの半導体装置
を作成する場合には、エッチング深さ、つまり柱状部
３、１３の高さＬが０．５μｍになる。この時の柱状部
３、１３の厚さＤは１０００Åにしてある。
【００４５】なお、柱状部３、１３の高さＬは上記に限
定されるものではなく、０．３μｍ〜１μｍの範囲であ
れば良く、また、柱状部３、１３の厚さＤも上記に限定
されるものではなく、しきい値電圧に応じて６００Å〜
１２００Åであれば良い。
定されるものではなく、０．３μｍ〜１μｍの範囲であ
れば良く、また、柱状部３、１３の厚さＤも上記に限定
されるものではなく、しきい値電圧に応じて６００Å〜
１２００Åであれば良い。
【００４６】そして、ＮＭＯＳ及びＰＭＯＳを電気的に
絶縁するためのシリコン酸化膜からなる分離絶縁膜２１
を、通常知られているＬＯＣＯＳ法によって、例えば厚
さが２０００Å〜６０００Åに形成する。なお、Ｐウェ
ル領域２及びＮウェル領域１２の境界部にも必ずこの分
離絶縁膜２１は形成されている。また、Ｐウェル領域２
に形成された分離絶縁膜２１の直下にはチャネルストッ
パとしてのＰウェル領域２より不純物濃度の高いＰ+ 半
導体領域を形成してもよいものである。
絶縁するためのシリコン酸化膜からなる分離絶縁膜２１
を、通常知られているＬＯＣＯＳ法によって、例えば厚
さが２０００Å〜６０００Åに形成する。なお、Ｐウェ
ル領域２及びＮウェル領域１２の境界部にも必ずこの分
離絶縁膜２１は形成されている。また、Ｐウェル領域２
に形成された分離絶縁膜２１の直下にはチャネルストッ
パとしてのＰウェル領域２より不純物濃度の高いＰ+ 半
導体領域を形成してもよいものである。
【００４７】次に、図７に示すように、ゲート絶縁膜５
及びバックゲート絶縁膜９を形成するために、半導体基
板１の表面、つまり、柱状部３を含んだＰウェル領域２
の主面及び柱状部１３を含んだＮウェル領域１２の主面
を熱酸化し、６０Å〜１００Åのシリコン酸化膜１００
を形成する。
及びバックゲート絶縁膜９を形成するために、半導体基
板１の表面、つまり、柱状部３を含んだＰウェル領域２
の主面及び柱状部１３を含んだＮウェル領域１２の主面
を熱酸化し、６０Å〜１００Åのシリコン酸化膜１００
を形成する。
【００４８】そして、ＮＭＯＳのゲート電極４及びバッ
クゲート電極８とＰＭＯＳのゲート電極４及びバックゲ
ート電極８を形成するために、半導体基板１の表面上、
つまり、シリコン酸化膜１００及び分離絶縁膜２１上
に、表面が柱状部３及び１３の上端面より５００Å〜８
０００Å低いリン濃度が４×１０19／ｃｍ3 以上のポリ
シリコン層１０１を堆積する。このポリシリコン層１０
１は、ＰＨ3 が混合された雰囲気でＳi Ｈ4 −Ｈ2 の熱
分解反応によって生成されるポリシリコンをＣＶＤ法に
よって形成しているものであり、形成温度が６００℃〜
９００℃で、成長速度を２０Å／分に制御する。この時
の膜厚の均一性はウェハ面内で±５Åであった。
クゲート電極８とＰＭＯＳのゲート電極４及びバックゲ
ート電極８を形成するために、半導体基板１の表面上、
つまり、シリコン酸化膜１００及び分離絶縁膜２１上
に、表面が柱状部３及び１３の上端面より５００Å〜８
０００Å低いリン濃度が４×１０19／ｃｍ3 以上のポリ
シリコン層１０１を堆積する。このポリシリコン層１０
１は、ＰＨ3 が混合された雰囲気でＳi Ｈ4 −Ｈ2 の熱
分解反応によって生成されるポリシリコンをＣＶＤ法に
よって形成しているものであり、形成温度が６００℃〜
９００℃で、成長速度を２０Å／分に制御する。この時
の膜厚の均一性はウェハ面内で±５Åであった。
【００４９】さらに、ポリシリコン層１０１表面全面に
レジスト層を形成し、このレジスト層を、ＮＭＯＳのゲ
ート電極４及びバックゲート電極８とＰＭＯＳのゲート
電極４及びバックゲート電極８となるポリシリコン層１
０１の領域上を残してエッチングし、パターニングされ
たレジスト層１０２を形成する。
レジスト層を形成し、このレジスト層を、ＮＭＯＳのゲ
ート電極４及びバックゲート電極８とＰＭＯＳのゲート
電極４及びバックゲート電極８となるポリシリコン層１
０１の領域上を残してエッチングし、パターニングされ
たレジスト層１０２を形成する。
【００５０】次に、図８及び図９に示すように、パター
ニングされたレジスト層１０２をマスクとしてポリシリ
コン層１０１をエッチングしてＮＭＯＳのゲート電極４
及びバックゲート電極８とＰＭＯＳのゲート電極４及び
バックゲート電極８を形成する。この時のポリシリコン
層１０１のエッチングは、ＣＣl 4 とＣl 2 とＨe など
の混合ガスの雰囲気にて行われる反応性エッチングであ
る。
ニングされたレジスト層１０２をマスクとしてポリシリ
コン層１０１をエッチングしてＮＭＯＳのゲート電極４
及びバックゲート電極８とＰＭＯＳのゲート電極４及び
バックゲート電極８を形成する。この時のポリシリコン
層１０１のエッチングは、ＣＣl 4 とＣl 2 とＨe など
の混合ガスの雰囲気にて行われる反応性エッチングであ
る。
【００５１】次に、図１０に示すように、半導体基板１
表面上にレジスト層を形成し、このレジスト層を、ＮＭ
ＯＳの形成領域を露出してエッチングし、パターニング
されたレジスト層１０３を形成する。このパターニング
されたレジスト層１０３をマスクとして、砒素イオンを
４０ｋｅＶで４×１０15／ｃｍ2 〜６×１０15／ｃｍ2
の条件でイオン注入する。
表面上にレジスト層を形成し、このレジスト層を、ＮＭ
ＯＳの形成領域を露出してエッチングし、パターニング
されたレジスト層１０３を形成する。このパターニング
されたレジスト層１０３をマスクとして、砒素イオンを
４０ｋｅＶで４×１０15／ｃｍ2 〜６×１０15／ｃｍ2
の条件でイオン注入する。
【００５２】その結果として、柱状部３の上端部には、
ゲート電極４及びバックゲート電極８がマスクとして機
能して、自己整合的に上端面からの拡散深さが１０００
Å〜２０００Åで、濃度が２×１０20／ｃｍ3 〜６×１
０20／ｃｍ3 になったＮＭＯＳのＮ型のソース領域６が
形成される。このソース領域６はゲート電極４及びバッ
クゲート電極８と一部が重なるように形成されると良
い。また、ゲート電極４と分離絶縁膜２１との間に位置
するＰウェル領域２の主面に、ゲート電極４と分離絶縁
膜２１がマスクとして機能して、自己整合的に主面から
の拡散深さが１０００Å〜２０００Åで、濃度が２×１
０20／ｃｍ3 〜６×１０20／ｃｍ3 になったＮＭＯＳの
Ｎ型のドレイン領域７が形成される。このドレイン領域
７はゲート電極４と一部が重なっているものである。
ゲート電極４及びバックゲート電極８がマスクとして機
能して、自己整合的に上端面からの拡散深さが１０００
Å〜２０００Åで、濃度が２×１０20／ｃｍ3 〜６×１
０20／ｃｍ3 になったＮＭＯＳのＮ型のソース領域６が
形成される。このソース領域６はゲート電極４及びバッ
クゲート電極８と一部が重なるように形成されると良
い。また、ゲート電極４と分離絶縁膜２１との間に位置
するＰウェル領域２の主面に、ゲート電極４と分離絶縁
膜２１がマスクとして機能して、自己整合的に主面から
の拡散深さが１０００Å〜２０００Åで、濃度が２×１
０20／ｃｍ3 〜６×１０20／ｃｍ3 になったＮＭＯＳの
Ｎ型のドレイン領域７が形成される。このドレイン領域
７はゲート電極４と一部が重なっているものである。
【００５３】このようにして、Ｐウェル領域２の筒状の
柱状部３の表面（外周面）にゲート絶縁膜５を介して対
向し、下側面がＰウェル領域２の主面にゲート絶縁膜５
を介して対向して配設されたゲート電極４と、柱状部３
の上端部に形成されたソース領域６と、Ｐウェル領域２
の主面に一部がゲート電極４の下側面と重なって形成さ
れるドレイン領域７と、柱状部３の裏面にバックゲート
絶縁膜９を介して対向して配設されたバックゲート電極
８とを有した縦型Ｎ−ＭＯＳトランジスタが形成される
ものである。
柱状部３の表面（外周面）にゲート絶縁膜５を介して対
向し、下側面がＰウェル領域２の主面にゲート絶縁膜５
を介して対向して配設されたゲート電極４と、柱状部３
の上端部に形成されたソース領域６と、Ｐウェル領域２
の主面に一部がゲート電極４の下側面と重なって形成さ
れるドレイン領域７と、柱状部３の裏面にバックゲート
絶縁膜９を介して対向して配設されたバックゲート電極
８とを有した縦型Ｎ−ＭＯＳトランジスタが形成される
ものである。
【００５４】そして、レジスト層１０３を除去後、図１
１に示すように、半導体基板１表面上にレジスト層を形
成し、このレジスト層を、ＰＭＯＳの形成領域を露出し
てエッチングし、パターニングされたレジスト層１０４
を形成する。このパターニングされたレジスト層１０４
をマスクとして、ボロンイオンを２０ｋｅＶで４×１０
15／ｃｍ2 〜６×１０15／ｃｍ2 の条件でイオン注入す
る。
１に示すように、半導体基板１表面上にレジスト層を形
成し、このレジスト層を、ＰＭＯＳの形成領域を露出し
てエッチングし、パターニングされたレジスト層１０４
を形成する。このパターニングされたレジスト層１０４
をマスクとして、ボロンイオンを２０ｋｅＶで４×１０
15／ｃｍ2 〜６×１０15／ｃｍ2 の条件でイオン注入す
る。
【００５５】その結果として、柱状部１３の上端部に
は、ゲート電極１４及びバックゲート電極１８がマスク
として機能して、自己整合的に上端面からの拡散深さが
２０００Å〜４０００Åで、濃度が１．５×１０20／ｃ
ｍ3 〜３×１０20／ｃｍ3 になったＰＭＯＳのＰ型のソ
ース領域１６が形成される。このソース領域１６はゲー
ト電極１４及びバックゲート電極１８と一部が重なるよ
うに形成されると良い。また、ゲート電極１４と分離絶
縁膜２１との間に位置するＮウェル領域１２の主面に、
ゲート電極１４と分離絶縁膜２１がマスクとして機能し
て、自己整合的に主面からの拡散深さが２０００Å〜４
０００Åで、濃度が１．５×１０20／ｃｍ3 〜３×１０
20／ｃｍ3 になったＰＭＯＳのＰ型のドレイン領域１７
が形成される。このドレイン領域１７はゲート電極１４
と一部が重なっているものである。
は、ゲート電極１４及びバックゲート電極１８がマスク
として機能して、自己整合的に上端面からの拡散深さが
２０００Å〜４０００Åで、濃度が１．５×１０20／ｃ
ｍ3 〜３×１０20／ｃｍ3 になったＰＭＯＳのＰ型のソ
ース領域１６が形成される。このソース領域１６はゲー
ト電極１４及びバックゲート電極１８と一部が重なるよ
うに形成されると良い。また、ゲート電極１４と分離絶
縁膜２１との間に位置するＮウェル領域１２の主面に、
ゲート電極１４と分離絶縁膜２１がマスクとして機能し
て、自己整合的に主面からの拡散深さが２０００Å〜４
０００Åで、濃度が１．５×１０20／ｃｍ3 〜３×１０
20／ｃｍ3 になったＰＭＯＳのＰ型のドレイン領域１７
が形成される。このドレイン領域１７はゲート電極１４
と一部が重なっているものである。
【００５６】このようにして、Ｎウェル領域１２の筒状
の柱状部１３の表面（外周面）にゲート絶縁膜１５を介
して対向し、下側面がＮウェル領域１２の主面にゲート
絶縁膜１５を介して対向して配設されたゲート電極１４
と、柱状部１３の上端部に形成されたソース領域１６
と、Ｎウェル領域１２の主面に一部がゲート電極１４の
下側面と重なって形成されるドレイン領域１７と、柱状
部１３の裏面にバックゲート絶縁膜１９を介して対向し
て配設されたバックゲート電極１８とを有した縦型Ｐ−
ＭＯＳトランジスタが形成されるものである。
の柱状部１３の表面（外周面）にゲート絶縁膜１５を介
して対向し、下側面がＮウェル領域１２の主面にゲート
絶縁膜１５を介して対向して配設されたゲート電極１４
と、柱状部１３の上端部に形成されたソース領域１６
と、Ｎウェル領域１２の主面に一部がゲート電極１４の
下側面と重なって形成されるドレイン領域１７と、柱状
部１３の裏面にバックゲート絶縁膜１９を介して対向し
て配設されたバックゲート電極１８とを有した縦型Ｐ−
ＭＯＳトランジスタが形成されるものである。
【００５７】そして、レジスト層１０４を除去すると図
１２及び図１３に示された構造となる。その後、半導体
基板１の表面上全面に層間絶縁膜２２を形成する。そし
て、この層間絶縁膜２２において、バックゲート電極８
の上端面及びこの上端面側に位置する柱状部３の上端面
の一部上にコンタクトホール２２ａを、バックゲート電
極１８の上端面及びこの上端面側に位置する柱状部１３
の上端面の一部上にコンタクトホール２２ｂを、ドレイ
ン領域７上にコンタクトホール２２ｃを、ドレイン領域
１７上にコンタクトホール２２ｄを、ドレイン領域７及
びドレイン領域１７上にコンタクトホール２２ｅを、ゲ
ート電極４の配線部４ｂ上にコンタクトホール２２ｆ
を、ゲート電極１４の配線部１４ｂ上にコンタクトホー
ル２２ｇを、通常知られている写真製版技術を用いて形
成する。
１２及び図１３に示された構造となる。その後、半導体
基板１の表面上全面に層間絶縁膜２２を形成する。そし
て、この層間絶縁膜２２において、バックゲート電極８
の上端面及びこの上端面側に位置する柱状部３の上端面
の一部上にコンタクトホール２２ａを、バックゲート電
極１８の上端面及びこの上端面側に位置する柱状部１３
の上端面の一部上にコンタクトホール２２ｂを、ドレイ
ン領域７上にコンタクトホール２２ｃを、ドレイン領域
１７上にコンタクトホール２２ｄを、ドレイン領域７及
びドレイン領域１７上にコンタクトホール２２ｅを、ゲ
ート電極４の配線部４ｂ上にコンタクトホール２２ｆ
を、ゲート電極１４の配線部１４ｂ上にコンタクトホー
ル２２ｇを、通常知られている写真製版技術を用いて形
成する。
【００５８】次に、コンタクトホール２２ａ〜２２ｇが
形成された層間絶縁膜２２の表面全面上に例えばアルミ
ニウムまたはアルミニウムを主成分とするアルミニウム
合金等からなる金属層をスパッタにて蒸着する。この金
属層を通常知られている写真製版技術を用いてパターニ
ングし、コンタクトホール２２ａを介してソース領域６
とバックゲート電極８とに物理的かつ電気的に接続され
るとともに一体形成された層間絶縁膜２２上に延在され
る配線層によって第１の電源電位ノードに接続される第
１のソース電極２３と、コンタクトホール２２ｂを介し
てソース領域１６とバックゲート電極１８とに物理的か
つ電気的に接続されるとともに一体形成された層間絶縁
膜２２上に延在される配線層によって第２の電源電位ノ
ードに接続される第２のソース電極と、コンタクトホー
ル２２ｃを介してドレイン領域７に物理的かつ電気的に
接続される第１のドレイン電極２５ａと、コンタクトホ
ール２２ｄを介してドレイン領域１７に物理的かつ電気
的に接続される第２のドレイン電極２５ｂと、コンタク
トホール２２ｅを介してドレイン領域７及びドレイン領
域１７に物理的かつ電気的に接続される第３のドレイン
電極２５ｃと、これらドレイン電極２５ａ〜２５ｃと一
体形成された層間絶縁膜２２上の接続部２５ｄと、コン
タクトホール２２ｆを介してゲート電極４の配線部４ｂ
に物理的かつ電気的に接続されるとともにコンタクトホ
ール２２ｇを介してゲート電極１４の配線部１４ｂに物
理的かつ電気的に接続される共通ゲート電極２６とを形
成し、図１及び図２に示された半導体装置を得る。
形成された層間絶縁膜２２の表面全面上に例えばアルミ
ニウムまたはアルミニウムを主成分とするアルミニウム
合金等からなる金属層をスパッタにて蒸着する。この金
属層を通常知られている写真製版技術を用いてパターニ
ングし、コンタクトホール２２ａを介してソース領域６
とバックゲート電極８とに物理的かつ電気的に接続され
るとともに一体形成された層間絶縁膜２２上に延在され
る配線層によって第１の電源電位ノードに接続される第
１のソース電極２３と、コンタクトホール２２ｂを介し
てソース領域１６とバックゲート電極１８とに物理的か
つ電気的に接続されるとともに一体形成された層間絶縁
膜２２上に延在される配線層によって第２の電源電位ノ
ードに接続される第２のソース電極と、コンタクトホー
ル２２ｃを介してドレイン領域７に物理的かつ電気的に
接続される第１のドレイン電極２５ａと、コンタクトホ
ール２２ｄを介してドレイン領域１７に物理的かつ電気
的に接続される第２のドレイン電極２５ｂと、コンタク
トホール２２ｅを介してドレイン領域７及びドレイン領
域１７に物理的かつ電気的に接続される第３のドレイン
電極２５ｃと、これらドレイン電極２５ａ〜２５ｃと一
体形成された層間絶縁膜２２上の接続部２５ｄと、コン
タクトホール２２ｆを介してゲート電極４の配線部４ｂ
に物理的かつ電気的に接続されるとともにコンタクトホ
ール２２ｇを介してゲート電極１４の配線部１４ｂに物
理的かつ電気的に接続される共通ゲート電極２６とを形
成し、図１及び図２に示された半導体装置を得る。
【００５９】このように構成された半導体装置におい
て、Ｐウェル領域２の濃度が１×１０17／ｃｍ3 で柱状
部３の厚さが１０００ÅにしてＮＭＯＳを形成した場
合、このＮＭＯＳは、そのしきい値電圧が０．６Ｖを示
し、部分空乏化モードで動作し、ドレイン耐圧が高く、
チャネル１０内の余剰キャリアを効率良く引き抜くこと
ができ、しかも、バックゲート電極８にソース領域６に
印加される電位と同電位、つまりこの実施例１において
は接地電位を印加するようにしているため、安定に動作
した。
て、Ｐウェル領域２の濃度が１×１０17／ｃｍ3 で柱状
部３の厚さが１０００ÅにしてＮＭＯＳを形成した場
合、このＮＭＯＳは、そのしきい値電圧が０．６Ｖを示
し、部分空乏化モードで動作し、ドレイン耐圧が高く、
チャネル１０内の余剰キャリアを効率良く引き抜くこと
ができ、しかも、バックゲート電極８にソース領域６に
印加される電位と同電位、つまりこの実施例１において
は接地電位を印加するようにしているため、安定に動作
した。
【００６０】一方、Ｎウェル領域１２の濃度が１×１０
16／ｃｍ3 で柱状部１３の厚さが１０００ÅにしてＰＭ
ＯＳを形成した場合、このＰＭＯＳは、そのしきい値電
圧の絶対値が０．９Ｖを示し、完全空乏化モードで動作
し、しかもバックゲート電極１８にソース領域１６に印
加される電位と同電位、つまり電源電位を印加するよう
にしているため、バックゲート絶縁膜１９を介して柱状
部１３の裏面側に及ぼす電位が実効的に０Ｖになり、パ
ンチスルー耐性が強くなるとともに短チャネル効果がよ
くなっており、安定に動作した。
16／ｃｍ3 で柱状部１３の厚さが１０００ÅにしてＰＭ
ＯＳを形成した場合、このＰＭＯＳは、そのしきい値電
圧の絶対値が０．９Ｖを示し、完全空乏化モードで動作
し、しかもバックゲート電極１８にソース領域１６に印
加される電位と同電位、つまり電源電位を印加するよう
にしているため、バックゲート絶縁膜１９を介して柱状
部１３の裏面側に及ぼす電位が実効的に０Ｖになり、パ
ンチスルー耐性が強くなるとともに短チャネル効果がよ
くなっており、安定に動作した。
【００６１】しかも、ＮＭＯＳ及びＰＭＯＳともに縦型
であるため、半導体基板１における占有面積が小さくな
り、高集積化にも適しているものである。なお、上記実
施例１においては、柱状部３及び柱状部１３の高さＬを
同じ高さとしたが、異なった高さとし、種々のゲート長
（柱状部の高さに依存）をもったトランジスタを１つの
半導体基板１に形成しても良いものである。この場合
は、トランジスタを形成するための柱状部を形成する際
のエッチングマスクを変更するだけで容易に形成可能な
ものである。
であるため、半導体基板１における占有面積が小さくな
り、高集積化にも適しているものである。なお、上記実
施例１においては、柱状部３及び柱状部１３の高さＬを
同じ高さとしたが、異なった高さとし、種々のゲート長
（柱状部の高さに依存）をもったトランジスタを１つの
半導体基板１に形成しても良いものである。この場合
は、トランジスタを形成するための柱状部を形成する際
のエッチングマスクを変更するだけで容易に形成可能な
ものである。
【００６２】実施例２．上記実施例１においては、柱状
部３及び柱状部１３の厚さを同じ厚さとしたものを示し
たが、柱状部の厚さを異ならせて種々のしきい値電圧を
もったものとしても良い。柱状部の厚さを異ならせたこ
とにより、種々のしきい値電圧を有したトランジスタが
得られ、この場合は、実施例１におけるトランジスタを
形成するための柱状部３、１３を形成する際のエッチン
グマスクを変更するだけで容易に形成可能であり、チャ
ネル領域の濃度を変えずにしきい値電圧を変更できるた
め、工程の簡略化、つまり、ＮＭＯＳ、ＰＭＯＳともに
そのチャネル領域１０、２０の不純物濃度が同じで良い
ため、ウェル領域２、１２形成のためのイオン注入用マ
スクがそれぞれ１枚でよく、しかも、柱状部３、１３形
成のためのエッチングマスクが１枚で異なったしきい値
電圧をもったＭＯＳを形成できるものである。
部３及び柱状部１３の厚さを同じ厚さとしたものを示し
たが、柱状部の厚さを異ならせて種々のしきい値電圧を
もったものとしても良い。柱状部の厚さを異ならせたこ
とにより、種々のしきい値電圧を有したトランジスタが
得られ、この場合は、実施例１におけるトランジスタを
形成するための柱状部３、１３を形成する際のエッチン
グマスクを変更するだけで容易に形成可能であり、チャ
ネル領域の濃度を変えずにしきい値電圧を変更できるた
め、工程の簡略化、つまり、ＮＭＯＳ、ＰＭＯＳともに
そのチャネル領域１０、２０の不純物濃度が同じで良い
ため、ウェル領域２、１２形成のためのイオン注入用マ
スクがそれぞれ１枚でよく、しかも、柱状部３、１３形
成のためのエッチングマスクが１枚で異なったしきい値
電圧をもったＭＯＳを形成できるものである。
【００６３】図１４及び図１５はこの実施例２を説明す
るための断面図及び平面図であり、それぞれ異なったし
きい値電圧を有した２つのＮＭＯＳを示しているもので
あり、図示左側に示したＮＭＯＳ１は柱状部３の厚さが
１０００Åであり、そのしきい値電圧は０．６Ｖを示
し、図示右側に示したＮＭＯＳ２は柱状部３０の厚さが
６００Åであり、そのしきい値電圧は０．３Ｖを示し
た。
るための断面図及び平面図であり、それぞれ異なったし
きい値電圧を有した２つのＮＭＯＳを示しているもので
あり、図示左側に示したＮＭＯＳ１は柱状部３の厚さが
１０００Åであり、そのしきい値電圧は０．６Ｖを示
し、図示右側に示したＮＭＯＳ２は柱状部３０の厚さが
６００Åであり、そのしきい値電圧は０．３Ｖを示し
た。
【００６４】つまり、柱状部の厚さを異ならせるだけで
種々のしきい値電圧をもったＭＯＳが得られるものであ
る。例えば、ＮＭＯＳの場合、柱状部３の濃度が１×１
０17／ｃｍ3 で、厚さが６００Å〜１２００Åであると
しきい値電圧は０．３Ｖ〜０．８Ｖになり、ＰＭＯＳの
場合、柱状部１３の濃度が１×１０16／ｃｍ3 で、厚さ
が６００Å〜１２００Åであるとしきい値電圧は０．６
Ｖ〜１．１Ｖになる。なお、図１４及び図１５におい
て、実施例１として示した図１及び図２と同一符号は同
一または相当部分を示しているものである。また、図１
４及び図１５においては、それぞれ異なったしきい値電
圧を有した２つのＮＭＯＳを示したが、上記から理解で
きるように、ＮＭＯＳとＰＭＯＳとで柱状部３、１３の
厚さを異ならせたものであっても良いものである。
種々のしきい値電圧をもったＭＯＳが得られるものであ
る。例えば、ＮＭＯＳの場合、柱状部３の濃度が１×１
０17／ｃｍ3 で、厚さが６００Å〜１２００Åであると
しきい値電圧は０．３Ｖ〜０．８Ｖになり、ＰＭＯＳの
場合、柱状部１３の濃度が１×１０16／ｃｍ3 で、厚さ
が６００Å〜１２００Åであるとしきい値電圧は０．６
Ｖ〜１．１Ｖになる。なお、図１４及び図１５におい
て、実施例１として示した図１及び図２と同一符号は同
一または相当部分を示しているものである。また、図１
４及び図１５においては、それぞれ異なったしきい値電
圧を有した２つのＮＭＯＳを示したが、上記から理解で
きるように、ＮＭＯＳとＰＭＯＳとで柱状部３、１３の
厚さを異ならせたものであっても良いものである。
【００６５】実施例３．図１６ないし図２０はこの発明
の実施例３を示すものであり、上記に示した実施例１に
対して、ＮＭＯＳのドレイン領域７をＬＤＤ構造に変更
するとともに、ＰＭＯＳのドレイン領域１７をＬＤＤ構
造に変更したものであり、その他の点については上記実
施例１と同様である。
の実施例３を示すものであり、上記に示した実施例１に
対して、ＮＭＯＳのドレイン領域７をＬＤＤ構造に変更
するとともに、ＰＭＯＳのドレイン領域１７をＬＤＤ構
造に変更したものであり、その他の点については上記実
施例１と同様である。
【００６６】図１６において、上記実施例１として示し
た図１に示された符号と同一符号は同一又は相当部分を
示しているものであり、６はリン（Ｐ）イオンが４０ｋ
ｅＶで４×１０13／ｃｍ2 〜６×１０13／ｃｍ2 注入さ
れるとともに、砒素（Ａｓ）イオンが４０ｋｅＶで４×
１０15／ｃｍ2 〜６×１０15／ｃｍ2 注入され、濃度が
濃度が２×１０20／ｃｍ3 〜６×１０20／ｃｍ3 である
ソース領域、７ａはリン（Ｐ）イオンが４０ｋｅＶで４
×１０13／ｃｍ2 〜６×１０13／ｃｍ2 注入され、濃度
が１×１０17／ｃｍ3 〜６×１０17／ｃｍ3 である低濃
度不純物領域、７ｂは砒素（Ａｓ）イオンが４０ｋｅＶ
で４×１０15／ｃｍ2 〜６×１０15／ｃｍ2 注入され、
濃度が２×１０20／ｃｍ3 〜６×１０20／ｃｍ3 である
高濃度不純物領域で、上記低濃度不純物領域７ａとでＮ
ＭＯＳのドレイン領域を構成しているものである。
た図１に示された符号と同一符号は同一又は相当部分を
示しているものであり、６はリン（Ｐ）イオンが４０ｋ
ｅＶで４×１０13／ｃｍ2 〜６×１０13／ｃｍ2 注入さ
れるとともに、砒素（Ａｓ）イオンが４０ｋｅＶで４×
１０15／ｃｍ2 〜６×１０15／ｃｍ2 注入され、濃度が
濃度が２×１０20／ｃｍ3 〜６×１０20／ｃｍ3 である
ソース領域、７ａはリン（Ｐ）イオンが４０ｋｅＶで４
×１０13／ｃｍ2 〜６×１０13／ｃｍ2 注入され、濃度
が１×１０17／ｃｍ3 〜６×１０17／ｃｍ3 である低濃
度不純物領域、７ｂは砒素（Ａｓ）イオンが４０ｋｅＶ
で４×１０15／ｃｍ2 〜６×１０15／ｃｍ2 注入され、
濃度が２×１０20／ｃｍ3 〜６×１０20／ｃｍ3 である
高濃度不純物領域で、上記低濃度不純物領域７ａとでＮ
ＭＯＳのドレイン領域を構成しているものである。
【００６７】１６はボロン（Ｂ）イオンが２０ｋｅＶで
４×１０13／ｃｍ2 〜６×１０13／ｃｍ2 と、２０ｋｅ
Ｖで４×１０15／ｃｍ2 〜６×１０15／ｃｍ2 との２度
注入され、濃度が１．５×１０20／ｃｍ3 〜３×１０20
／ｃｍ3 であるソース領域、１７はボロン（Ｂ）イオン
が２０ｋｅＶで４×１０13／ｃｍ2 〜６×１０13／ｃｍ
2 注入され、濃度が１．５×１０17／ｃｍ3 〜３×１０
17／ｃｍ3 である低濃度不純物領域、１７ｂはボロン
（Ｂ）イオンが２０ｋｅＶで４×１０15／ｃｍ2〜６×
１０15／ｃｍ2 注入され、濃度が１．５×１０20／ｃｍ
3 〜３×１０20／ｃｍ3 である高濃度不純物領域で、上
記低濃度不純物領域１７ａとでＰＭＯＳのドレイン領域
を構成しているものである。
４×１０13／ｃｍ2 〜６×１０13／ｃｍ2 と、２０ｋｅ
Ｖで４×１０15／ｃｍ2 〜６×１０15／ｃｍ2 との２度
注入され、濃度が１．５×１０20／ｃｍ3 〜３×１０20
／ｃｍ3 であるソース領域、１７はボロン（Ｂ）イオン
が２０ｋｅＶで４×１０13／ｃｍ2 〜６×１０13／ｃｍ
2 注入され、濃度が１．５×１０17／ｃｍ3 〜３×１０
17／ｃｍ3 である低濃度不純物領域、１７ｂはボロン
（Ｂ）イオンが２０ｋｅＶで４×１０15／ｃｍ2〜６×
１０15／ｃｍ2 注入され、濃度が１．５×１０20／ｃｍ
3 〜３×１０20／ｃｍ3 である高濃度不純物領域で、上
記低濃度不純物領域１７ａとでＰＭＯＳのドレイン領域
を構成しているものである。
【００６８】１１はＮＭＯＳゲート電極４の外周面に形
成されたシリコン酸化膜からなるサイドウォールで、ス
ペーサとして機能する。２６はＰＭＯＳゲート電極１４
の外周面に形成されたシリコン酸化膜からなるサイドウ
ォールで、スペーサとして機能する。
成されたシリコン酸化膜からなるサイドウォールで、ス
ペーサとして機能する。２６はＰＭＯＳゲート電極１４
の外周面に形成されたシリコン酸化膜からなるサイドウ
ォールで、スペーサとして機能する。
【００６９】次に、このように構成された半導体装置の
製造方法について、図１７ないし図２０を用いて説明す
る。まず、上記した実施例１と同様に図５ないし図９に
示した工程によって、柱状部３を有したＰウェル領域２
及び柱状部１３を有したＮウェル領域１２を形成し、分
離絶縁膜２１を形成し、ＮＭＯＳのゲート電極４及びバ
ックゲート電極８とＰＭＯＳのゲート電極４及びバック
ゲート電極８を形成する。この時のポリシリコン層１０
１のエッチングは、ＣＣl4とＣl2とＨeなどの混合ガス
の雰囲気にて行われる反応性エッチングである。
製造方法について、図１７ないし図２０を用いて説明す
る。まず、上記した実施例１と同様に図５ないし図９に
示した工程によって、柱状部３を有したＰウェル領域２
及び柱状部１３を有したＮウェル領域１２を形成し、分
離絶縁膜２１を形成し、ＮＭＯＳのゲート電極４及びバ
ックゲート電極８とＰＭＯＳのゲート電極４及びバック
ゲート電極８を形成する。この時のポリシリコン層１０
１のエッチングは、ＣＣl4とＣl2とＨeなどの混合ガス
の雰囲気にて行われる反応性エッチングである。
【００７０】次に、図１７に示すように、半導体基板１
表面上にレジスト層を形成し、このレジスト層を、ＮＭ
ＯＳの形成領域を露出してエッチングし、パターニング
されたレジスト層１０３を形成する。このパターニング
されたレジスト層１０３をマスクとして、リンイオンを
４０ｋｅＶで４×１０13／ｃｍ2 〜６×１０13／ｃｍ2
の条件でイオン注入する。
表面上にレジスト層を形成し、このレジスト層を、ＮＭ
ＯＳの形成領域を露出してエッチングし、パターニング
されたレジスト層１０３を形成する。このパターニング
されたレジスト層１０３をマスクとして、リンイオンを
４０ｋｅＶで４×１０13／ｃｍ2 〜６×１０13／ｃｍ2
の条件でイオン注入する。
【００７１】その結果として、柱状部３の上端部には、
ゲート電極４及びバックゲート電極８がマスクとして機
能して、自己整合的に濃度が１×１０17／ｃｍ3 〜６×
１０17／ｃｍ3 になったＮＭＯＳのＮ型のソース領域６
の低濃度不純物領域６ａが形成される。また、ゲート電
極４と分離絶縁膜２１との間に位置するＰウェル領域２
の主面に、ゲート電極４と分離絶縁膜２１がマスクとし
て機能して、自己整合的に濃度が１×１０17／ｃｍ3 〜
６×１０17／ｃｍ3 になったＮＭＯＳのＮ型のドレイン
領域７の低濃度不純物領域７ａが形成される。この低濃
度不純物領域７ａはゲート電極４と一部が重なっている
ものである。
ゲート電極４及びバックゲート電極８がマスクとして機
能して、自己整合的に濃度が１×１０17／ｃｍ3 〜６×
１０17／ｃｍ3 になったＮＭＯＳのＮ型のソース領域６
の低濃度不純物領域６ａが形成される。また、ゲート電
極４と分離絶縁膜２１との間に位置するＰウェル領域２
の主面に、ゲート電極４と分離絶縁膜２１がマスクとし
て機能して、自己整合的に濃度が１×１０17／ｃｍ3 〜
６×１０17／ｃｍ3 になったＮＭＯＳのＮ型のドレイン
領域７の低濃度不純物領域７ａが形成される。この低濃
度不純物領域７ａはゲート電極４と一部が重なっている
ものである。
【００７２】次に、図１８に示すように、ゲート電極４
の外周面にサイドウォール１１を形成する。このサイド
ウォール１１は、図１８に示した状態で半導体基板１の
表面上の全面に例えば厚さが５００Å〜１５００Åのシ
リコン酸化膜をＣＶＤ法によって形成した後、このシリ
コン酸化膜を異方性の強いエッチングガス雰囲気中で例
えば反応性イオンエッチングを行う。すると、自己整合
的にゲート電極４の外周面にサイドウォール１１が形成
されることになる。
の外周面にサイドウォール１１を形成する。このサイド
ウォール１１は、図１８に示した状態で半導体基板１の
表面上の全面に例えば厚さが５００Å〜１５００Åのシ
リコン酸化膜をＣＶＤ法によって形成した後、このシリ
コン酸化膜を異方性の強いエッチングガス雰囲気中で例
えば反応性イオンエッチングを行う。すると、自己整合
的にゲート電極４の外周面にサイドウォール１１が形成
されることになる。
【００７３】その後、砒素イオンを４０ｋｅＶで４×１
０15／ｃｍ2 〜６×１０15／ｃｍ2の条件でイオン注入
する。その結果として、柱状部３の上端部には、ゲート
電極４及びバックゲート電極８がマスクとして機能し
て、自己整合的に濃度が２×１０20／ｃｍ3 〜６×１０
20／ｃｍ3 になったＮＭＯＳのＮ型のソース領域６の高
濃度不純物領域６ｂが形成される。なお、この高濃度不
純物領域領域６ｂは低濃度不純物領域６ａの全てに対し
て注入され、その注入量も２桁違うため、結果として、
ソース領域６は低濃度不純物領域を有しない濃度が２×
１０20／ｃｍ3 〜６×１０20／ｃｍ3 である高濃度不純
物領域になっているものである。
０15／ｃｍ2 〜６×１０15／ｃｍ2の条件でイオン注入
する。その結果として、柱状部３の上端部には、ゲート
電極４及びバックゲート電極８がマスクとして機能し
て、自己整合的に濃度が２×１０20／ｃｍ3 〜６×１０
20／ｃｍ3 になったＮＭＯＳのＮ型のソース領域６の高
濃度不純物領域６ｂが形成される。なお、この高濃度不
純物領域領域６ｂは低濃度不純物領域６ａの全てに対し
て注入され、その注入量も２桁違うため、結果として、
ソース領域６は低濃度不純物領域を有しない濃度が２×
１０20／ｃｍ3 〜６×１０20／ｃｍ3 である高濃度不純
物領域になっているものである。
【００７４】また、サイドウォール１１と分離絶縁膜２
１との間に位置するＰウェル領域２の主面に、ゲート電
極４及びサイドウォール１１と分離絶縁膜２１がマスク
として機能して、自己整合的に濃度が２×１０20／ｃｍ
3 〜６×１０20／ｃｍ3 になったＮＭＯＳのＮ型のドレ
イン領域７の高濃度不純物領域７ａが形成される。した
がって、ドレイン領域７は、ゲート電極４の下側面と重
なる低濃度不純物領域７ａと、ゲート電極４と離隔し、
そのゲート電極４の下側面と重ならない高濃度不純物領
域７ｂとを有したＬＤＤ構造になっているものである。
このようにして、ドレイン領域７がＬＤＤ構造とされた
縦型Ｎ−ＭＯＳトランジスタが形成されるものである。
１との間に位置するＰウェル領域２の主面に、ゲート電
極４及びサイドウォール１１と分離絶縁膜２１がマスク
として機能して、自己整合的に濃度が２×１０20／ｃｍ
3 〜６×１０20／ｃｍ3 になったＮＭＯＳのＮ型のドレ
イン領域７の高濃度不純物領域７ａが形成される。した
がって、ドレイン領域７は、ゲート電極４の下側面と重
なる低濃度不純物領域７ａと、ゲート電極４と離隔し、
そのゲート電極４の下側面と重ならない高濃度不純物領
域７ｂとを有したＬＤＤ構造になっているものである。
このようにして、ドレイン領域７がＬＤＤ構造とされた
縦型Ｎ−ＭＯＳトランジスタが形成されるものである。
【００７５】そして、レジスト層１０３を除去後、図１
９に示すように、半導体基板１表面上にレジスト層を形
成し、このレジスト層を、ＰＭＯＳの形成領域を露出し
てエッチングし、パターニングされたレジスト層１０４
を形成する。このパターニングされたレジスト層１０４
をマスクとして、ボロンイオンを２０ｋｅＶで４×１０
13／ｃｍ2 〜６×１０13／ｃｍ2 の条件でイオン注入す
る。
９に示すように、半導体基板１表面上にレジスト層を形
成し、このレジスト層を、ＰＭＯＳの形成領域を露出し
てエッチングし、パターニングされたレジスト層１０４
を形成する。このパターニングされたレジスト層１０４
をマスクとして、ボロンイオンを２０ｋｅＶで４×１０
13／ｃｍ2 〜６×１０13／ｃｍ2 の条件でイオン注入す
る。
【００７６】その結果として、柱状部１３の上端部に
は、ゲート電極１４及びバックゲート電極１８がマスク
として機能して、自己整合的に濃度が１．５×１０17／
ｃｍ３〜３×１０１７／ｃｍ3 になったＰＭＯＳのＰ型
のソース領域１６の低濃度不純物領域１６ａが形成され
る。また、ゲート電極１４と分離絶縁膜２１との間に位
置するＮウェル領域１２の主面に、ゲート電極１４と分
離絶縁膜２１がマスクとして機能して、自己整合的に濃
度が１．５×１０17／ｃｍ3 〜３×１０17／ｃｍ3 にな
ったＰＭＯＳのＰ型のドレイン領域１７の低濃度不純物
領域１７ａが形成される。この低濃度不純物領域１７ａ
はゲート電極１４と一部が重なっているものである。
は、ゲート電極１４及びバックゲート電極１８がマスク
として機能して、自己整合的に濃度が１．５×１０17／
ｃｍ３〜３×１０１７／ｃｍ3 になったＰＭＯＳのＰ型
のソース領域１６の低濃度不純物領域１６ａが形成され
る。また、ゲート電極１４と分離絶縁膜２１との間に位
置するＮウェル領域１２の主面に、ゲート電極１４と分
離絶縁膜２１がマスクとして機能して、自己整合的に濃
度が１．５×１０17／ｃｍ3 〜３×１０17／ｃｍ3 にな
ったＰＭＯＳのＰ型のドレイン領域１７の低濃度不純物
領域１７ａが形成される。この低濃度不純物領域１７ａ
はゲート電極１４と一部が重なっているものである。
【００７７】次に、図２０に示すように、ゲート電極１
４の外周面にサイドウォール２６を形成する。このサイ
ドウォール２６は、図１９に示した状態で半導体基板１
の表面上の全面に例えば厚さが５００Å〜１５００Åの
シリコン酸化膜をＣＶＤ法によって形成した後、このシ
リコン酸化膜を異方性の強いエッチングガス雰囲気中で
例えば反応性イオンエッチングを行う。すると、自己整
合的にゲート電極１４の外周面にサイドウォール２６が
形成されることになる。
４の外周面にサイドウォール２６を形成する。このサイ
ドウォール２６は、図１９に示した状態で半導体基板１
の表面上の全面に例えば厚さが５００Å〜１５００Åの
シリコン酸化膜をＣＶＤ法によって形成した後、このシ
リコン酸化膜を異方性の強いエッチングガス雰囲気中で
例えば反応性イオンエッチングを行う。すると、自己整
合的にゲート電極１４の外周面にサイドウォール２６が
形成されることになる。
【００７８】その後、ボロンイオンを２０ｋｅＶで４×
１０15／ｃｍ2 〜６×１０15／ｃｍ2 の条件でイオン注
入する。その結果として、柱状部３の上端部には、ゲー
ト電極１４及びバックゲート電極１８がマスクとして機
能して、自己整合的に濃度が１．５×１０20／ｃｍ3 〜
３×１０20／ｃｍ3 になったＰＭＯＳのＰ型のソース領
域１６の高濃度不純物領域１６ｂが形成される。なお、
この高濃度不純物領域領域１６ｂは低濃度不純物領域１
６ａの全てに対して注入され、その注入量も２桁違うた
め、結果として、ソース領域１６は低濃度不純物領域を
有しない濃度が１．５×１０20／ｃｍ3 〜３×１０20／
ｃｍ3 である高濃度不純物領域になっているものであ
る。
１０15／ｃｍ2 〜６×１０15／ｃｍ2 の条件でイオン注
入する。その結果として、柱状部３の上端部には、ゲー
ト電極１４及びバックゲート電極１８がマスクとして機
能して、自己整合的に濃度が１．５×１０20／ｃｍ3 〜
３×１０20／ｃｍ3 になったＰＭＯＳのＰ型のソース領
域１６の高濃度不純物領域１６ｂが形成される。なお、
この高濃度不純物領域領域１６ｂは低濃度不純物領域１
６ａの全てに対して注入され、その注入量も２桁違うた
め、結果として、ソース領域１６は低濃度不純物領域を
有しない濃度が１．５×１０20／ｃｍ3 〜３×１０20／
ｃｍ3 である高濃度不純物領域になっているものであ
る。
【００７９】また、サイドウォール２６と分離絶縁膜２
１との間に位置するＮウェル領域１２の主面に、ゲート
電極１４及びサイドウォール２６と分離絶縁膜２１がマ
スクとして機能して、自己整合的に濃度が１．５×１０
20／ｃｍ3 〜３×１０20／ｃｍ3 になったＰＭＯＳのＰ
型のドレイン領域１７の高濃度不純物領域１７ａが形成
される。したがって、ドレイン領域１７は、ゲート電極
１４の下側面と重なる低濃度不純物領域１７ａと、ゲー
ト電極１４と離隔し、そのゲート電極１４の下側面と重
ならない高濃度不純物領域１７ｂとを有したＬＤＤ構造
になっているものである。このようにして、ドレイン領
域１７がＬＤＤ構造とされた縦型Ｐ−ＭＯＳトランジス
タが形成されるものである。
１との間に位置するＮウェル領域１２の主面に、ゲート
電極１４及びサイドウォール２６と分離絶縁膜２１がマ
スクとして機能して、自己整合的に濃度が１．５×１０
20／ｃｍ3 〜３×１０20／ｃｍ3 になったＰＭＯＳのＰ
型のドレイン領域１７の高濃度不純物領域１７ａが形成
される。したがって、ドレイン領域１７は、ゲート電極
１４の下側面と重なる低濃度不純物領域１７ａと、ゲー
ト電極１４と離隔し、そのゲート電極１４の下側面と重
ならない高濃度不純物領域１７ｂとを有したＬＤＤ構造
になっているものである。このようにして、ドレイン領
域１７がＬＤＤ構造とされた縦型Ｐ−ＭＯＳトランジス
タが形成されるものである。
【００８０】その後、上記した実施例１と同様に図１２
及び図１３に示した工程と同様の工程により、レジスト
層１０４を除去し、層間絶縁膜２２を形成する。そし
て、コンタクトホール２２ａを介してソース領域６とバ
ックゲート電極８とに物理的かつ電気的に接続されると
ともに一体形成された層間絶縁膜２２上に延在される配
線層によって第１の電源電位ノードに接続される第１の
ソース電極２３と、コンタクトホール２２ｂを介してソ
ース領域１６とバックゲート電極１８とに物理的かつ電
気的に接続されるとともに一体形成された層間絶縁膜２
２上に延在される配線層によって第２の電源電位ノード
に接続される第２のソース電極と、コンタクトホール２
２ｃを介してドレイン領域７に物理的かつ電気的に接続
される第１のドレイン電極２５ａと、コンタクトホール
２２ｄを介してドレイン領域１７に物理的かつ電気的に
接続される第２のドレイン電極２５ｂと、コンタクトホ
ール２２ｅを介してドレイン領域７及びドレイン領域１
７に物理的かつ電気的に接続される第３のドレイン電極
２５ｃと、これらドレイン電極２５ａ〜２５ｃと一体形
成された層間絶縁膜２２上の接続部２５ｄと、コンタク
トホール２２ｆを介してゲート電極４の配線部４ｂに物
理的かつ電気的に接続されるとともにコンタクトホール
２２ｇを介してゲート電極１４の配線部１４ｂに物理的
かつ電気的に接続される共通ゲート電極２６とを形成
し、図１６に示された半導体装置を得る。
及び図１３に示した工程と同様の工程により、レジスト
層１０４を除去し、層間絶縁膜２２を形成する。そし
て、コンタクトホール２２ａを介してソース領域６とバ
ックゲート電極８とに物理的かつ電気的に接続されると
ともに一体形成された層間絶縁膜２２上に延在される配
線層によって第１の電源電位ノードに接続される第１の
ソース電極２３と、コンタクトホール２２ｂを介してソ
ース領域１６とバックゲート電極１８とに物理的かつ電
気的に接続されるとともに一体形成された層間絶縁膜２
２上に延在される配線層によって第２の電源電位ノード
に接続される第２のソース電極と、コンタクトホール２
２ｃを介してドレイン領域７に物理的かつ電気的に接続
される第１のドレイン電極２５ａと、コンタクトホール
２２ｄを介してドレイン領域１７に物理的かつ電気的に
接続される第２のドレイン電極２５ｂと、コンタクトホ
ール２２ｅを介してドレイン領域７及びドレイン領域１
７に物理的かつ電気的に接続される第３のドレイン電極
２５ｃと、これらドレイン電極２５ａ〜２５ｃと一体形
成された層間絶縁膜２２上の接続部２５ｄと、コンタク
トホール２２ｆを介してゲート電極４の配線部４ｂに物
理的かつ電気的に接続されるとともにコンタクトホール
２２ｇを介してゲート電極１４の配線部１４ｂに物理的
かつ電気的に接続される共通ゲート電極２６とを形成
し、図１６に示された半導体装置を得る。
【００８１】このように構成された半導体装置にあって
は、上記した実施例１と同様の効果を奏する他、ドレイ
ン領域７、１７がＬＤＤ構造をしているため、チャネル
領域１０、２０側のドレイン領域７、１７端の電界を緩
和することができ、ソース領域６、１６とドレイン領域
７、１７間の耐圧を向上できるとともに、ソース領域
６、１６が実質的に低濃度不純物領域を含まない高濃度
不純物領域のみによって構成された構造となっているた
め、ソース領域６、１６における寄生抵抗が低く、ドレ
イン電流を大きくとれるものである。
は、上記した実施例１と同様の効果を奏する他、ドレイ
ン領域７、１７がＬＤＤ構造をしているため、チャネル
領域１０、２０側のドレイン領域７、１７端の電界を緩
和することができ、ソース領域６、１６とドレイン領域
７、１７間の耐圧を向上できるとともに、ソース領域
６、１６が実質的に低濃度不純物領域を含まない高濃度
不純物領域のみによって構成された構造となっているた
め、ソース領域６、１６における寄生抵抗が低く、ドレ
イン電流を大きくとれるものである。
【００８２】実施例４．図２１はこの発明の実施例４を
示すものであり、上記した実施例１に示したものが半導
体基板１の表面に形成されたＰウェル領域２及びＮウェ
ル領域１２にそれぞれＮＭＯＳ及びＰＭＯＳが形成され
ているのに対して、この実施例４に示したものは半導体
基板１に形成された埋め込み絶縁層の上に形成されたＳ
ＯＩ層からなるＰウェル領域及びＮウェル領域にそれぞ
れＮＭＯＳ及びＰＭＯＳが形成されている点で相違する
だけであり、その他の点では上記した実施例１と同様の
構成をしているものである。
示すものであり、上記した実施例１に示したものが半導
体基板１の表面に形成されたＰウェル領域２及びＮウェ
ル領域１２にそれぞれＮＭＯＳ及びＰＭＯＳが形成され
ているのに対して、この実施例４に示したものは半導体
基板１に形成された埋め込み絶縁層の上に形成されたＳ
ＯＩ層からなるＰウェル領域及びＮウェル領域にそれぞ
れＮＭＯＳ及びＰＭＯＳが形成されている点で相違する
だけであり、その他の点では上記した実施例１と同様の
構成をしているものである。
【００８３】図２１において、上記した実施例１を示す
図１と同一符号は同一または相当部分を示すものであ
り、１は表面から所定の深さ、例えば０．４μｍ〜１．
１μｍ（具体的には０．６μｍ）に所定の厚みをもった
酸化膜からなる埋め込み絶縁層２７を有したシリコン基
板からなる半導体基板で、シリコン基板の裏面を熱酸化
し、裏面に埋め込み絶縁層２７を形成し、その埋め込み
絶縁層２７に別のシリコン基板を１０００℃程度の高温
雰囲気下で張り合わせ、シリコン基板の表面を研磨して
作成したＳＯＩ基板、またはシリコン基板の表面に酸素
イオンを３００ｋｅＶ〜１５００ｋｅＶで４×１０17／
ｃｍ2 の条件でイオン注入し、１３５０℃程度の温度で
アニールして所定深さに埋め込み絶縁層２７を形成した
ＳＩＭＯＸ基板が用いられているものである。
図１と同一符号は同一または相当部分を示すものであ
り、１は表面から所定の深さ、例えば０．４μｍ〜１．
１μｍ（具体的には０．６μｍ）に所定の厚みをもった
酸化膜からなる埋め込み絶縁層２７を有したシリコン基
板からなる半導体基板で、シリコン基板の裏面を熱酸化
し、裏面に埋め込み絶縁層２７を形成し、その埋め込み
絶縁層２７に別のシリコン基板を１０００℃程度の高温
雰囲気下で張り合わせ、シリコン基板の表面を研磨して
作成したＳＯＩ基板、またはシリコン基板の表面に酸素
イオンを３００ｋｅＶ〜１５００ｋｅＶで４×１０17／
ｃｍ2 の条件でイオン注入し、１３５０℃程度の温度で
アニールして所定深さに埋め込み絶縁層２７を形成した
ＳＩＭＯＸ基板が用いられているものである。
【００８４】２はこの半導体基板の表面（埋め込み絶縁
層２７の上層）に形成され、主面を有するとともに、こ
の主面から垂直方向に延在し、垂直面である表面となる
外周面３ａとこの表面に対向した裏面となる内周面３ｂ
とを有する筒状の柱状部３を具備するＰ型の第１半導体
領域（ＳＯＩ層）からなるＰウェル領域で、ボロン
（Ｂ）を５０ｋｅＶ〜１００ｋｅＶで１×１０12／ｃｍ
2 〜３×１０12／ｃｍ2 の条件でイオン注入して形成さ
れ、柱状部３の上端面から深さ方向にほぼ均一の濃度が
１×１０17／ｃｍ3 の濃度分布を有しており、柱状部３
の高さが０．３μｍ〜１μｍ（具体的には０．５μ
ｍ）、厚さが６００Å〜１２００Å（具体的には１００
０Å）になっており、埋め込み絶縁層２７表面から主面
までの高さが１０００Å〜２０００Åになっている。
層２７の上層）に形成され、主面を有するとともに、こ
の主面から垂直方向に延在し、垂直面である表面となる
外周面３ａとこの表面に対向した裏面となる内周面３ｂ
とを有する筒状の柱状部３を具備するＰ型の第１半導体
領域（ＳＯＩ層）からなるＰウェル領域で、ボロン
（Ｂ）を５０ｋｅＶ〜１００ｋｅＶで１×１０12／ｃｍ
2 〜３×１０12／ｃｍ2 の条件でイオン注入して形成さ
れ、柱状部３の上端面から深さ方向にほぼ均一の濃度が
１×１０17／ｃｍ3 の濃度分布を有しており、柱状部３
の高さが０．３μｍ〜１μｍ（具体的には０．５μ
ｍ）、厚さが６００Å〜１２００Å（具体的には１００
０Å）になっており、埋め込み絶縁層２７表面から主面
までの高さが１０００Å〜２０００Åになっている。
【００８５】６は上記Ｐウェル領域２の柱状部３の上端
部に形成されたＮＭＯＳのＮ型のソース領域で、砒素イ
オン（Ａｓ）を４０ｋｅＶで４×１０15／ｃｍ2 〜６×
１０15／ｃｍ2 の条件でイオン注入して形成され、柱状
部３の上端面からの拡散深さが１０００Å〜２０００Å
で、濃度が２×１０20／ｃｍ3 〜６×１０20／ｃｍ3に
なっている。
部に形成されたＮＭＯＳのＮ型のソース領域で、砒素イ
オン（Ａｓ）を４０ｋｅＶで４×１０15／ｃｍ2 〜６×
１０15／ｃｍ2 の条件でイオン注入して形成され、柱状
部３の上端面からの拡散深さが１０００Å〜２０００Å
で、濃度が２×１０20／ｃｍ3 〜６×１０20／ｃｍ3に
なっている。
【００８６】７は上記Ｐウェル領域２の表面に一部が上
記ゲート電極４の電極部４ａの下側面と重なって形成さ
れ、下面が上記埋め込み絶縁層２７に接して形成される
上記ＮＭＯＳのＮ型のドレイン領域で、濃度が２×１０
20／ｃｍ3 〜６×１０20／ｃｍ3 になっている。
記ゲート電極４の電極部４ａの下側面と重なって形成さ
れ、下面が上記埋め込み絶縁層２７に接して形成される
上記ＮＭＯＳのＮ型のドレイン領域で、濃度が２×１０
20／ｃｍ3 〜６×１０20／ｃｍ3 になっている。
【００８７】１２は上記半導体基板１の表面（埋め込み
絶縁層２７の上層）に形成され、主面を有するととも
に、この主面から垂直方向に延在し、垂直面である表面
となる外周面１２ａとこの表面に対向した裏面となる内
周面１２ｂとを有する筒状の柱状部１３を具備するＮ型
の第２半導体領域（ＳＯＩ層）からなるＮウェル領域
で、リン（Ｐ）を５０ｋｅＶ〜１００ｋｅＶで１×１０
12／ｃｍ2 〜３×１０12／ｃｍ2 の条件でイオン注入し
て形成され、柱状部１３の上端面から深さ方向にほぼ均
一の濃度が１×１０16／ｃｍ3 の濃度分布を有してお
り、柱状部１３の高さが０．３μｍ〜１μｍ（具体的に
は０．５μｍ）、厚さが８００Å〜１２００Å（具体的
には１０００Å）になっており、埋め込み絶縁層２７表
面から主面までの高さが１０００Å〜２０００Åになっ
ている。
絶縁層２７の上層）に形成され、主面を有するととも
に、この主面から垂直方向に延在し、垂直面である表面
となる外周面１２ａとこの表面に対向した裏面となる内
周面１２ｂとを有する筒状の柱状部１３を具備するＮ型
の第２半導体領域（ＳＯＩ層）からなるＮウェル領域
で、リン（Ｐ）を５０ｋｅＶ〜１００ｋｅＶで１×１０
12／ｃｍ2 〜３×１０12／ｃｍ2 の条件でイオン注入し
て形成され、柱状部１３の上端面から深さ方向にほぼ均
一の濃度が１×１０16／ｃｍ3 の濃度分布を有してお
り、柱状部１３の高さが０．３μｍ〜１μｍ（具体的に
は０．５μｍ）、厚さが８００Å〜１２００Å（具体的
には１０００Å）になっており、埋め込み絶縁層２７表
面から主面までの高さが１０００Å〜２０００Åになっ
ている。
【００８８】１６は上記Ｎウェル領域１２の柱状部１３
の上端部に形成されたＰＭＯＳのＰ型のソース領域で、
ボロンイオン（Ｂ）を２０ｋｅＶで４×１０15／ｃｍ2
〜６×１０15／ｃｍ2 の条件でイオン注入して形成さ
れ、柱状部１３の上端面からの拡散深さが２０００Å〜
４０００Åで、濃度が１．５×１０20／ｃｍ3 〜３×１
０20／ｃｍ3 になっている。
の上端部に形成されたＰＭＯＳのＰ型のソース領域で、
ボロンイオン（Ｂ）を２０ｋｅＶで４×１０15／ｃｍ2
〜６×１０15／ｃｍ2 の条件でイオン注入して形成さ
れ、柱状部１３の上端面からの拡散深さが２０００Å〜
４０００Åで、濃度が１．５×１０20／ｃｍ3 〜３×１
０20／ｃｍ3 になっている。
【００８９】１７は上記Ｎウェル領域１２の表面に一部
が上記ゲート電極１４の電極部１４ａの下側面と重なっ
て形成され、下面が上記埋め込み絶縁層２７に接して形
成される上記ＰＭＯＳのＰ型のドレイン領域で、濃度が
１．５×１０20／ｃｍ3 〜３×１０20／ｃｍ3 になって
いる。
が上記ゲート電極１４の電極部１４ａの下側面と重なっ
て形成され、下面が上記埋め込み絶縁層２７に接して形
成される上記ＰＭＯＳのＰ型のドレイン領域で、濃度が
１．５×１０20／ｃｍ3 〜３×１０20／ｃｍ3 になって
いる。
【００９０】２１は上記ＮＭＯＳ及びＰＭＯＳをそれぞ
れ取り囲むように上記半導体基板１の表面（埋め込み絶
縁層２７の上層）に、ＳＯＩ層からなるＮウェル領域２
及びＳＯＩ層からなるＰウェル領域１２を取り囲むよう
に形成され、上記ＮＭＯＳ及びＰＭＯＳそれぞれを電気
的に分離するためのシリコン酸化膜からなる分離絶縁膜
で、埋め込み絶縁層２７の表面に接し、厚さが２０００
Å〜４０００Åである。
れ取り囲むように上記半導体基板１の表面（埋め込み絶
縁層２７の上層）に、ＳＯＩ層からなるＮウェル領域２
及びＳＯＩ層からなるＰウェル領域１２を取り囲むよう
に形成され、上記ＮＭＯＳ及びＰＭＯＳそれぞれを電気
的に分離するためのシリコン酸化膜からなる分離絶縁膜
で、埋め込み絶縁層２７の表面に接し、厚さが２０００
Å〜４０００Åである。
【００９１】次に、このように構成された半導体装置の
製造方法について、図２２ないし図２７を用いて説明す
る。まず、図２２に示すように、表面から所定の深さ、
例えば０．４μｍ〜１．１μｍ（具体的には０．６μ
ｍ）に所定の厚みをもった酸化膜からなる埋め込み絶縁
層２７を有したシリコン基板からなる半導体基板１、例
えば、ＳＯＩ基板またはＳＩＭＯＸ基板を準備する。次
に、この半導体基板１の表面におけるＮウェル形成領域
をレジストにてマスクし、Ｐウェル形成領域にボロン
（Ｂ）を５０ｋｅＶ〜１００ｋｅＶで１×１０12／ｃｍ
2 〜３×１０12／ｃｍ2 の条件でイオン注入してＰウェ
ル領域を形成する。この時のＰウェル領域のボロンの濃
度分布は表面から埋め込み絶縁層２７の表面まで深さ方
向にほぼ均一であり、その濃度は１×１０17／ｃｍ3 に
なっている。
製造方法について、図２２ないし図２７を用いて説明す
る。まず、図２２に示すように、表面から所定の深さ、
例えば０．４μｍ〜１．１μｍ（具体的には０．６μ
ｍ）に所定の厚みをもった酸化膜からなる埋め込み絶縁
層２７を有したシリコン基板からなる半導体基板１、例
えば、ＳＯＩ基板またはＳＩＭＯＸ基板を準備する。次
に、この半導体基板１の表面におけるＮウェル形成領域
をレジストにてマスクし、Ｐウェル形成領域にボロン
（Ｂ）を５０ｋｅＶ〜１００ｋｅＶで１×１０12／ｃｍ
2 〜３×１０12／ｃｍ2 の条件でイオン注入してＰウェ
ル領域を形成する。この時のＰウェル領域のボロンの濃
度分布は表面から埋め込み絶縁層２７の表面まで深さ方
向にほぼ均一であり、その濃度は１×１０17／ｃｍ3 に
なっている。
【００９２】次に、このＰウェル領域をレジストにてマ
スクして半導体基板１の表面におけるＮウェル形成領域
にリン（Ｐ）を５０ｋｅＶ〜１００ｋｅＶで１×１０12
／ｃｍ2 〜３×１０12／ｃｍ2 の条件でイオン注入して
Ｎウェル領域を形成する。この時のＮウェル領域のリン
の濃度分布は表面から埋め込み絶縁層２７の表面まで深
さ方向にほぼ均一であり、その濃度は１×１０16／ｃｍ
3 になっている。
スクして半導体基板１の表面におけるＮウェル形成領域
にリン（Ｐ）を５０ｋｅＶ〜１００ｋｅＶで１×１０12
／ｃｍ2 〜３×１０12／ｃｍ2 の条件でイオン注入して
Ｎウェル領域を形成する。この時のＮウェル領域のリン
の濃度分布は表面から埋め込み絶縁層２７の表面まで深
さ方向にほぼ均一であり、その濃度は１×１０16／ｃｍ
3 になっている。
【００９３】そして、ＮＭＯＳ及びＰＭＯＳを形成する
ために、Ｐウェル領域の所定領域（この実施例４では柱
状部を形成する領域）及びＮウェル領域の所定領域（こ
の実施例４では柱状部を形成する領域）をレジストにて
マスクし、異方性のエッチング条件にてドライエッチン
グし、図２３に示すように、柱状部３を有したＰウェル
領域２及び柱状部１３を有したＮウェル領域１２を形成
する。この時のエッチングは、ＮＭＯＳ及びＰＭＯＳの
設計ルールによりエッチング深さが決定されるように行
われる。例えば、０．５μｍルールの半導体装置を作成
する場合には、エッチング深さ、つまり柱状部３、１３
の高さＬが０．５μｍになる。この時の柱状部３、１３
の厚さＤは１０００Åにしてある。また、埋め込み絶縁
層２７表面から主面までの高さｔが１０００Å〜２００
０Åになっている。
ために、Ｐウェル領域の所定領域（この実施例４では柱
状部を形成する領域）及びＮウェル領域の所定領域（こ
の実施例４では柱状部を形成する領域）をレジストにて
マスクし、異方性のエッチング条件にてドライエッチン
グし、図２３に示すように、柱状部３を有したＰウェル
領域２及び柱状部１３を有したＮウェル領域１２を形成
する。この時のエッチングは、ＮＭＯＳ及びＰＭＯＳの
設計ルールによりエッチング深さが決定されるように行
われる。例えば、０．５μｍルールの半導体装置を作成
する場合には、エッチング深さ、つまり柱状部３、１３
の高さＬが０．５μｍになる。この時の柱状部３、１３
の厚さＤは１０００Åにしてある。また、埋め込み絶縁
層２７表面から主面までの高さｔが１０００Å〜２００
０Åになっている。
【００９４】なお、柱状部３、１３の高さＬは上記に限
定されるものではなく、０．３μｍ〜１μｍの範囲であ
れば良く、また、柱状部３、１３の厚さＤも上記に限定
されるものではなく、しきい値電圧に応じて６００Å〜
１２００Åであれば良い。
定されるものではなく、０．３μｍ〜１μｍの範囲であ
れば良く、また、柱状部３、１３の厚さＤも上記に限定
されるものではなく、しきい値電圧に応じて６００Å〜
１２００Åであれば良い。
【００９５】そして、ＮＭＯＳ及びＰＭＯＳを電気的に
絶縁するためのシリコン酸化膜からなる分離絶縁膜２１
を、通常知られているＬＯＣＯＳ法によって、埋め込み
絶縁層２７の表面に達するまで形成する。この埋め込み
絶縁層２７の厚さは２０００Å〜４０００Åである。な
お、Ｐウェル領域２及びＮウェル領域１２の境界部にも
必ずこの分離絶縁膜２１は形成されている。
絶縁するためのシリコン酸化膜からなる分離絶縁膜２１
を、通常知られているＬＯＣＯＳ法によって、埋め込み
絶縁層２７の表面に達するまで形成する。この埋め込み
絶縁層２７の厚さは２０００Å〜４０００Åである。な
お、Ｐウェル領域２及びＮウェル領域１２の境界部にも
必ずこの分離絶縁膜２１は形成されている。
【００９６】次に、図２４に示すように、ゲート絶縁膜
５及びバックゲート絶縁膜９を形成するために、半導体
基板１の表面、つまり、柱状部３を含んだＰウェル領域
２の主面及び柱状部１３を含んだＮウェル領域１２の主
面を熱酸化し、６０Å〜１００Åのシリコン酸化膜１０
０を形成する。
５及びバックゲート絶縁膜９を形成するために、半導体
基板１の表面、つまり、柱状部３を含んだＰウェル領域
２の主面及び柱状部１３を含んだＮウェル領域１２の主
面を熱酸化し、６０Å〜１００Åのシリコン酸化膜１０
０を形成する。
【００９７】そして、ＮＭＯＳのゲート電極４及びバッ
クゲート電極８とＰＭＯＳのゲート電極４及びバックゲ
ート電極８を形成するために、半導体基板１の表面上、
つまり、シリコン酸化膜１００及び分離絶縁膜２１上
に、表面が柱状部３及び１３の上端面より５００Å〜８
０００Å低いリン濃度が４×１０19／ｃｍ3 以上のポリ
シリコン層１０１を堆積する。このポリシリコン層１０
１は、ＰＨ3 が混合された雰囲気でＳi Ｈ4 −Ｈ2 の熱
分解反応によって生成されるポリシリコンをＣＶＤ法に
よって形成しているものであり、形成温度が６００℃〜
９００℃で、成長速度を２０Å／分に制御する。この時
の膜厚の均一性はウェハ面内で±５Åであった。
クゲート電極８とＰＭＯＳのゲート電極４及びバックゲ
ート電極８を形成するために、半導体基板１の表面上、
つまり、シリコン酸化膜１００及び分離絶縁膜２１上
に、表面が柱状部３及び１３の上端面より５００Å〜８
０００Å低いリン濃度が４×１０19／ｃｍ3 以上のポリ
シリコン層１０１を堆積する。このポリシリコン層１０
１は、ＰＨ3 が混合された雰囲気でＳi Ｈ4 −Ｈ2 の熱
分解反応によって生成されるポリシリコンをＣＶＤ法に
よって形成しているものであり、形成温度が６００℃〜
９００℃で、成長速度を２０Å／分に制御する。この時
の膜厚の均一性はウェハ面内で±５Åであった。
【００９８】さらに、ポリシリコン層１０１表面全面に
レジスト層を形成し、このレジスト層を、ＮＭＯＳのゲ
ート電極４及びバックゲート電極８とＰＭＯＳのゲート
電極４及びバックゲート電極８となるポリシリコン層１
０１の領域上を残してエッチングし、パターニングされ
たレジスト層１０２を形成する。
レジスト層を形成し、このレジスト層を、ＮＭＯＳのゲ
ート電極４及びバックゲート電極８とＰＭＯＳのゲート
電極４及びバックゲート電極８となるポリシリコン層１
０１の領域上を残してエッチングし、パターニングされ
たレジスト層１０２を形成する。
【００９９】次に、図２５に示すように、パターニング
されたレジスト層１０２をマスクとしてポリシリコン層
１０１をエッチングしてＮＭＯＳのゲート電極４及びバ
ックゲート電極８とＰＭＯＳのゲート電極４及びバック
ゲート電極８を形成する。この時のポリシリコン層１０
１のエッチングは、ＣＣl 4 とＣl 2 とＨe などの混合
ガスの雰囲気にて行われる反応性エッチングである。
されたレジスト層１０２をマスクとしてポリシリコン層
１０１をエッチングしてＮＭＯＳのゲート電極４及びバ
ックゲート電極８とＰＭＯＳのゲート電極４及びバック
ゲート電極８を形成する。この時のポリシリコン層１０
１のエッチングは、ＣＣl 4 とＣl 2 とＨe などの混合
ガスの雰囲気にて行われる反応性エッチングである。
【０１００】次に、図２６に示すように、半導体基板１
表面上にレジスト層を形成し、このレジスト層を、ＮＭ
ＯＳの形成領域を露出してエッチングし、パターニング
されたレジスト層１０３を形成する。このパターニング
されたレジスト層１０３をマスクとして、砒素イオンを
４０ｋｅＶで４×１０15／ｃｍ2 〜６×１０15／ｃｍ2
の条件でイオン注入する。
表面上にレジスト層を形成し、このレジスト層を、ＮＭ
ＯＳの形成領域を露出してエッチングし、パターニング
されたレジスト層１０３を形成する。このパターニング
されたレジスト層１０３をマスクとして、砒素イオンを
４０ｋｅＶで４×１０15／ｃｍ2 〜６×１０15／ｃｍ2
の条件でイオン注入する。
【０１０１】その結果として、柱状部３の上端部には、
ゲート電極４及びバックゲート電極８がマスクとして機
能して、自己整合的に上端面からの拡散深さが１０００
Å〜２０００Åで、濃度が２×１０20／ｃｍ3 〜６×１
０20／ｃｍ3 になったＮＭＯＳのＮ型のソース領域６が
形成される。このソース領域６はゲート電極４及びバッ
クゲート電極８と一部が重なるように形成されると良
い。また、ゲート電極４と分離絶縁膜２１との間に位置
するＰウェル領域２の主面に、ゲート電極４と分離絶縁
膜２１がマスクとして機能して、自己整合的に主面から
の拡散深さが１０００Å〜２０００Åで、濃度が２×１
０20／ｃｍ3 〜６×１０20／ｃｍ3 になったＮＭＯＳの
Ｎ型のドレイン領域７が形成される。このドレイン領域
７はゲート電極４と一部が重なっているものである。
ゲート電極４及びバックゲート電極８がマスクとして機
能して、自己整合的に上端面からの拡散深さが１０００
Å〜２０００Åで、濃度が２×１０20／ｃｍ3 〜６×１
０20／ｃｍ3 になったＮＭＯＳのＮ型のソース領域６が
形成される。このソース領域６はゲート電極４及びバッ
クゲート電極８と一部が重なるように形成されると良
い。また、ゲート電極４と分離絶縁膜２１との間に位置
するＰウェル領域２の主面に、ゲート電極４と分離絶縁
膜２１がマスクとして機能して、自己整合的に主面から
の拡散深さが１０００Å〜２０００Åで、濃度が２×１
０20／ｃｍ3 〜６×１０20／ｃｍ3 になったＮＭＯＳの
Ｎ型のドレイン領域７が形成される。このドレイン領域
７はゲート電極４と一部が重なっているものである。
【０１０２】このようにして、Ｐウェル領域２の筒状の
柱状部３の表面（外周面）にゲート絶縁膜５を介して対
向し、下側面がＰウェル領域２の主面にゲート絶縁膜５
を介して対向して配設されたゲート電極４と、柱状部３
の上端部に形成されたソース領域６と、Ｐウェル領域２
の主面に一部がゲート電極４の下側面と重なって形成さ
れるドレイン領域７と、柱状部３の裏面にバックゲート
絶縁膜９を介して対向して配設されたバックゲート電極
８とを有した縦型Ｎ−ＭＯＳトランジスタが形成される
ものである。
柱状部３の表面（外周面）にゲート絶縁膜５を介して対
向し、下側面がＰウェル領域２の主面にゲート絶縁膜５
を介して対向して配設されたゲート電極４と、柱状部３
の上端部に形成されたソース領域６と、Ｐウェル領域２
の主面に一部がゲート電極４の下側面と重なって形成さ
れるドレイン領域７と、柱状部３の裏面にバックゲート
絶縁膜９を介して対向して配設されたバックゲート電極
８とを有した縦型Ｎ−ＭＯＳトランジスタが形成される
ものである。
【０１０３】そして、レジスト層１０３を除去後、図２
７に示すように、半導体基板１表面上にレジスト層を形
成し、このレジスト層を、ＰＭＯＳの形成領域を露出し
てエッチングし、パターニングされたレジスト層１０４
を形成する。このパターニングされたレジスト層１０４
をマスクとして、ボロンイオンを２０ｋｅＶで４×１０
15／ｃｍ2 〜６×１０15／ｃｍ2 の条件でイオン注入す
る。
７に示すように、半導体基板１表面上にレジスト層を形
成し、このレジスト層を、ＰＭＯＳの形成領域を露出し
てエッチングし、パターニングされたレジスト層１０４
を形成する。このパターニングされたレジスト層１０４
をマスクとして、ボロンイオンを２０ｋｅＶで４×１０
15／ｃｍ2 〜６×１０15／ｃｍ2 の条件でイオン注入す
る。
【０１０４】その結果として、柱状部１３の上端部に
は、ゲート電極１４及びバックゲート電極１８がマスク
として機能して、自己整合的に上端面からの拡散深さが
２０００Å〜４０００Åで、濃度が１．５×１０20／ｃ
ｍ3 〜３×１０20／ｃｍ3 になったＰＭＯＳのＰ型のソ
ース領域１６が形成される。このソース領域１６はゲー
ト電極１４及びバックゲート電極１８と一部が重なるよ
うに形成されると良い。また、ゲート電極１４と分離絶
縁膜２１との間に位置するＮウェル領域１２の主面に、
ゲート電極１４と分離絶縁膜２１がマスクとして機能し
て、自己整合的に主面からの拡散深さが２０００Å〜４
０００Åで、濃度が１．５×１０20／ｃｍ3 〜３×１０
20／ｃｍ3 になったＰＭＯＳのＰ型のドレイン領域１７
が形成される。このドレイン領域１７はゲート電極１４
と一部が重なっているものである。
は、ゲート電極１４及びバックゲート電極１８がマスク
として機能して、自己整合的に上端面からの拡散深さが
２０００Å〜４０００Åで、濃度が１．５×１０20／ｃ
ｍ3 〜３×１０20／ｃｍ3 になったＰＭＯＳのＰ型のソ
ース領域１６が形成される。このソース領域１６はゲー
ト電極１４及びバックゲート電極１８と一部が重なるよ
うに形成されると良い。また、ゲート電極１４と分離絶
縁膜２１との間に位置するＮウェル領域１２の主面に、
ゲート電極１４と分離絶縁膜２１がマスクとして機能し
て、自己整合的に主面からの拡散深さが２０００Å〜４
０００Åで、濃度が１．５×１０20／ｃｍ3 〜３×１０
20／ｃｍ3 になったＰＭＯＳのＰ型のドレイン領域１７
が形成される。このドレイン領域１７はゲート電極１４
と一部が重なっているものである。
【０１０５】このようにして、Ｎウェル領域１２の筒状
の柱状部１３の表面（外周面）にゲート絶縁膜１５を介
して対向し、下側面がＮウェル領域１２の主面にゲート
絶縁膜１５を介して対向して配設されたゲート電極１４
と、柱状部１３の上端部に形成されたソース領域１６
と、Ｎウェル領域１２の主面に一部がゲート電極１４の
下側面と重なって形成されるドレイン領域１７と、柱状
部１３の裏面にバックゲート絶縁膜１９を介して対向し
て配設されたバックゲート電極１８とを有した縦型Ｐ−
ＭＯＳトランジスタが形成されるものである。
の柱状部１３の表面（外周面）にゲート絶縁膜１５を介
して対向し、下側面がＮウェル領域１２の主面にゲート
絶縁膜１５を介して対向して配設されたゲート電極１４
と、柱状部１３の上端部に形成されたソース領域１６
と、Ｎウェル領域１２の主面に一部がゲート電極１４の
下側面と重なって形成されるドレイン領域１７と、柱状
部１３の裏面にバックゲート絶縁膜１９を介して対向し
て配設されたバックゲート電極１８とを有した縦型Ｐ−
ＭＯＳトランジスタが形成されるものである。
【０１０６】そして、レジスト層１０４を除去し、半導
体基板１の表面上全面に厚さが７０００Åの層間絶縁膜
２２を形成する。そして、この層間絶縁膜２２におい
て、バックゲート電極８の上端面及びこの上端面側に位
置する柱状部３の上端面の一部上にコンタクトホール２
２ａを、バックゲート電極１８の上端面及びこの上端面
側に位置する柱状部１３の上端面の一部上にコンタクト
ホール２２ｂを、ドレイン領域７上にコンタクトホール
２２ｃを、ドレイン領域１７上にコンタクトホール２２
ｄを、ドレイン領域７及びドレイン領域１７上にコンタ
クトホール２２ｅを、ゲート電極４の配線部４ｂ上にコ
ンタクトホール２２ｆを、ゲート電極１４の配線部１４
ｂ上にコンタクトホール２２ｇを、通常知られている写
真製版技術を用いて形成する。
体基板１の表面上全面に厚さが７０００Åの層間絶縁膜
２２を形成する。そして、この層間絶縁膜２２におい
て、バックゲート電極８の上端面及びこの上端面側に位
置する柱状部３の上端面の一部上にコンタクトホール２
２ａを、バックゲート電極１８の上端面及びこの上端面
側に位置する柱状部１３の上端面の一部上にコンタクト
ホール２２ｂを、ドレイン領域７上にコンタクトホール
２２ｃを、ドレイン領域１７上にコンタクトホール２２
ｄを、ドレイン領域７及びドレイン領域１７上にコンタ
クトホール２２ｅを、ゲート電極４の配線部４ｂ上にコ
ンタクトホール２２ｆを、ゲート電極１４の配線部１４
ｂ上にコンタクトホール２２ｇを、通常知られている写
真製版技術を用いて形成する。
【０１０７】次に、コンタクトホール２２ａ〜２２ｇが
形成された層間絶縁膜２２の表面全面上に例えばアルミ
ニウムまたはアルミニウムを主成分とするアルミニウム
合金等からなる金属層を蒸着する。この金属層を通常知
られている写真製版技術を用いてパターニングし、コン
タクトホール２２ａを介してソース領域６とバックゲー
ト電極８とに物理的かつ電気的に接続されるとともに一
体形成された層間絶縁膜２２上に延在される配線層によ
って第１の電源電位ノードに接続される第１のソース電
極２３と、コンタクトホール２２ｂを介してソース領域
１６とバックゲート電極１８とに物理的かつ電気的に接
続されるとともに一体形成された層間絶縁膜２２上に延
在される配線層によって第２の電源電位ノードに接続さ
れる第２のソース電極と、コンタクトホール２２ｃを介
してドレイン領域７に物理的かつ電気的に接続される第
１のドレイン電極２５ａと、コンタクトホール２２ｄを
介してドレイン領域１７に物理的かつ電気的に接続され
る第２のドレイン電極２５ｂと、コンタクトホール２２
ｅを介してドレイン領域７及びドレイン領域１７に物理
的かつ電気的に接続される第３のドレイン電極２５ｃ
と、これらドレイン電極２５ａ〜２５ｃと一体形成され
た層間絶縁膜２２上の接続部２５ｄと、コンタクトホー
ル２２ｆを介してゲート電極４の配線部４ｂに物理的か
つ電気的に接続されるとともにコンタクトホール２２ｇ
を介してゲート電極１４の配線部１４ｂに物理的かつ電
気的に接続される共通ゲート電極２６とを形成し、図１
及び図２に示された半導体装置を得る。
形成された層間絶縁膜２２の表面全面上に例えばアルミ
ニウムまたはアルミニウムを主成分とするアルミニウム
合金等からなる金属層を蒸着する。この金属層を通常知
られている写真製版技術を用いてパターニングし、コン
タクトホール２２ａを介してソース領域６とバックゲー
ト電極８とに物理的かつ電気的に接続されるとともに一
体形成された層間絶縁膜２２上に延在される配線層によ
って第１の電源電位ノードに接続される第１のソース電
極２３と、コンタクトホール２２ｂを介してソース領域
１６とバックゲート電極１８とに物理的かつ電気的に接
続されるとともに一体形成された層間絶縁膜２２上に延
在される配線層によって第２の電源電位ノードに接続さ
れる第２のソース電極と、コンタクトホール２２ｃを介
してドレイン領域７に物理的かつ電気的に接続される第
１のドレイン電極２５ａと、コンタクトホール２２ｄを
介してドレイン領域１７に物理的かつ電気的に接続され
る第２のドレイン電極２５ｂと、コンタクトホール２２
ｅを介してドレイン領域７及びドレイン領域１７に物理
的かつ電気的に接続される第３のドレイン電極２５ｃ
と、これらドレイン電極２５ａ〜２５ｃと一体形成され
た層間絶縁膜２２上の接続部２５ｄと、コンタクトホー
ル２２ｆを介してゲート電極４の配線部４ｂに物理的か
つ電気的に接続されるとともにコンタクトホール２２ｇ
を介してゲート電極１４の配線部１４ｂに物理的かつ電
気的に接続される共通ゲート電極２６とを形成し、図１
及び図２に示された半導体装置を得る。
【０１０８】このように構成された半導体装置におい
て、Ｐウェル領域２の濃度が１×１０17／ｃｍ3 で柱状
部３の厚さが１０００ÅにしてＮＭＯＳ形成した場合、
このＮＭＯＳは、そのしきい値電圧が０．６Ｖを示し、
部分空乏化モードで動作し、ドレイン耐圧が高く、チャ
ネル１０内の余剰キャリアを効率良く引き抜くことがで
き、しかも、バックゲート電極８にソース領域６に印加
される電位と同電位、つまりこの実施例１においては接
地電位を印加するようにしているため、安定に動作し
た。
て、Ｐウェル領域２の濃度が１×１０17／ｃｍ3 で柱状
部３の厚さが１０００ÅにしてＮＭＯＳ形成した場合、
このＮＭＯＳは、そのしきい値電圧が０．６Ｖを示し、
部分空乏化モードで動作し、ドレイン耐圧が高く、チャ
ネル１０内の余剰キャリアを効率良く引き抜くことがで
き、しかも、バックゲート電極８にソース領域６に印加
される電位と同電位、つまりこの実施例１においては接
地電位を印加するようにしているため、安定に動作し
た。
【０１０９】一方、Ｎウェル領域１２の濃度が１×１０
16／ｃｍ3 で柱状部１３の厚さが１０００ÅにしてＰＭ
ＯＳ形成した場合、このＰＭＯＳは、そのしきい値電圧
の絶対値が０．９Ｖを示し、完全空乏化モードで動作
し、しかもバックゲート電極１８にソース領域１６に印
加される電位と同電位、つまり電源電位を印加するよう
にしているため、バックゲート絶縁膜１９を介してチャ
ネル領域２０に及ぼす電位が０Ｖになり、パンチスルー
耐性が強くなるとともに短チャネル効果がよくなってお
り、安定に動作した。
16／ｃｍ3 で柱状部１３の厚さが１０００ÅにしてＰＭ
ＯＳ形成した場合、このＰＭＯＳは、そのしきい値電圧
の絶対値が０．９Ｖを示し、完全空乏化モードで動作
し、しかもバックゲート電極１８にソース領域１６に印
加される電位と同電位、つまり電源電位を印加するよう
にしているため、バックゲート絶縁膜１９を介してチャ
ネル領域２０に及ぼす電位が０Ｖになり、パンチスルー
耐性が強くなるとともに短チャネル効果がよくなってお
り、安定に動作した。
【０１１０】なお、上記実施例１においては、柱状部３
及び柱状部１３の高さＬを同じ高さとしたが、異なった
高さとし、種々のゲート長（柱状部の高さに依存）をも
ったトランジスタを１つの半導体基板１に形成しても良
いものである。この場合は、トランジスタを形成するた
めの柱状部を形成する際のエッチングマスクを変更する
だけで容易に形成可能なものである。
及び柱状部１３の高さＬを同じ高さとしたが、異なった
高さとし、種々のゲート長（柱状部の高さに依存）をも
ったトランジスタを１つの半導体基板１に形成しても良
いものである。この場合は、トランジスタを形成するた
めの柱状部を形成する際のエッチングマスクを変更する
だけで容易に形成可能なものである。
【０１１１】このように構成された半導体装置にあって
は、上記した実施例１と同様の効果を奏する他、ＮＭＯ
Ｓ及びＰＭＯＳのドレイン領域７及び１７の下面が埋め
込み絶縁層２７と接しているため、ドレイン領域７、１
７におけるウェル領域２、１２とのＰＮ接合容量（寄生
容量）が小さく、上記インバータ回路が高速かつ低消費
電力で動作するものである。なお、上記実施例５におい
ては、インバータ回路を例にして説明したが、これに限
られるものではなく、他の回路に用いられたとしても、
その用いられた回路は高速かつ低消費電力で動作するも
のである。
は、上記した実施例１と同様の効果を奏する他、ＮＭＯ
Ｓ及びＰＭＯＳのドレイン領域７及び１７の下面が埋め
込み絶縁層２７と接しているため、ドレイン領域７、１
７におけるウェル領域２、１２とのＰＮ接合容量（寄生
容量）が小さく、上記インバータ回路が高速かつ低消費
電力で動作するものである。なお、上記実施例５におい
ては、インバータ回路を例にして説明したが、これに限
られるものではなく、他の回路に用いられたとしても、
その用いられた回路は高速かつ低消費電力で動作するも
のである。
【０１１２】実施例５．上記実施例４においては、柱状
部３及び柱状部１３の厚さを同じ厚さとしたものを示し
たが、柱状部の厚さを異ならせて種々のしきい値電圧を
もったものとしても良い。柱状部の厚さを異ならせたこ
とにより、種々のしきい値電圧を有したトランジスタが
得られ、この場合は、実施例４におけるトランジスタを
形成するための柱状部３、１３を形成する際のエッチン
グマスクを変更するだけで容易に形成可能であり、チャ
ネル領域の濃度を変えずにしきい値電圧を変更できるた
め、工程の簡略化、つまり、ＮＭＯＳ、ＰＭＯＳともに
そのチャネル領域１０、２０の不純物濃度が同じで良い
ため、ウェル領域２、１２形成のためのイオン注入用マ
スクがそれぞれ１枚でよく、しかも、柱状部３、１３形
成のためのエッチングマスクが１枚で異なったしきい値
電圧をもったＭＯＳを形成できるものである。
部３及び柱状部１３の厚さを同じ厚さとしたものを示し
たが、柱状部の厚さを異ならせて種々のしきい値電圧を
もったものとしても良い。柱状部の厚さを異ならせたこ
とにより、種々のしきい値電圧を有したトランジスタが
得られ、この場合は、実施例４におけるトランジスタを
形成するための柱状部３、１３を形成する際のエッチン
グマスクを変更するだけで容易に形成可能であり、チャ
ネル領域の濃度を変えずにしきい値電圧を変更できるた
め、工程の簡略化、つまり、ＮＭＯＳ、ＰＭＯＳともに
そのチャネル領域１０、２０の不純物濃度が同じで良い
ため、ウェル領域２、１２形成のためのイオン注入用マ
スクがそれぞれ１枚でよく、しかも、柱状部３、１３形
成のためのエッチングマスクが１枚で異なったしきい値
電圧をもったＭＯＳを形成できるものである。
【０１１３】図２８はこの実施例５を説明するための断
面図であり、それぞれ異なったしきい値電圧を有した２
つのＮＭＯＳを示しているものであり、図示左側に示し
たＮＭＯＳ１は柱状部３の厚さが１０００Åであり、そ
のしきい値電圧は０．６Ｖを示し、図示右側に示したＮ
ＭＯＳ２は柱状部３０の厚さが６００Åであり、そのし
きい値電圧は０．３Ｖを示した。
面図であり、それぞれ異なったしきい値電圧を有した２
つのＮＭＯＳを示しているものであり、図示左側に示し
たＮＭＯＳ１は柱状部３の厚さが１０００Åであり、そ
のしきい値電圧は０．６Ｖを示し、図示右側に示したＮ
ＭＯＳ２は柱状部３０の厚さが６００Åであり、そのし
きい値電圧は０．３Ｖを示した。
【０１１４】つまり、柱状部の厚さを異ならせるだけで
種々のしきい値電圧をもったＭＯＳが得られるものであ
る。例えば、ＮＭＯＳの場合、柱状部３の濃度が１×１
０17／ｃｍ3 で、厚さが６００Å〜１２００Åであると
しきい値電圧は０．３Ｖ〜０．８Ｖになり、ＰＭＯＳの
場合、柱状部１３の濃度が１×１０16／ｃｍ3 で、厚さ
が６００Å〜１２００Åであるとしきい値電圧は０．６
Ｖ〜１．１Ｖになる。なお、図２８において、実施例４
として示した図２１と同一符号は同一または相当部分を
示しているものである。また、図２８においては、それ
ぞれ異なったしきい値電圧を有した２つのＮＭＯＳを示
したが、上記から理解できるように、ＮＭＯＳとＰＭＯ
Ｓとで柱状部３、１３の厚さを異ならせたものであって
も良いものである。
種々のしきい値電圧をもったＭＯＳが得られるものであ
る。例えば、ＮＭＯＳの場合、柱状部３の濃度が１×１
０17／ｃｍ3 で、厚さが６００Å〜１２００Åであると
しきい値電圧は０．３Ｖ〜０．８Ｖになり、ＰＭＯＳの
場合、柱状部１３の濃度が１×１０16／ｃｍ3 で、厚さ
が６００Å〜１２００Åであるとしきい値電圧は０．６
Ｖ〜１．１Ｖになる。なお、図２８において、実施例４
として示した図２１と同一符号は同一または相当部分を
示しているものである。また、図２８においては、それ
ぞれ異なったしきい値電圧を有した２つのＮＭＯＳを示
したが、上記から理解できるように、ＮＭＯＳとＰＭＯ
Ｓとで柱状部３、１３の厚さを異ならせたものであって
も良いものである。
【０１１５】実施例６．図２９はこの発明の実施例６を
示すものであり、上記に示した実施例４に対して、ＮＭ
ＯＳのドレイン領域７をＬＤＤ構造に変更するととも
に、ＰＭＯＳのドレイン領域１７をＬＤＤ構造に変更し
たものであり、その他の点については上記実施例４と同
様である。
示すものであり、上記に示した実施例４に対して、ＮＭ
ＯＳのドレイン領域７をＬＤＤ構造に変更するととも
に、ＰＭＯＳのドレイン領域１７をＬＤＤ構造に変更し
たものであり、その他の点については上記実施例４と同
様である。
【０１１６】図２９において、上記実施例４として示し
た図２１に示された符号と同一符号は同一又は相当部分
を示しているものであり、６はリン（Ｐ）イオンが４０
ｋｅＶで４×１０13／ｃｍ2 〜６×１０13／ｃｍ2 注入
されるとともに、砒素（Ａｓ）イオンが４０ｋｅＶで４
×１０15／ｃｍ2 〜６×１０15／ｃｍ2 注入され、濃度
が濃度が２×１０20／ｃｍ3 〜６×１０20／ｃｍ3 であ
るソース領域、７ａはリン（Ｐ）イオンが４０ｋｅＶで
４×１０13／ｃｍ2 〜６×１０13／ｃｍ2 注入され、濃
度が１×１０17／ｃｍ3 〜６×１０17／ｃｍ3 であり、
ゲート電極４の下側面と一部が重なるとともに下面が埋
め込み絶縁層２７の上面に接して形成される低濃度不純
物領域、７ｂは砒素（Ａｓ）イオンが４０ｋｅＶで４×
１０15／ｃｍ2 〜６×１０15／ｃｍ2 注入され、濃度が
２×１０20／ｃｍ3 〜６×１０20／ｃｍ3 であり、ゲー
ト電極４と離隔しているとともに下面が埋め込み絶縁層
２７の上面に接して形成される高濃度不純物領域で、上
記低濃度不純物領域７ａとでＮＭＯＳのドレイン領域を
構成しているものである。
た図２１に示された符号と同一符号は同一又は相当部分
を示しているものであり、６はリン（Ｐ）イオンが４０
ｋｅＶで４×１０13／ｃｍ2 〜６×１０13／ｃｍ2 注入
されるとともに、砒素（Ａｓ）イオンが４０ｋｅＶで４
×１０15／ｃｍ2 〜６×１０15／ｃｍ2 注入され、濃度
が濃度が２×１０20／ｃｍ3 〜６×１０20／ｃｍ3 であ
るソース領域、７ａはリン（Ｐ）イオンが４０ｋｅＶで
４×１０13／ｃｍ2 〜６×１０13／ｃｍ2 注入され、濃
度が１×１０17／ｃｍ3 〜６×１０17／ｃｍ3 であり、
ゲート電極４の下側面と一部が重なるとともに下面が埋
め込み絶縁層２７の上面に接して形成される低濃度不純
物領域、７ｂは砒素（Ａｓ）イオンが４０ｋｅＶで４×
１０15／ｃｍ2 〜６×１０15／ｃｍ2 注入され、濃度が
２×１０20／ｃｍ3 〜６×１０20／ｃｍ3 であり、ゲー
ト電極４と離隔しているとともに下面が埋め込み絶縁層
２７の上面に接して形成される高濃度不純物領域で、上
記低濃度不純物領域７ａとでＮＭＯＳのドレイン領域を
構成しているものである。
【０１１７】１６はボロン（Ｂ）イオンが２０ｋｅＶで
４×１０13／ｃｍ2 〜６×１０13／ｃｍ2 と、２０ｋｅ
Ｖで４×１０15／ｃｍ2 〜６×１０15／ｃｍ2 との２度
注入され、濃度が１．５×１０20／ｃｍ3 〜３×１０20
／ｃｍ3 であるソース領域、１７はボロン（Ｂ）イオン
が２０ｋｅＶで４×１０13／ｃｍ2 〜６×１０13／ｃｍ
2 注入され、濃度が１．５×１０17／ｃｍ3 〜３×１０
17／ｃｍ3 であり、ゲート電極４の下側面と一部が重な
るとともに下面が埋め込み絶縁層２７の上面に接して形
成される低濃度不純物領域、１７ｂはボロン（Ｂ）イオ
ンが２０ｋｅＶで４×１０15／ｃｍ2 〜６×１０15／ｃ
ｍ2 注入され、濃度が１．５×１０20／ｃｍ3 〜３×１
０20／ｃｍ3 であり、ゲート電極４と離隔しているとと
もに下面が埋め込み絶縁層２７の上面に接して形成され
る高濃度不純物領域で、上記低濃度不純物領域１７ａと
でＰＭＯＳのドレイン領域を構成しているものである。
４×１０13／ｃｍ2 〜６×１０13／ｃｍ2 と、２０ｋｅ
Ｖで４×１０15／ｃｍ2 〜６×１０15／ｃｍ2 との２度
注入され、濃度が１．５×１０20／ｃｍ3 〜３×１０20
／ｃｍ3 であるソース領域、１７はボロン（Ｂ）イオン
が２０ｋｅＶで４×１０13／ｃｍ2 〜６×１０13／ｃｍ
2 注入され、濃度が１．５×１０17／ｃｍ3 〜３×１０
17／ｃｍ3 であり、ゲート電極４の下側面と一部が重な
るとともに下面が埋め込み絶縁層２７の上面に接して形
成される低濃度不純物領域、１７ｂはボロン（Ｂ）イオ
ンが２０ｋｅＶで４×１０15／ｃｍ2 〜６×１０15／ｃ
ｍ2 注入され、濃度が１．５×１０20／ｃｍ3 〜３×１
０20／ｃｍ3 であり、ゲート電極４と離隔しているとと
もに下面が埋め込み絶縁層２７の上面に接して形成され
る高濃度不純物領域で、上記低濃度不純物領域１７ａと
でＰＭＯＳのドレイン領域を構成しているものである。
【０１１８】このように構成された半導体装置の製造方
法は、以下のようにして行われるものである。すなわ
ち、上記実施例４と同様に図２１ないし図２５に示され
る工程によって、半導体基板１の埋め込み絶縁層２７の
上面に接して柱状部３を有したＰウェル領域２及び柱状
部１３を有したＮウェル領域１２を形成し、分離絶縁膜
２１を形成し、ＮＭＯＳのゲート電極４及びバックゲー
ト電極８とＰＭＯＳのゲート電極４及びバックゲート電
極８を形成する。
法は、以下のようにして行われるものである。すなわ
ち、上記実施例４と同様に図２１ないし図２５に示され
る工程によって、半導体基板１の埋め込み絶縁層２７の
上面に接して柱状部３を有したＰウェル領域２及び柱状
部１３を有したＮウェル領域１２を形成し、分離絶縁膜
２１を形成し、ＮＭＯＳのゲート電極４及びバックゲー
ト電極８とＰＭＯＳのゲート電極４及びバックゲート電
極８を形成する。
【０１１９】次に、上記実施例３として示した図１７な
いし図２０に示される工程と同様にして、ＮＭＯＳのＮ
型のソース領域６の低濃度不純物領域６ａ及びドレイン
領域７の低濃度不純物領域７ａを形成し、ゲート電極４
の外周面にサイドウォール１１を形成し、ＮＭＯＳのＮ
型のソース領域６の高濃度不純物領域６ｂ（低濃度不純
物領域６ａの全てに対して注入）及びドレイン領域７の
高濃度不純物領域７ａを形成して、ドレイン領域７がＬ
ＤＤ構造とされた縦型Ｎ−ＭＯＳトランジスタを形成す
る。
いし図２０に示される工程と同様にして、ＮＭＯＳのＮ
型のソース領域６の低濃度不純物領域６ａ及びドレイン
領域７の低濃度不純物領域７ａを形成し、ゲート電極４
の外周面にサイドウォール１１を形成し、ＮＭＯＳのＮ
型のソース領域６の高濃度不純物領域６ｂ（低濃度不純
物領域６ａの全てに対して注入）及びドレイン領域７の
高濃度不純物領域７ａを形成して、ドレイン領域７がＬ
ＤＤ構造とされた縦型Ｎ−ＭＯＳトランジスタを形成す
る。
【０１２０】そして、ＰＭＯＳのＰ型のソース領域１６
の低濃度不純物領域１６ａ及びドレイン領域１７の低濃
度不純物領域１７ａを形成し、ゲート電極１４の外周面
にサイドウォール２６を形成し、ＰＭＯＳのＰ型のソー
ス領域１６の高濃度不純物領域１６ｂ（低濃度不純物領
域１６ａの全てに対して注入）及びドレイン領域１７の
高濃度不純物領域１７ａを形成してドレイン領域１７が
ＬＤＤ構造とされた縦型Ｐ−ＭＯＳトランジスタが形成
されるものである。
の低濃度不純物領域１６ａ及びドレイン領域１７の低濃
度不純物領域１７ａを形成し、ゲート電極１４の外周面
にサイドウォール２６を形成し、ＰＭＯＳのＰ型のソー
ス領域１６の高濃度不純物領域１６ｂ（低濃度不純物領
域１６ａの全てに対して注入）及びドレイン領域１７の
高濃度不純物領域１７ａを形成してドレイン領域１７が
ＬＤＤ構造とされた縦型Ｐ−ＭＯＳトランジスタが形成
されるものである。
【０１２１】その後、上記した実施例４と同様に層間絶
縁膜２２を形成し、コンタクトホール２２ａを介してソ
ース領域６とバックゲート電極８とに物理的かつ電気的
に接続されるとともに一体形成された層間絶縁膜２２上
に延在される配線層によって第１の電源電位ノードに接
続される第１のソース電極２３と、コンタクトホール２
２ｂを介してソース領域１６とバックゲート電極１８と
に物理的かつ電気的に接続されるとともに一体形成され
た層間絶縁膜２２上に延在される配線層によって第２の
電源電位ノードに接続される第２のソース電極と、コン
タクトホール２２ｃを介してドレイン領域７に物理的か
つ電気的に接続される第１のドレイン電極２５ａと、コ
ンタクトホール２２ｄを介してドレイン領域１７に物理
的かつ電気的に接続される第２のドレイン電極２５ｂ
と、コンタクトホール２２ｅを介してドレイン領域７及
びドレイン領域１７に物理的かつ電気的に接続される第
３のドレイン電極２５ｃと、これらドレイン電極２５ａ
〜２５ｃと一体形成された層間絶縁膜２２上の接続部２
５ｄと、コンタクトホール２２ｆを介してゲート電極４
の配線部４ｂに物理的かつ電気的に接続されるとともに
コンタクトホール２２ｇを介してゲート電極１４の配線
部１４ｂに物理的かつ電気的に接続される共通ゲート電
極２６とを形成し、図２９に示された半導体装置を得
る。
縁膜２２を形成し、コンタクトホール２２ａを介してソ
ース領域６とバックゲート電極８とに物理的かつ電気的
に接続されるとともに一体形成された層間絶縁膜２２上
に延在される配線層によって第１の電源電位ノードに接
続される第１のソース電極２３と、コンタクトホール２
２ｂを介してソース領域１６とバックゲート電極１８と
に物理的かつ電気的に接続されるとともに一体形成され
た層間絶縁膜２２上に延在される配線層によって第２の
電源電位ノードに接続される第２のソース電極と、コン
タクトホール２２ｃを介してドレイン領域７に物理的か
つ電気的に接続される第１のドレイン電極２５ａと、コ
ンタクトホール２２ｄを介してドレイン領域１７に物理
的かつ電気的に接続される第２のドレイン電極２５ｂ
と、コンタクトホール２２ｅを介してドレイン領域７及
びドレイン領域１７に物理的かつ電気的に接続される第
３のドレイン電極２５ｃと、これらドレイン電極２５ａ
〜２５ｃと一体形成された層間絶縁膜２２上の接続部２
５ｄと、コンタクトホール２２ｆを介してゲート電極４
の配線部４ｂに物理的かつ電気的に接続されるとともに
コンタクトホール２２ｇを介してゲート電極１４の配線
部１４ｂに物理的かつ電気的に接続される共通ゲート電
極２６とを形成し、図２９に示された半導体装置を得
る。
【０１２２】このように構成された半導体装置にあって
は、上記した実施例４と同様の効果を奏する他、ドレイ
ン領域７、１７がＬＤＤ構造をしているため、チャネル
領域１０、２０側のドレイン領域７、１７端の電界を緩
和することができ、ソース領域６、１６とドレイン領域
７、１７間の耐圧を向上できるとともに、ソース領域
６、１６が実質的に低濃度不純物領域を含まない高濃度
不純物領域のみによって構成された構造となっているた
め、ソース領域６、１６における寄生抵抗が低く、ドレ
イン電流を大きくとれるものである。
は、上記した実施例４と同様の効果を奏する他、ドレイ
ン領域７、１７がＬＤＤ構造をしているため、チャネル
領域１０、２０側のドレイン領域７、１７端の電界を緩
和することができ、ソース領域６、１６とドレイン領域
７、１７間の耐圧を向上できるとともに、ソース領域
６、１６が実質的に低濃度不純物領域を含まない高濃度
不純物領域のみによって構成された構造となっているた
め、ソース領域６、１６における寄生抵抗が低く、ドレ
イン電流を大きくとれるものである。
【０１２３】
【発明の効果】この発明の第１の発明は、主面を有する
とともに、この主面から垂直方向に延在し、垂直面であ
る表面とこの表面に対向した裏面とを有する柱状部を具
備する第１導電型の半導体領域と、この半導体領域の柱
状部の表面にゲート絶縁膜を介して対向し、下側面が半
導体領域の主面にゲート絶縁膜を介して対向して配設さ
れた縦型ＭＯＳトランジスタのゲート電極と、半導体領
域の柱状部の上端部に形成された縦型ＭＯＳトランジス
タの第２導電型のソース領域と、半導体領域の主面に一
部がゲート電極の下側面と重なって形成される縦型ＭＯ
Ｓトランジスタの第２導電型のドレイン領域と、半導体
領域の柱状部の裏面にバックゲート絶縁膜を介して対向
して配設された縦型ＭＯＳトランジスタのバックゲート
電極とを設けたので、占有面積が小さいＭＯＳトランジ
スタが形成できて高集積化が図れ、しかも、バックゲー
ト電極に個別に電位を与えられ、縦型ＭＯＳトランジス
タのパンチスルー耐性を強くできるとともに安定動作を
可能にし、ソース領域とバックゲート電極と電気的に接
続しやすいという効果を有しているものである。
とともに、この主面から垂直方向に延在し、垂直面であ
る表面とこの表面に対向した裏面とを有する柱状部を具
備する第１導電型の半導体領域と、この半導体領域の柱
状部の表面にゲート絶縁膜を介して対向し、下側面が半
導体領域の主面にゲート絶縁膜を介して対向して配設さ
れた縦型ＭＯＳトランジスタのゲート電極と、半導体領
域の柱状部の上端部に形成された縦型ＭＯＳトランジス
タの第２導電型のソース領域と、半導体領域の主面に一
部がゲート電極の下側面と重なって形成される縦型ＭＯ
Ｓトランジスタの第２導電型のドレイン領域と、半導体
領域の柱状部の裏面にバックゲート絶縁膜を介して対向
して配設された縦型ＭＯＳトランジスタのバックゲート
電極とを設けたので、占有面積が小さいＭＯＳトランジ
スタが形成できて高集積化が図れ、しかも、バックゲー
ト電極に個別に電位を与えられ、縦型ＭＯＳトランジス
タのパンチスルー耐性を強くできるとともに安定動作を
可能にし、ソース領域とバックゲート電極と電気的に接
続しやすいという効果を有しているものである。
【０１２４】この発明の第２の発明は、半導体基板の表
面に形成され、主面を有するとともに、この主面から垂
直方向に延在し、垂直面である表面とこの表面に対向し
た裏面とを有する柱状部を具備する第１導電型の半導体
領域からなるウェル領域と、このウェル領域の柱状部の
表面にゲート絶縁膜を介して対向し、下側面が上記ウェ
ル領域の主面にゲート絶縁膜を介して対向して配設され
た縦型ＭＯＳトランジスタのゲート電極と、ウェル領域
の柱状部の上端部に形成された縦型ＭＯＳトランジスタ
の第２導電型のソース領域と、ウェル領域の主面に一部
がゲート電極の下側面と重なって形成される縦型ＭＯＳ
トランジスタの第２導電型のドレイン領域と、ウェル領
域の柱状部の裏面にバックゲート絶縁膜を介して対向し
て配設された縦型ＭＯＳトランジスタのバックゲート電
極とを設けたので、占有面積が小さいＭＯＳトランジス
タが形成できて高集積化が図れ、しかも、バックゲート
電極に個別に電位を与えられ、縦型ＭＯＳトランジスタ
のパンチスルー耐性を強くできるとともに安定動作を可
能にし、ソース領域とバックゲート電極と電気的に接続
しやすいという効果を有しているものである。
面に形成され、主面を有するとともに、この主面から垂
直方向に延在し、垂直面である表面とこの表面に対向し
た裏面とを有する柱状部を具備する第１導電型の半導体
領域からなるウェル領域と、このウェル領域の柱状部の
表面にゲート絶縁膜を介して対向し、下側面が上記ウェ
ル領域の主面にゲート絶縁膜を介して対向して配設され
た縦型ＭＯＳトランジスタのゲート電極と、ウェル領域
の柱状部の上端部に形成された縦型ＭＯＳトランジスタ
の第２導電型のソース領域と、ウェル領域の主面に一部
がゲート電極の下側面と重なって形成される縦型ＭＯＳ
トランジスタの第２導電型のドレイン領域と、ウェル領
域の柱状部の裏面にバックゲート絶縁膜を介して対向し
て配設された縦型ＭＯＳトランジスタのバックゲート電
極とを設けたので、占有面積が小さいＭＯＳトランジス
タが形成できて高集積化が図れ、しかも、バックゲート
電極に個別に電位を与えられ、縦型ＭＯＳトランジスタ
のパンチスルー耐性を強くできるとともに安定動作を可
能にし、ソース領域とバックゲート電極と電気的に接続
しやすいという効果を有しているものである。
【０１２５】この発明の第３の発明は、主面を有すると
ともに、この主面から垂直方向に延在し、垂直面である
表面とこの表面に対向した裏面とを有する柱状部を具備
するＰ型の第１半導体領域と、この第１半導体領域の柱
状部の表面にゲート絶縁膜を介して対向し、下側面が半
導体領域の主面にゲート絶縁膜を介して対向して配設さ
れた縦型Ｎ−ＭＯＳトランジスタのゲート電極と、第１
半導体領域の柱状部の上端部に形成された上記縦型Ｎ−
ＭＯＳトランジスタのＮ型のソース領域と、第１半導体
領域の主面に一部がゲート電極の下側面と重なって形成
される縦型Ｎ−ＭＯＳトランジスタのＮ型のドレイン領
域と、半導体領域の柱状部の裏面にバックゲート絶縁膜
を介して対向して配設された縦型Ｎ−ＭＯＳトランジス
タのバックゲート電極と、主面を有するとともに、この
主面から垂直方向に延在し、垂直面である表面とこの表
面に対向した裏面とを有する柱状部を具備するＮ型の第
２半導体領域と、この第２半導体領域の柱状部の表面に
ゲート絶縁膜を介して対向し、下側面が半導体領域の主
面にゲート絶縁膜を介して対向して配設された、縦型Ｎ
−ＭＯＳトランジスタとでインバータ回路を構成するＰ
−ＭＯＳトランジスタのゲート電極と、第２半導体領域
の柱状部の上端部に形成された縦型Ｐ−ＭＯＳトランジ
スタのＰ型のソース領域と、第１半導体領域の主面に一
部がゲート電極の下側面と重なって形成される縦型Ｐ−
ＭＯＳトランジスタのＰ型のドレイン領域と、半導体領
域の柱状部の裏面にバックゲート絶縁膜を介して対向し
て配設された縦型Ｐ−ＭＯＳトランジスタのバックゲー
ト電極と、縦型Ｎ−ＭＯＳトランジスタのソース領域と
バックゲート電極とを電気的に接続し、第１の電位が与
えられる第１の電源電位ノードに接続される第１のソー
ス電極と、縦型Ｐ−ＭＯＳトランジスタのソース領域と
バックゲート電極とを電気的に接続し、第１の電位より
低い第２の電位が与えられる第２の電源電位ノードに接
続される第２のソース電極と、縦型Ｎ−ＭＯＳトランジ
スタのドレイン領域と縦型Ｐ−ＭＯＳトランジスタのド
レイン領域とを電気的に接続し、インバータ回路の出力
ノードとなるドレイン電極とを設けたので、占有面積が
小さいＣＭＯＳインバータ回路が形成できて高集積化が
図れ、しかも、バックゲート電極に個別に電位を与えら
れ、縦型ＭＯＳトランジスタのパンチスルー耐性を強く
できるとともに安定動作を可能にし、結果として優れた
特性を有するインバータ回路が得られるという効果を有
しているものである。
ともに、この主面から垂直方向に延在し、垂直面である
表面とこの表面に対向した裏面とを有する柱状部を具備
するＰ型の第１半導体領域と、この第１半導体領域の柱
状部の表面にゲート絶縁膜を介して対向し、下側面が半
導体領域の主面にゲート絶縁膜を介して対向して配設さ
れた縦型Ｎ−ＭＯＳトランジスタのゲート電極と、第１
半導体領域の柱状部の上端部に形成された上記縦型Ｎ−
ＭＯＳトランジスタのＮ型のソース領域と、第１半導体
領域の主面に一部がゲート電極の下側面と重なって形成
される縦型Ｎ−ＭＯＳトランジスタのＮ型のドレイン領
域と、半導体領域の柱状部の裏面にバックゲート絶縁膜
を介して対向して配設された縦型Ｎ−ＭＯＳトランジス
タのバックゲート電極と、主面を有するとともに、この
主面から垂直方向に延在し、垂直面である表面とこの表
面に対向した裏面とを有する柱状部を具備するＮ型の第
２半導体領域と、この第２半導体領域の柱状部の表面に
ゲート絶縁膜を介して対向し、下側面が半導体領域の主
面にゲート絶縁膜を介して対向して配設された、縦型Ｎ
−ＭＯＳトランジスタとでインバータ回路を構成するＰ
−ＭＯＳトランジスタのゲート電極と、第２半導体領域
の柱状部の上端部に形成された縦型Ｐ−ＭＯＳトランジ
スタのＰ型のソース領域と、第１半導体領域の主面に一
部がゲート電極の下側面と重なって形成される縦型Ｐ−
ＭＯＳトランジスタのＰ型のドレイン領域と、半導体領
域の柱状部の裏面にバックゲート絶縁膜を介して対向し
て配設された縦型Ｐ−ＭＯＳトランジスタのバックゲー
ト電極と、縦型Ｎ−ＭＯＳトランジスタのソース領域と
バックゲート電極とを電気的に接続し、第１の電位が与
えられる第１の電源電位ノードに接続される第１のソー
ス電極と、縦型Ｐ−ＭＯＳトランジスタのソース領域と
バックゲート電極とを電気的に接続し、第１の電位より
低い第２の電位が与えられる第２の電源電位ノードに接
続される第２のソース電極と、縦型Ｎ−ＭＯＳトランジ
スタのドレイン領域と縦型Ｐ−ＭＯＳトランジスタのド
レイン領域とを電気的に接続し、インバータ回路の出力
ノードとなるドレイン電極とを設けたので、占有面積が
小さいＣＭＯＳインバータ回路が形成できて高集積化が
図れ、しかも、バックゲート電極に個別に電位を与えら
れ、縦型ＭＯＳトランジスタのパンチスルー耐性を強く
できるとともに安定動作を可能にし、結果として優れた
特性を有するインバータ回路が得られるという効果を有
しているものである。
【０１２６】この発明の第４の発明は、主面を有すると
ともに、この主面から垂直方向に延在し、垂直面である
表面とこの表面に対向した裏面とを有する第１の柱状部
を具備する第１の半導体領域と、この第１の半導体領域
の第１の柱状部の表面にゲート絶縁膜を介して対向し、
下側面が第１の半導体領域の主面にゲート絶縁膜を介し
て対向して配設された第１の縦型ＭＯＳトランジスタの
ゲート電極と、第１の半導体領域の第１の柱状部の上端
部に形成された第１の縦型ＭＯＳトランジスタのソース
領域と、第１の半導体領域の主面に一部が第１の縦型Ｍ
ＯＳトランジスタのゲート電極の下側面と重なって形成
される第１の縦型ＭＯＳトランジスタのドレイン領域
と、第１の半導体領域の柱状部の裏面にバックゲート絶
縁膜を介して対向して配設された第１の縦型ＭＯＳトラ
ンジスタのバックゲート電極と、主面を有するととも
に、この主面から垂直方向に延在し、垂直面である表面
とこの表面に対向した裏面とを有し、表面から裏面まで
の厚さが第１の柱状部の表面から裏面までの厚さより厚
い第２の柱状部を具備する第２の半導体領域と、この第
２の半導体領域の第２の柱状部の表面にゲート絶縁膜を
介して対向し、下側面が上記第２の半導体領域の主面に
ゲート絶縁膜を介して対向して配設された第２の縦型Ｍ
ＯＳトランジスタのゲート電極と、第２の半導体領域の
第２の柱状部の上端部に形成された第２の縦型ＭＯＳト
ランジスタのソース領域と、第２の半導体領域の主面に
一部が第２の縦型ＭＯＳトランジスタのゲート電極の下
側面と重なって形成される第２の縦型ＭＯＳトランジス
タのドレイン領域と、第２の半導体領域の柱状部の裏面
にバックゲート絶縁膜を介して対向して配設された第２
の縦型ＭＯＳトランジスタのバックゲート電極とを設け
たので、占有面積が小さいＭＯＳトランジスタが形成で
きて高集積化が図れ、しかも、異なったしきい値電圧を
有する縦型ＭＯＳトランジスタが得られるとともに、バ
ックゲート電極に個別に電位を与えられ、縦型ＭＯＳト
ランジスタのパンチスルー耐性を強くできるとともに安
定動作を可能にし、ソース領域とバックゲート電極と電
気的に接続しやすいという効果を有しているものであ
る。
ともに、この主面から垂直方向に延在し、垂直面である
表面とこの表面に対向した裏面とを有する第１の柱状部
を具備する第１の半導体領域と、この第１の半導体領域
の第１の柱状部の表面にゲート絶縁膜を介して対向し、
下側面が第１の半導体領域の主面にゲート絶縁膜を介し
て対向して配設された第１の縦型ＭＯＳトランジスタの
ゲート電極と、第１の半導体領域の第１の柱状部の上端
部に形成された第１の縦型ＭＯＳトランジスタのソース
領域と、第１の半導体領域の主面に一部が第１の縦型Ｍ
ＯＳトランジスタのゲート電極の下側面と重なって形成
される第１の縦型ＭＯＳトランジスタのドレイン領域
と、第１の半導体領域の柱状部の裏面にバックゲート絶
縁膜を介して対向して配設された第１の縦型ＭＯＳトラ
ンジスタのバックゲート電極と、主面を有するととも
に、この主面から垂直方向に延在し、垂直面である表面
とこの表面に対向した裏面とを有し、表面から裏面まで
の厚さが第１の柱状部の表面から裏面までの厚さより厚
い第２の柱状部を具備する第２の半導体領域と、この第
２の半導体領域の第２の柱状部の表面にゲート絶縁膜を
介して対向し、下側面が上記第２の半導体領域の主面に
ゲート絶縁膜を介して対向して配設された第２の縦型Ｍ
ＯＳトランジスタのゲート電極と、第２の半導体領域の
第２の柱状部の上端部に形成された第２の縦型ＭＯＳト
ランジスタのソース領域と、第２の半導体領域の主面に
一部が第２の縦型ＭＯＳトランジスタのゲート電極の下
側面と重なって形成される第２の縦型ＭＯＳトランジス
タのドレイン領域と、第２の半導体領域の柱状部の裏面
にバックゲート絶縁膜を介して対向して配設された第２
の縦型ＭＯＳトランジスタのバックゲート電極とを設け
たので、占有面積が小さいＭＯＳトランジスタが形成で
きて高集積化が図れ、しかも、異なったしきい値電圧を
有する縦型ＭＯＳトランジスタが得られるとともに、バ
ックゲート電極に個別に電位を与えられ、縦型ＭＯＳト
ランジスタのパンチスルー耐性を強くできるとともに安
定動作を可能にし、ソース領域とバックゲート電極と電
気的に接続しやすいという効果を有しているものであ
る。
【０１２７】この発明の第５の発明は、表面から所定深
さに埋め込み絶縁層を有する半導体基板の表面に埋め込
み絶縁層の上面と接して形成され、主面を有するととも
に、この主面から垂直方向に延在し、垂直面である表面
とこの表面に対向した裏面とを有する柱状部を具備する
第１導電型の半導体領域からなるウェル領域と、このウ
ェル領域の柱状部の表面にゲート絶縁膜を介して対向
し、下側面がウェル領域の主面にゲート絶縁膜を介して
対向して配設された縦型ＭＯＳトランジスタのゲート電
極と、ウェル領域の柱状部の上端部に形成された縦型Ｍ
ＯＳトランジスタの第２導電型のソース領域と、ウェル
領域の主面に一部がゲート電極の下側面と重なり、下面
が上記埋め込み絶縁層の上面に接して形成される縦型Ｍ
ＯＳトランジスタの第２導電型のドレイン領域と、ウェ
ル領域の柱状部の裏面にバックゲート絶縁膜を介して対
向して配設された縦型ＭＯＳトランジスタのバックゲー
ト電極とを設けたので、占有面積が小さいＭＯＳトラン
ジスタが形成できて高集積化が図れ、しかも、バックゲ
ート電極に個別に電位を与えられ、縦型ＭＯＳトランジ
スタのパンチスルー耐性を強くできるとともに安定動作
を可能にし、ソース領域とバックゲート電極と電気的に
接続しやすく、ドレイン領域の寄生容量を低減できると
いう効果を有しているものである。
さに埋め込み絶縁層を有する半導体基板の表面に埋め込
み絶縁層の上面と接して形成され、主面を有するととも
に、この主面から垂直方向に延在し、垂直面である表面
とこの表面に対向した裏面とを有する柱状部を具備する
第１導電型の半導体領域からなるウェル領域と、このウ
ェル領域の柱状部の表面にゲート絶縁膜を介して対向
し、下側面がウェル領域の主面にゲート絶縁膜を介して
対向して配設された縦型ＭＯＳトランジスタのゲート電
極と、ウェル領域の柱状部の上端部に形成された縦型Ｍ
ＯＳトランジスタの第２導電型のソース領域と、ウェル
領域の主面に一部がゲート電極の下側面と重なり、下面
が上記埋め込み絶縁層の上面に接して形成される縦型Ｍ
ＯＳトランジスタの第２導電型のドレイン領域と、ウェ
ル領域の柱状部の裏面にバックゲート絶縁膜を介して対
向して配設された縦型ＭＯＳトランジスタのバックゲー
ト電極とを設けたので、占有面積が小さいＭＯＳトラン
ジスタが形成できて高集積化が図れ、しかも、バックゲ
ート電極に個別に電位を与えられ、縦型ＭＯＳトランジ
スタのパンチスルー耐性を強くできるとともに安定動作
を可能にし、ソース領域とバックゲート電極と電気的に
接続しやすく、ドレイン領域の寄生容量を低減できると
いう効果を有しているものである。
【０１２８】この発明の第６の発明は、主面を有すると
ともに、この主面から垂直方向に延在し、垂直面である
表面とこの表面に対向した裏面とを有する柱状部を具備
する第１導電型の半導体領域と、この半導体領域の柱状
部の表面にゲート絶縁膜を介して対向し、下側面が半導
体領域の主面にゲート絶縁膜を介して対向して配設され
た縦型ＭＯＳトランジスタのゲート電極と、半導体領域
の柱状部の上端部に形成された縦型ＭＯＳトランジスタ
の第２導電型のソース領域と、半導体領域の主面に形成
され、一部がゲート電極の下側面と重なる低濃度不純物
領域とゲート電極と離隔し、そのゲート電極の下側面と
重ならない高濃度不純物領域とを有する縦型ＭＯＳトラ
ンジスタの第２導電型のドレイン領域と、半導体領域の
柱状部の裏面にバックゲート絶縁膜を介して対向して配
設された縦型ＭＯＳトランジスタのバックゲート電極と
を設けたので、占有面積が小さいＭＯＳトランジスタが
形成できて高集積化が図れ、しかも、バックゲート電極
に個別に電位を与えられ、縦型ＭＯＳトランジスタのパ
ンチスルー耐性を強くできるとともに安定動作を可能に
し、ソース領域とバックゲート電極と電気的に接続しや
すく、ドレイン領域端部での電界を緩和できるという効
果を有しているものである。
ともに、この主面から垂直方向に延在し、垂直面である
表面とこの表面に対向した裏面とを有する柱状部を具備
する第１導電型の半導体領域と、この半導体領域の柱状
部の表面にゲート絶縁膜を介して対向し、下側面が半導
体領域の主面にゲート絶縁膜を介して対向して配設され
た縦型ＭＯＳトランジスタのゲート電極と、半導体領域
の柱状部の上端部に形成された縦型ＭＯＳトランジスタ
の第２導電型のソース領域と、半導体領域の主面に形成
され、一部がゲート電極の下側面と重なる低濃度不純物
領域とゲート電極と離隔し、そのゲート電極の下側面と
重ならない高濃度不純物領域とを有する縦型ＭＯＳトラ
ンジスタの第２導電型のドレイン領域と、半導体領域の
柱状部の裏面にバックゲート絶縁膜を介して対向して配
設された縦型ＭＯＳトランジスタのバックゲート電極と
を設けたので、占有面積が小さいＭＯＳトランジスタが
形成できて高集積化が図れ、しかも、バックゲート電極
に個別に電位を与えられ、縦型ＭＯＳトランジスタのパ
ンチスルー耐性を強くできるとともに安定動作を可能に
し、ソース領域とバックゲート電極と電気的に接続しや
すく、ドレイン領域端部での電界を緩和できるという効
果を有しているものである。
【０１２９】この発明の第７の発明は、主面を有すると
ともに、この主面から垂直方向に延在し、垂直面である
表面とこの表面に対向した裏面とを有する柱状部を具備
する第１導電型の半導体領域を形成する工程と、この半
導体領域の柱状部の主面及び表面にゲート絶縁膜を形成
するとともに、半導体領域の柱状部の裏面にバックゲー
ト絶縁膜を形成する工程と、ゲート絶縁膜上及びバック
ゲート絶縁膜上にポリシリコン層を形成する工程と、こ
のポリシリコン層をエッチングし、半導体領域の柱状部
の表面にゲート絶縁膜を介して対向し、下側面が半導体
領域の主面にゲート絶縁膜を介して対向して配設された
縦型ＭＯＳトランジスタのゲート電極と半導体領域の柱
状部の裏面にバックゲート絶縁膜を介して対向して配設
された縦型ＭＯＳトランジスタのバックゲート電極とを
形成する工程と、半導体領域の柱状部の上端部に縦型Ｍ
ＯＳトランジスタの第２導電型のソース領域を形成する
とともに、半導体領域の主面に一部がゲート電極の下側
面と重なる縦型ＭＯＳトランジスタの第２導電型のドレ
イン領域を形成する工程とを設けたので、占有面積が小
さく、しかも、個別にバックゲート電極に電位を与えら
れる縦型ＭＯＳトランジスタを容易に形成できるという
効果を有するものである。
ともに、この主面から垂直方向に延在し、垂直面である
表面とこの表面に対向した裏面とを有する柱状部を具備
する第１導電型の半導体領域を形成する工程と、この半
導体領域の柱状部の主面及び表面にゲート絶縁膜を形成
するとともに、半導体領域の柱状部の裏面にバックゲー
ト絶縁膜を形成する工程と、ゲート絶縁膜上及びバック
ゲート絶縁膜上にポリシリコン層を形成する工程と、こ
のポリシリコン層をエッチングし、半導体領域の柱状部
の表面にゲート絶縁膜を介して対向し、下側面が半導体
領域の主面にゲート絶縁膜を介して対向して配設された
縦型ＭＯＳトランジスタのゲート電極と半導体領域の柱
状部の裏面にバックゲート絶縁膜を介して対向して配設
された縦型ＭＯＳトランジスタのバックゲート電極とを
形成する工程と、半導体領域の柱状部の上端部に縦型Ｍ
ＯＳトランジスタの第２導電型のソース領域を形成する
とともに、半導体領域の主面に一部がゲート電極の下側
面と重なる縦型ＭＯＳトランジスタの第２導電型のドレ
イン領域を形成する工程とを設けたので、占有面積が小
さく、しかも、個別にバックゲート電極に電位を与えら
れる縦型ＭＯＳトランジスタを容易に形成できるという
効果を有するものである。
【０１３０】この発明の第８の発明は、主面を有すると
ともに、この主面から垂直方向に延在し、垂直面である
表面とこの表面に対向した裏面とを有する第１の柱状部
を具備する第１の半導体領域と、主面を有するととも
に、この主面から垂直方向に延在し、垂直面である表面
とこの表面に対向した裏面とを有し、表面から裏面まで
の厚さが上記第１の柱状部の表面から裏面までの厚さよ
り厚い第２の柱状部を具備する第２の半導体領域とを形
成する工程と、この第１の半導体領域の第１の柱状部の
主面及び表面にゲート絶縁膜を形成するとともに、第１
の半導体領域の第１の柱状部の裏面にバックゲート絶縁
膜を形成し、第２の半導体領域の第２の柱状部の主面及
び表面にゲート絶縁膜を形成するとともに、第２の半導
体領域の第１の柱状部の裏面にバックゲート絶縁膜を形
成する工程と、ゲート絶縁膜上及びバックゲート絶縁膜
上にポリシリコン層を形成する工程と、このポリシリコ
ン層をエッチングし、第１の半導体領域の第１の柱状部
の表面にゲート絶縁膜を介して対向し、下側面が第１の
半導体領域の主面にゲート絶縁膜を介して対向して配設
された第１の縦型ＭＯＳトランジスタのゲート電極と第
１の半導体領域の柱状部の裏面にバックゲート絶縁膜を
介して対向して配設された第１の縦型ＭＯＳトランジス
タのバックゲート電極と第２の半導体領域の第２の柱状
部の表面にゲート絶縁膜を介して対向し、下側面が第２
の半導体領域の主面にゲート絶縁膜を介して対向して配
設された第２の縦型ＭＯＳトランジスタのゲート電極と
第２の半導体領域の柱状部の裏面にバックゲート絶縁膜
を介して対向して配設された第２の縦型ＭＯＳトランジ
スタのバックゲート電極とを形成する工程と、第１の半
導体領域の第１の柱状部の上端部に第１の縦型ＭＯＳト
ランジスタのソース領域を形成するとともに、第１の半
導体領域の主面に一部が第１の縦型ＭＯＳトランジスタ
のゲート電極の下側面と重なる第１の縦型ＭＯＳトラン
ジスタのドレイン領域を形成する工程と、第２の半導体
領域の第２の柱状部の上端部に第２の縦型ＭＯＳトラン
ジスタのソース領域を形成するとともに、第２の半導体
領域の主面に一部が第２の縦型ＭＯＳトランジスタのゲ
ート電極の下側面と重なる第２の縦型ＭＯＳトランジス
タのドレイン領域を形成する工程とを設けたので、占有
面積が小さく、しかも、個別にバックゲート電極に電位
を与えられる、しきい値電圧の異なる縦型ＭＯＳトラン
ジスタを容易に形成できるという効果を有するものであ
る。
ともに、この主面から垂直方向に延在し、垂直面である
表面とこの表面に対向した裏面とを有する第１の柱状部
を具備する第１の半導体領域と、主面を有するととも
に、この主面から垂直方向に延在し、垂直面である表面
とこの表面に対向した裏面とを有し、表面から裏面まで
の厚さが上記第１の柱状部の表面から裏面までの厚さよ
り厚い第２の柱状部を具備する第２の半導体領域とを形
成する工程と、この第１の半導体領域の第１の柱状部の
主面及び表面にゲート絶縁膜を形成するとともに、第１
の半導体領域の第１の柱状部の裏面にバックゲート絶縁
膜を形成し、第２の半導体領域の第２の柱状部の主面及
び表面にゲート絶縁膜を形成するとともに、第２の半導
体領域の第１の柱状部の裏面にバックゲート絶縁膜を形
成する工程と、ゲート絶縁膜上及びバックゲート絶縁膜
上にポリシリコン層を形成する工程と、このポリシリコ
ン層をエッチングし、第１の半導体領域の第１の柱状部
の表面にゲート絶縁膜を介して対向し、下側面が第１の
半導体領域の主面にゲート絶縁膜を介して対向して配設
された第１の縦型ＭＯＳトランジスタのゲート電極と第
１の半導体領域の柱状部の裏面にバックゲート絶縁膜を
介して対向して配設された第１の縦型ＭＯＳトランジス
タのバックゲート電極と第２の半導体領域の第２の柱状
部の表面にゲート絶縁膜を介して対向し、下側面が第２
の半導体領域の主面にゲート絶縁膜を介して対向して配
設された第２の縦型ＭＯＳトランジスタのゲート電極と
第２の半導体領域の柱状部の裏面にバックゲート絶縁膜
を介して対向して配設された第２の縦型ＭＯＳトランジ
スタのバックゲート電極とを形成する工程と、第１の半
導体領域の第１の柱状部の上端部に第１の縦型ＭＯＳト
ランジスタのソース領域を形成するとともに、第１の半
導体領域の主面に一部が第１の縦型ＭＯＳトランジスタ
のゲート電極の下側面と重なる第１の縦型ＭＯＳトラン
ジスタのドレイン領域を形成する工程と、第２の半導体
領域の第２の柱状部の上端部に第２の縦型ＭＯＳトラン
ジスタのソース領域を形成するとともに、第２の半導体
領域の主面に一部が第２の縦型ＭＯＳトランジスタのゲ
ート電極の下側面と重なる第２の縦型ＭＯＳトランジス
タのドレイン領域を形成する工程とを設けたので、占有
面積が小さく、しかも、個別にバックゲート電極に電位
を与えられる、しきい値電圧の異なる縦型ＭＯＳトラン
ジスタを容易に形成できるという効果を有するものであ
る。
【０１３１】この発明の第９の発明は、主面を有すると
ともに、この主面から垂直方向に延在し、垂直面である
表面とこの表面に対向した裏面とを有する柱状部を具備
する第１導電型の半導体領域を形成する工程と、この半
導体領域の柱状部の主面及び表面にゲート絶縁膜を形成
するとともに、半導体領域の柱状部の裏面にバックゲー
ト絶縁膜を形成する工程と、ゲート絶縁膜上及びバック
ゲート絶縁膜上にポリシリコン層を形成する工程と、こ
のポリシリコン層をエッチングし、半導体領域の柱状部
の表面にゲート絶縁膜を介して対向し、下側面が半導体
領域の主面にゲート絶縁膜を介して対向して配設された
縦型ＭＯＳトランジスタのゲート電極と半導体領域の柱
状部の裏面にバックゲート絶縁膜を介して対向して配設
された縦型ＭＯＳトランジスタのバックゲート電極とを
形成する工程と、半導体領域の柱状部の上端部に第２導
電型の高濃度不純物領域からなる縦型ＭＯＳトランジス
タのソース領域を形成するとともに、半導体領域の主面
に、一部がゲート電極の下側面と重なる第２導電型の低
濃度不純物領域とゲート電極と離隔し、そのゲート電極
の下側面と重ならない第２導電型の高濃度不純物領域と
からなる縦型ＭＯＳトランジスタのドレイン領域を形成
する工程とを設けたので、占有面積が小さく、しかも、
個別にバックゲート電極に電位を与えられるとともに、
ソース領域の寄生抵抗が低くドレイン領域端部での電界
が緩和された縦型ＭＯＳトランジスタを容易に形成でき
るという効果を有するものである。
ともに、この主面から垂直方向に延在し、垂直面である
表面とこの表面に対向した裏面とを有する柱状部を具備
する第１導電型の半導体領域を形成する工程と、この半
導体領域の柱状部の主面及び表面にゲート絶縁膜を形成
するとともに、半導体領域の柱状部の裏面にバックゲー
ト絶縁膜を形成する工程と、ゲート絶縁膜上及びバック
ゲート絶縁膜上にポリシリコン層を形成する工程と、こ
のポリシリコン層をエッチングし、半導体領域の柱状部
の表面にゲート絶縁膜を介して対向し、下側面が半導体
領域の主面にゲート絶縁膜を介して対向して配設された
縦型ＭＯＳトランジスタのゲート電極と半導体領域の柱
状部の裏面にバックゲート絶縁膜を介して対向して配設
された縦型ＭＯＳトランジスタのバックゲート電極とを
形成する工程と、半導体領域の柱状部の上端部に第２導
電型の高濃度不純物領域からなる縦型ＭＯＳトランジス
タのソース領域を形成するとともに、半導体領域の主面
に、一部がゲート電極の下側面と重なる第２導電型の低
濃度不純物領域とゲート電極と離隔し、そのゲート電極
の下側面と重ならない第２導電型の高濃度不純物領域と
からなる縦型ＭＯＳトランジスタのドレイン領域を形成
する工程とを設けたので、占有面積が小さく、しかも、
個別にバックゲート電極に電位を与えられるとともに、
ソース領域の寄生抵抗が低くドレイン領域端部での電界
が緩和された縦型ＭＯＳトランジスタを容易に形成でき
るという効果を有するものである。
【図１】 この発明の実施例１を示す図２のＩ−Ｉ断
面図である。
面図である。
【図２】 この発明の実施例１を示す平面図である。
【図３】 この発明の実施例１を示す図２のII−II断
面図である。
面図である。
【図４】 この発明が適用されたインバータ回路を示
す回路図である。
す回路図である。
【図５】 この発明の実施例１における製造方法を工
程順に示す図６のＶ−Ｖ断面図である。
程順に示す図６のＶ−Ｖ断面図である。
【図６】 この発明の実施例１における製造方法を工
程順に示す平面図である。
程順に示す平面図である。
【図７】 この発明の実施例１における製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図８】 この発明の実施例１における製造方法を工
程順に示す図９のVIII−VIII断面図である。
程順に示す図９のVIII−VIII断面図である。
【図９】 この発明の実施例１における製造方法を工
程順に示す平面図である。
程順に示す平面図である。
【図１０】 この発明の実施例１における製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図１１】 この発明の実施例１における製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図１２】 この発明の実施例１における製造方法を工
程順に示す図１１のXII −XII 断面図である。
程順に示す図１１のXII −XII 断面図である。
【図１３】 この発明の実施例１における製造方法を工
程順に示す平面図である。
程順に示す平面図である。
【図１４】 この発明の実施例２を示す図１５のIV−IV
断面図である。
断面図である。
【図１５】 この発明の実施例２を示す平面図である。
【図１６】 この発明の実施例３を示す断面図である。
【図１７】 この発明の実施例３における製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図１８】 この発明の実施例３における製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図１９】 この発明の実施例３における製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図２０】 この発明の実施例３における製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図２１】 この発明の実施例４を示す断面図である。
【図２２】 この発明の実施例４における製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図２３】 この発明の実施例４における製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図２４】 この発明の実施例４における製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図２５】 この発明の実施例４における製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図２６】 この発明の実施例４における製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図２７】 この発明の実施例４における製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図２８】 この発明の実施例５を示す断面図である。
【図２９】 この発明の実施例６を示す断面図である。
【図３０】 従来の半導体装置を示す断面図である。
１ 半導体基板、２ Ｐウェル領域、３ 柱状部、４
ゲート電極、５ ゲート絶縁膜、６ ソース領域、７
ドレイン領域、８ バックゲート電極、９ バックゲー
ト絶縁膜、１２ Ｎウェル領域、１３ 柱状部、１４
ゲート電極、１５ ゲート絶縁膜、１６ ソース領域、
１７ ドレイン領域、１８ バックゲート電極、１９
バックゲート絶縁膜、２１ 分離絶縁膜、２２ 層間絶
縁膜、２３ 第１のソース電極、２４ 第２のソース電
極、２５ 共通ドレイン電極、２７ 埋め込み絶縁層、
３０ 柱状部、７ａ、１７ａ 低濃度不純物領域、７
ｂ、１７ｂ 高濃度不純物領域。
ゲート電極、５ ゲート絶縁膜、６ ソース領域、７
ドレイン領域、８ バックゲート電極、９ バックゲー
ト絶縁膜、１２ Ｎウェル領域、１３ 柱状部、１４
ゲート電極、１５ ゲート絶縁膜、１６ ソース領域、
１７ ドレイン領域、１８ バックゲート電極、１９
バックゲート絶縁膜、２１ 分離絶縁膜、２２ 層間絶
縁膜、２３ 第１のソース電極、２４ 第２のソース電
極、２５ 共通ドレイン電極、２７ 埋め込み絶縁層、
３０ 柱状部、７ａ、１７ａ 低濃度不純物領域、７
ｂ、１７ｂ 高濃度不純物領域。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１月２９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】２２は上記ＮＭＯＳ及び上記ＰＭＯＳ上を
含めた上記半導体基板１の表面上に形成された層間絶縁
膜、２３はこの層間絶縁膜における上記バックゲート電
極８の上端面及びこの上端面側に位置する上記柱状部３
の上端面の一部上に形成されたコンタクトホール２２ａ
を介して上記ＮＭＯＳのソース領域６とバックゲート電
極８とに物理的かつ電気的に接続される第１のソース電
極である。２４は上記層間絶縁膜２２における上記バッ
クゲート電極１８の上端面及びこの上端面側に位置する
上記柱状部１３の上端面の一部上に形成されたコンタク
トホール２２ｂを介して上記ＰＭＯＳのソース領域１６
とバックゲート電極１８とに物理的かつ電気的に接続さ
れる第２のソース電極である。
含めた上記半導体基板１の表面上に形成された層間絶縁
膜、２３はこの層間絶縁膜における上記バックゲート電
極８の上端面及びこの上端面側に位置する上記柱状部３
の上端面の一部上に形成されたコンタクトホール２２ａ
を介して上記ＮＭＯＳのソース領域６とバックゲート電
極８とに物理的かつ電気的に接続される第１のソース電
極である。２４は上記層間絶縁膜２２における上記バッ
クゲート電極１８の上端面及びこの上端面側に位置する
上記柱状部１３の上端面の一部上に形成されたコンタク
トホール２２ｂを介して上記ＰＭＯＳのソース領域１６
とバックゲート電極１８とに物理的かつ電気的に接続さ
れる第２のソース電極である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】第２のソース電極２４は上記層間絶縁膜２
２上に延在される配線層によって第１の電位Ｖ DD、この
実施例１においては例えば３Ｖの電源電位、が与えられ
る第１の電源電位ノードに接続されるものである。第１
のソース電極２３は上記層間絶縁膜２２上に延在される
配線層によって上記第１の電位より低い第２の電位、こ
の実施例１においては例えば接地電位、が与えられる第
２の電源電位ノードに接続されるものである。第１のソ
ース電極２３及び第２のソース電極２４は例えばアルミ
ニウムまたはアルミニウムを主成分とするアルミニウム
合金等からなる金属層によって形成されている。
２上に延在される配線層によって第１の電位Ｖ DD、この
実施例１においては例えば３Ｖの電源電位、が与えられ
る第１の電源電位ノードに接続されるものである。第１
のソース電極２３は上記層間絶縁膜２２上に延在される
配線層によって上記第１の電位より低い第２の電位、こ
の実施例１においては例えば接地電位、が与えられる第
２の電源電位ノードに接続されるものである。第１のソ
ース電極２３及び第２のソース電極２４は例えばアルミ
ニウムまたはアルミニウムを主成分とするアルミニウム
合金等からなる金属層によって形成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】２５は上記ＮＭＯＳのドレイン領域７と上
記ＰＭＯＳのドレイン領域１７とを電気的に接続するた
めの共通ドレイン電極で、上記層間絶縁膜２２における
上記ドレイン領域７上に形成されたコンタクトホール２
２ｃを介して上記ドレイン領域７に物理的かつ電気的に
接続される第１のドレイン電極２５ａと、上記層間絶縁
膜２２における上記ドレイン領域１７上に形成されたコ
ンタクトホール２２ｄを介して上記ドレイン領域１７に
物理的かつ電気的に接続される第２のドレイン電極２５
ｂと、上記層間絶縁膜２２における上記ドレイン領域７
及びドレイン領域１７上に形成されたコンタクトホール
２２ｅを介して上記ドレイン領域７及びドレイン領域１
７に物理的かつ電気的に接続される第３のドレイン電極
２５ｃと、これらドレイン電極２５ａ〜２５ｃと一体形
成され、上記層間絶縁膜２２上に延在され、上記ＮＭＯ
Ｓのドレイン領域７と上記ＰＭＯＳのドレイン領域１７
とによって構成されるインバータ回路の出力ノードとな
る接続部２５ｃとを有し、例えばアルミニウムまたはア
ルミニウムを主成分とするアルミニウム合金等からなる
金属層によって形成されている。第１のソース電極２
３、第２のソース電極２４及び共通ドレイン電極は一体
形成される。
記ＰＭＯＳのドレイン領域１７とを電気的に接続するた
めの共通ドレイン電極で、上記層間絶縁膜２２における
上記ドレイン領域７上に形成されたコンタクトホール２
２ｃを介して上記ドレイン領域７に物理的かつ電気的に
接続される第１のドレイン電極２５ａと、上記層間絶縁
膜２２における上記ドレイン領域１７上に形成されたコ
ンタクトホール２２ｄを介して上記ドレイン領域１７に
物理的かつ電気的に接続される第２のドレイン電極２５
ｂと、上記層間絶縁膜２２における上記ドレイン領域７
及びドレイン領域１７上に形成されたコンタクトホール
２２ｅを介して上記ドレイン領域７及びドレイン領域１
７に物理的かつ電気的に接続される第３のドレイン電極
２５ｃと、これらドレイン電極２５ａ〜２５ｃと一体形
成され、上記層間絶縁膜２２上に延在され、上記ＮＭＯ
Ｓのドレイン領域７と上記ＰＭＯＳのドレイン領域１７
とによって構成されるインバータ回路の出力ノードとな
る接続部２５ｃとを有し、例えばアルミニウムまたはア
ルミニウムを主成分とするアルミニウム合金等からなる
金属層によって形成されている。第１のソース電極２
３、第２のソース電極２４及び共通ドレイン電極は一体
形成される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正内容】
【００７２】次に、図１８に示すように、ゲート電極４
の外周面にサイドウォール１１を形成する。このサイド
ウォール１１は、図１７に示した状態で半導体基板１の
表面上の全面に例えば厚さが５００Å〜１５００Åのシ
リコン酸化膜をＣＶＤ法によって形成した後、このシリ
コン酸化膜を異方性の強いエッチングガス雰囲気中で例
えば反応性イオンエッチングを行う。すると、自己整合
的にゲート電極４の外周面にサイドウォール１１が形成
されることになる。
の外周面にサイドウォール１１を形成する。このサイド
ウォール１１は、図１７に示した状態で半導体基板１の
表面上の全面に例えば厚さが５００Å〜１５００Åのシ
リコン酸化膜をＣＶＤ法によって形成した後、このシリ
コン酸化膜を異方性の強いエッチングガス雰囲気中で例
えば反応性イオンエッチングを行う。すると、自己整合
的にゲート電極４の外周面にサイドウォール１１が形成
されることになる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正内容】
【００７４】また、サイドウォール１１と分離絶縁膜２
１との間に位置するＰウェル領域２の主面に、ゲート電
極４及びサイドウォール１１と分離絶縁膜２１がマスク
として機能して、自己整合的に濃度が２×１０20／ｃｍ
3 〜６×１０20／ｃｍ3 になったＮＭＯＳのＮ型のドレ
イン領域７の高濃度不純物領域７ｂが形成される。した
がって、ドレイン領域７は、ゲート電極４の下側面と重
なる低濃度不純物領域７ａと、ゲート電極４と離隔し、
そのゲート電極４の下側面と重ならない高濃度不純物領
域７ｂとを有したＬＤＤ構造になっているものである。
このようにして、ドレイン領域７がＬＤＤ構造とされた
縦型Ｎ−ＭＯＳトランジスタが形成されるものである。
１との間に位置するＰウェル領域２の主面に、ゲート電
極４及びサイドウォール１１と分離絶縁膜２１がマスク
として機能して、自己整合的に濃度が２×１０20／ｃｍ
3 〜６×１０20／ｃｍ3 になったＮＭＯＳのＮ型のドレ
イン領域７の高濃度不純物領域７ｂが形成される。した
がって、ドレイン領域７は、ゲート電極４の下側面と重
なる低濃度不純物領域７ａと、ゲート電極４と離隔し、
そのゲート電極４の下側面と重ならない高濃度不純物領
域７ｂとを有したＬＤＤ構造になっているものである。
このようにして、ドレイン領域７がＬＤＤ構造とされた
縦型Ｎ−ＭＯＳトランジスタが形成されるものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１０７
【補正方法】変更
【補正内容】
【０１０７】次に、コンタクトホール２２ａ〜２２ｇが
形成された層間絶縁膜２２の表面全面上に例えばアルミ
ニウムまたはアルミニウムを主成分とするアルミニウム
合金等からなる金属層を蒸着する。この金属層を通常知
られている写真製版技術を用いてパターニングし、コン
タクトホール２２ａを介してソース領域６とバックゲー
ト電極８とに物理的かつ電気的に接続されるとともに一
体形成された層間絶縁膜２２上に延在される配線層によ
って第１の電源電位ノードに接続される第１のソース電
極２３と、コンタクトホール２２ｂを介してソース領域
１６とバックゲート電極１８とに物理的かつ電気的に接
続されるとともに一体形成された層間絶縁膜２２上に延
在される配線層によって第２の電源電位ノードに接続さ
れる第２のソース電極と、コンタクトホール２２ｃを介
してドレイン領域７に物理的かつ電気的に接続される第
１のドレイン電極２５ａと、コンタクトホール２２ｄを
介してドレイン領域１７に物理的かつ電気的に接続され
る第２のドレイン電極２５ｂと、コンタクトホール２２
ｅを介してドレイン領域７及びドレイン領域１７に物理
的かつ電気的に接続される第３のドレイン電極２５ｃ
と、これらドレイン電極２５ａ〜２５ｃと一体形成され
た層間絶縁膜２２上の接続部２５ｄと、コンタクトホー
ル２２ｆを介してゲート電極４の配線部４ｂに物理的か
つ電気的に接続されるとともにコンタクトホール２２ｇ
を介してゲート電極１４の配線部１４ｂに物理的かつ電
気的に接続される共通ゲート電極２６とを形成し、図２
１に示された半導体装置を得る。
形成された層間絶縁膜２２の表面全面上に例えばアルミ
ニウムまたはアルミニウムを主成分とするアルミニウム
合金等からなる金属層を蒸着する。この金属層を通常知
られている写真製版技術を用いてパターニングし、コン
タクトホール２２ａを介してソース領域６とバックゲー
ト電極８とに物理的かつ電気的に接続されるとともに一
体形成された層間絶縁膜２２上に延在される配線層によ
って第１の電源電位ノードに接続される第１のソース電
極２３と、コンタクトホール２２ｂを介してソース領域
１６とバックゲート電極１８とに物理的かつ電気的に接
続されるとともに一体形成された層間絶縁膜２２上に延
在される配線層によって第２の電源電位ノードに接続さ
れる第２のソース電極と、コンタクトホール２２ｃを介
してドレイン領域７に物理的かつ電気的に接続される第
１のドレイン電極２５ａと、コンタクトホール２２ｄを
介してドレイン領域１７に物理的かつ電気的に接続され
る第２のドレイン電極２５ｂと、コンタクトホール２２
ｅを介してドレイン領域７及びドレイン領域１７に物理
的かつ電気的に接続される第３のドレイン電極２５ｃ
と、これらドレイン電極２５ａ〜２５ｃと一体形成され
た層間絶縁膜２２上の接続部２５ｄと、コンタクトホー
ル２２ｆを介してゲート電極４の配線部４ｂに物理的か
つ電気的に接続されるとともにコンタクトホール２２ｇ
を介してゲート電極１４の配線部１４ｂに物理的かつ電
気的に接続される共通ゲート電極２６とを形成し、図２
１に示された半導体装置を得る。
Claims (11)
- 【請求項１】 主面を有するとともに、この主面から垂
直方向に延在し、垂直面である表面とこの表面に対向し
た裏面とを有する柱状部を具備する第１導電型の半導体
領域、 この半導体領域の柱状部の表面にゲート絶縁膜を介して
対向し、下側面が上記半導体領域の主面にゲート絶縁膜
を介して対向して配設された縦型ＭＯＳトランジスタの
ゲート電極、 上記半導体領域の柱状部の上端部に形成された上記縦型
ＭＯＳトランジスタの第２導電型のソース領域、 上記半導体領域の主面に一部が上記ゲート電極の下側面
と重なって形成される上記縦型ＭＯＳトランジスタの第
２導電型のドレイン領域、 上記半導体領域の柱状部の裏面にバックゲート絶縁膜を
介して対向して配設された上記縦型ＭＯＳトランジスタ
のバックゲート電極を備えた半導体装置。 - 【請求項２】 半導体基板の表面に形成され、主面を有
するとともに、この主面から垂直方向に延在し、垂直面
である表面とこの表面に対向した裏面とを有する柱状部
を具備する第１導電型の半導体領域からなるウェル領
域、 このウェル領域の柱状部の表面にゲート絶縁膜を介して
対向し、下側面が上記ウェル領域の主面にゲート絶縁膜
を介して対向して配設された縦型ＭＯＳトランジスタの
ゲート電極、 上記ウェル領域の柱状部の上端部に形成された上記縦型
ＭＯＳトランジスタの第２導電型のソース領域、 上記ウェル領域の主面に一部が上記ゲート電極の下側面
と重なって形成される上記縦型ＭＯＳトランジスタの第
２導電型のドレイン領域、 上記ウェル領域の柱状部の裏面にバックゲート絶縁膜を
介して対向して配設された上記縦型ＭＯＳトランジスタ
のバックゲート電極を備えた半導体装置。 - 【請求項３】 主面を有するとともに、この主面から垂
直方向に延在し、垂直面である表面とこの表面に対向し
た裏面とを有する柱状部を具備するＰ型の第１半導体領
域、 この第１半導体領域の柱状部の表面にゲート絶縁膜を介
して対向し、下側面が上記半導体領域の主面にゲート絶
縁膜を介して対向して配設された縦型Ｎ−ＭＯＳトラン
ジスタのゲート電極、 上記第１半導体領域の柱状部の上端部に形成された上記
縦型Ｎ−ＭＯＳトランジスタのＮ型のソース領域、 上記第１半導体領域の主面に一部が上記ゲート電極の下
側面と重なって形成される上記縦型Ｎ−ＭＯＳトランジ
スタのＮ型のドレイン領域、 上記半導体領域の柱状部の裏面にバックゲート絶縁膜を
介して対向して配設された上記縦型Ｎ−ＭＯＳトランジ
スタのバックゲート電極、 主面を有するとともに、この主面から垂直方向に延在
し、垂直面である表面とこの表面に対向した裏面とを有
する柱状部を具備するＮ型の第２半導体領域、 この第２半導体領域の柱状部の表面にゲート絶縁膜を介
して対向し、下側面が上記半導体領域の主面にゲート絶
縁膜を介して対向して配設された、上記縦型Ｎ−ＭＯＳ
トランジスタとでインバータ回路を構成する縦型Ｐ−Ｍ
ＯＳトランジスタのゲート電極、 上記第２半導体領域の柱状部の上端部に形成された上記
縦型Ｐ−ＭＯＳトランジスタのＰ型のソース領域、 上記第１半導体領域の主面に一部が上記ゲート電極の下
側面と重なって形成される上記縦型Ｐ−ＭＯＳトランジ
スタのＰ型のドレイン領域、 上記半導体領域の柱状部の裏面にバックゲート絶縁膜を
介して対向して配設された上記縦型Ｐ−ＭＯＳトランジ
スタのバックゲート電極、 上記縦型Ｎ−ＭＯＳトランジスタのソース領域とバック
ゲート電極とを電気的に接続し、第１の電位が与えられ
る第１の電源電位ノードに接続される第１のソース電
極、 上記縦型Ｐ−ＭＯＳトランジスタのソース領域とバック
ゲート電極とを電気的に接続し、上記第１の電位より低
い第２の電位が与えられる第２の電源電位ノードに接続
される第２のソース電極、 上記縦型Ｎ−ＭＯＳトランジスタのドレイン領域と上記
縦型Ｐ−ＭＯＳトランジスタのドレイン領域とを電気的
に接続し、上記インバータ回路の出力ノードとなるドレ
イン電極を備えた半導体装置。 - 【請求項４】 主面を有するとともに、この主面から垂
直方向に延在し、垂直面である表面とこの表面に対向し
た裏面とを有する第１の柱状部を具備する第１の半導体
領域、 この第１の半導体領域の第１の柱状部の表面にゲート絶
縁膜を介して対向し、下側面が上記第１の半導体領域の
主面にゲート絶縁膜を介して対向して配設された第１の
縦型ＭＯＳトランジスタのゲート電極、 上記第１の半導体領域の第１の柱状部の上端部に形成さ
れた上記第１の縦型ＭＯＳトランジスタのソース領域、 上記第１の半導体領域の主面に一部が上記第１の縦型Ｍ
ＯＳトランジスタのゲート電極の下側面と重なって形成
される上記第１の縦型ＭＯＳトランジスタのドレイン領
域、 上記第１の半導体領域の柱状部の裏面にバックゲート絶
縁膜を介して対向して配設された上記第１の縦型ＭＯＳ
トランジスタのバックゲート電極、 主面を有するとともに、この主面から垂直方向に延在
し、垂直面である表面とこの表面に対向した裏面とを有
し、表面から裏面までの厚さが上記第１の柱状部の表面
から裏面までの厚さより厚い第２の柱状部を具備する第
２の半導体領域、 この第２の半導体領域の第２の柱状部の表面にゲート絶
縁膜を介して対向し、下側面が上記第２の半導体領域の
主面にゲート絶縁膜を介して対向して配設された第２の
縦型ＭＯＳトランジスタのゲート電極、 上記第２の半導体領域の第２の柱状部の上端部に形成さ
れた上記第２の縦型ＭＯＳトランジスタのソース領域、 上記第２の半導体領域の主面に一部が上記第２の縦型Ｍ
ＯＳトランジスタのゲート電極の下側面と重なって形成
される上記第２の縦型ＭＯＳトランジスタのドレイン領
域、 上記第２の半導体領域の柱状部の裏面にバックゲート絶
縁膜を介して対向して配設された上記第２の縦型ＭＯＳ
トランジスタのバックゲート電極を備えた半導体装置。 - 【請求項５】 第１の半導体領域と第２の半導体領域と
は同じ導電型であることを特徴とする請求項４記載の半
導体装置。 - 【請求項６】 表面から所定深さに埋め込み絶縁層を有
する半導体基板の表面に上記埋め込み絶縁層の上面と接
して形成され、主面を有するとともに、この主面から垂
直方向に延在し、垂直面である表面とこの表面に対向し
た裏面とを有する柱状部を具備する第１導電型の半導体
領域からなるウェル領域、 このウェル領域の柱状部の表面にゲート絶縁膜を介して
対向し、下側面が上記ウェル領域の主面にゲート絶縁膜
を介して対向して配設された縦型ＭＯＳトランジスタの
ゲート電極、 上記ウェル領域の柱状部の上端部に形成された上記縦型
ＭＯＳトランジスタの第２導電型のソース領域、 上記ウェル領域の主面に一部が上記ゲート電極の下側面
と重なり、下面が上記埋め込み絶縁層の上面に接して形
成される上記縦型ＭＯＳトランジスタの第２導電型のド
レイン領域、 上記ウェル領域の柱状部の裏面にバックゲート絶縁膜を
介して対向して配設された上記縦型ＭＯＳトランジスタ
のバックゲート電極を備えた半導体装置。 - 【請求項７】 柱状部は筒状をなし、外周面がゲート電
極が対向配置される表面であるとともに、内周面がバッ
クゲートが対向配置される裏面であることを特徴とする
請求項１ないし請求項６のいずれかに記載の半導体装
置。 - 【請求項８】 縦型ＭＯＳトランジスタのドレイン領域
は、その縦型ＭＯＳトランジスタのゲート電極の下側面
と重なる低濃度不純物領域と、上記縦型ＭＯＳトランジ
スタのゲート電極と離隔し、そのゲート電極の下側面と
重ならない高濃度不純物領域とを有していることを特徴
とする請求項１ないし請求項７のいずれかに記載の半導
体装置。 - 【請求項９】 主面を有するとともに、この主面から垂
直方向に延在し、垂直面である表面とこの表面に対向し
た裏面とを有する柱状部を具備する第１導電型の半導体
領域を形成する工程、 この半導体領域の柱状部の主面及び表面にゲート絶縁膜
を形成するとともに、半導体領域の柱状部の裏面にバッ
クゲート絶縁膜を形成する工程、 上記ゲート絶縁膜上及びバックゲート絶縁膜上にポリシ
リコン層を形成する工程、 このポリシリコン層をエッチングし、上記半導体領域の
柱状部の表面にゲート絶縁膜を介して対向し、下側面が
上記半導体領域の主面にゲート絶縁膜を介して対向して
配設された縦型ＭＯＳトランジスタのゲート電極と、上
記半導体領域の柱状部の裏面にバックゲート絶縁膜を介
して対向して配設された上記縦型ＭＯＳトランジスタの
バックゲート電極とを形成する工程、 上記半導体領域の柱状部の上端部に上記縦型ＭＯＳトラ
ンジスタの第２導電型のソース領域を形成するととも
に、上記半導体領域の主面に一部が上記ゲート電極の下
側面と重なる上記縦型ＭＯＳトランジスタの第２導電型
のドレイン領域を形成する工程を備えた半導体装置の製
造方法。 - 【請求項１０】 主面を有するとともに、この主面から
垂直方向に延在し、垂直面である表面とこの表面に対向
した裏面とを有する第１の柱状部を具備する第１の半導
体領域と、主面を有するとともに、この主面から垂直方
向に延在し、垂直面である表面とこの表面に対向した裏
面とを有し、表面から裏面までの厚さが上記第１の柱状
部の表面から裏面までの厚さより厚い第２の柱状部を具
備する第２の半導体領域とを形成する工程、 この第１の半導体領域の第１の柱状部の主面及び表面に
ゲート絶縁膜を形成するとともに、上記第１の半導体領
域の第１の柱状部の裏面にバックゲート絶縁膜を形成
し、上記第２の半導体領域の第２の柱状部の主面及び表
面にゲート絶縁膜を形成するとともに、上記第２の半導
体領域の第１の柱状部の裏面にバックゲート絶縁膜を形
成する工程、 上記ゲート絶縁膜上及びバックゲート絶縁膜上にポリシ
リコン層を形成する工程、 このポリシリコン層をエッチングし、上記第１の半導体
領域の第１の柱状部の表面にゲート絶縁膜を介して対向
し、下側面が上記第１の半導体領域の主面にゲート絶縁
膜を介して対向して配設された第１の縦型ＭＯＳトラン
ジスタのゲート電極と、上記第１の半導体領域の柱状部
の裏面にバックゲート絶縁膜を介して対向して配設され
た上記第１の縦型ＭＯＳトランジスタのバックゲート電
極と、第２の半導体領域の第２の柱状部の表面にゲート
絶縁膜を介して対向し、下側面が上記第２の半導体領域
の主面にゲート絶縁膜を介して対向して配設された第２
の縦型ＭＯＳトランジスタのゲート電極と、上記第２の
半導体領域の柱状部の裏面にバックゲート絶縁膜を介し
て対向して配設された上記第２の縦型ＭＯＳトランジス
タのバックゲート電極とを形成する工程、 上記第１の半導体領域の第１の柱状部の上端部に上記第
１の縦型ＭＯＳトランジスタのソース領域を形成すると
ともに、上記第１の半導体領域の主面に一部が上記第１
の縦型ＭＯＳトランジスタのゲート電極の下側面と重な
る上記第１の縦型ＭＯＳトランジスタのドレイン領域を
形成する工程、 上記第２の半導体領域の第２の柱状部の上端部に上記第
２の縦型ＭＯＳトランジスタのソース領域を形成すると
ともに、上記第２の半導体領域の主面に一部が上記第２
の縦型ＭＯＳトランジスタのゲート電極の下側面と重な
る上記第２の縦型ＭＯＳトランジスタのドレイン領域を
形成する工程を備えた半導体装置の製造方法。 - 【請求項１１】 主面を有するとともに、この主面から
垂直方向に延在し、垂直面である表面とこの表面に対向
した裏面とを有する柱状部を具備する第１導電型の半導
体領域を形成する工程、 この半導体領域の柱状部の主面及び表面にゲート絶縁膜
を形成するとともに、半導体領域の柱状部の裏面にバッ
クゲート絶縁膜を形成する工程、 上記ゲート絶縁膜上及びバックゲート絶縁膜上にポリシ
リコン層を形成する工程、 このポリシリコン層をエッチングし、上記半導体領域の
柱状部の表面にゲート絶縁膜を介して対向し、下側面が
上記半導体領域の主面にゲート絶縁膜を介して対向して
配設された縦型ＭＯＳトランジスタのゲート電極と、上
記半導体領域の柱状部の裏面にバックゲート絶縁膜を介
して対向して配設された上記縦型ＭＯＳトランジスタの
バックゲート電極とを形成する工程、 上記半導体領域の柱状部の上端部に第２導電型の高濃度
不純物領域からなる上記縦型ＭＯＳトランジスタのソー
ス領域を形成するとともに、上記半導体領域の主面に、
一部が上記ゲート電極の下側面と重なる第２導電型の低
濃度不純物領域と、上記ゲート電極と離隔し、そのゲー
ト電極の下側面と重ならない第２導電型の高濃度不純物
領域とからなる上記縦型ＭＯＳトランジスタのドレイン
領域を形成する工程を備えた半導体装置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP7153483A JPH098290A (ja) | 1995-06-20 | 1995-06-20 | 半導体装置及びその製造方法 |
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| JP7153483A JPH098290A (ja) | 1995-06-20 | 1995-06-20 | 半導体装置及びその製造方法 |
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| JPH098290A true JPH098290A (ja) | 1997-01-10 |
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ID=15563567
Family Applications (1)
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|---|---|---|---|
| JP7153483A Pending JPH098290A (ja) | 1995-06-20 | 1995-06-20 | 半導体装置及びその製造方法 |
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