JPH0738545A - 平滑出力クロック信号抽出方法 - Google Patents

平滑出力クロック信号抽出方法

Info

Publication number
JPH0738545A
JPH0738545A JP3074684A JP7468491A JPH0738545A JP H0738545 A JPH0738545 A JP H0738545A JP 3074684 A JP3074684 A JP 3074684A JP 7468491 A JP7468491 A JP 7468491A JP H0738545 A JPH0738545 A JP H0738545A
Authority
JP
Japan
Prior art keywords
clock signal
byte
data
output
adjustment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3074684A
Other languages
English (en)
Inventor
David L Archer
デイビッド・ローレンス・アーチャー
Timothy C Rayner
ティモスィー・チャールス・レイナー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alcatel Lucent NV
Original Assignee
Alcatel NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alcatel NV filed Critical Alcatel NV
Publication of JPH0738545A publication Critical patent/JPH0738545A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Control Of Motors That Do Not Use Commutators (AREA)
  • Materials For Medical Uses (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
  • Dc Digital Transmission (AREA)

Abstract

(57)【要約】 （修正有） 【目的】ＳＤＨ（同期式デジタル順位）伝送装置におけ
る情報を抽出に使用可能とする。 【構成】フレームギャップと他の歪みを有する未処理の
ＳＤＨクロック信号に加算装置１におけるバイト調整情
報が加えられる。修正されたクロック信号は、帯域フィ
ルタ装置３に印加されると同様に、データをバイト弾性
記憶部２にロードするのに使用される。帯域フィルタ装
置３の出力におけるクロック信号は、完全な状態にな
り、弾性記憶部２からデータを読み出す読み出しクロッ
ク信号として使用され、データのバイトから一組のビッ
トのデータストリームに変換する為の並列／直列変換器
４に転送される。加算装置５からのクロック信号は、変
換器４から第２の弾性記憶部６にデータをロードする為
に使用される。クロック信号は第２弾性記憶部６からの
出力データとして使用され、このクロック信号は、デー
タ出力９で与えられる。

Description

【発明の詳細な説明】
【０００１】
【従来の技術】本発明は、ＰＣＭデータストリームから
の情報の抽出に関するものである。特定の応用例におい
て、本発明は、同期式デジタル階層（ＳＤＨ）伝送シス
テムにおいて情報を抽出するのに使用することができ
る。そのようなシステムから情報を抽出することが、複
数のクロック信号源からの信号から成るデータストリー
ムからのクロック信号の回復につながる。
【０００２】ＳＤＨシステムにおいて、例えば、異なる
情報の表示をそれぞれ伝達するデータストリームは、フ
レームクロック信号、バイトクロック信号、ビットクロ
ック信号を含むことができるので、異なる単位で情報を
で伝送する。
【０００３】ＣＣＩＴＴの規格Ｇ７０７，７０８と７０
９において記述される周知の装置のＳＤＨレンジにおい
ては、デジタル電話ネットワークのプレシコロナス（ｐ
ｌｅｓｉｏｃｈｒｏｎｏｕｓ）特性によるクロック周波
数の変動を生じる虞がある。
【０００４】この周波数変動は、前記ＣＣＩＴＴの規格
Ｇ７０９に記述されるように、階層内におけるいわゆる
浮動動作モードを使用して処理される。前記浮動動作モ
ードに関しては、２つのデータ転送レート調整の方法が
ある。即ち、ＳＤＨ装置のネットワーク内で検出される
クロック周波数変動に対するバイトモード調整と、外部
のネットワークがＳＤＨ装置ネットワークに接続される
端局インターフェース点で検出される周波数変動に対す
るビットモード調整がある。これらの調整処理の結果と
して得られる和は、端局の出力ポートに現れ、ジッタ調
整を減少させながら、この処理で１つ以上の弾性記憶部
（ＦＩＦＯ）は、位相がロックされたリードクロックを
使用することにより実行され、データ損失を防止してい
る。加算の結果は、支流の出力ポートで処理される必要
があり、端局の出力ポートでフレームと調整のジッタの
減少すると同時に、通常、これはリードクロックによっ
て固定された位相と共に、１つ以上の弾性記憶部（ＦＩ
ＦＯ）使用することにより実行され、データ損失を回避
する。前記メモリは、他の適切な周知のメモリ、例えば
ＲＡＭによって実現可能である。一実施例において、本
発明は異なるパケットが異なる伝送路の順序によって伝
送されるパケットデータを処理する為に使用しても良
い。このような場合には、正しい順序において読み出さ
れるパケットデータのメモリとしてＲＡＭを使用する。
【０００５】ＳＤＨ装置（ソネットディシンクロナイザ
“ＳＯＮＥＴ Ｄｅｓｙｎｃｈｒｏｎｉｓｅｒｓ”と標
題される、英国テレコム社の提案Ｔ１Ｘ１６／８９）に
要求される同様なフィルタ手段を供給する位相ロックル
ープで、種々設計されているのが、前記参照の２つの調
整処理において適応性が無いか、複雑すぎるかのいずれ
かである。
【０００６】２つの上記調整方法の各々は、必須要件が
異なる。；第１の調整方法は、現にすなわちバイトモー
ド調整方法では、クロック周波数の差が小さいＳＤＨネ
ットワーク内は制限され、低周波数大振幅の位相ビット
（８ビット）の特性を有する。従って、ＣＣＩＴＴのＧ
７０３規格に従って設計されたインターフェースと、Ｃ
ＣＩＴＴのＧ８２３規格でっ設計されている限度値に基
づいたジッタ許容仕様を有する装置に必要とされる機能
を維持する為には、かなり平滑処理を必要とする。第２
調整方法は、即ち、ビットモード調整方法では、ＳＤＨ
ネットワーク外部のネットワーク特性を有し、ＳＤＨ外
部に生じる状態に関する変化と過渡エラーからの速いセ
トリングタイムを可能にする速い応答時間を必要とす
る。
【０００７】前記英国テレコムの提案は、２重の弾性メ
モリと位相ロック発振器は、上記２つの調整処理方法を
提供するが、しかし、英国テレコムの提案において提案
される装置を実現においては回路が明らかに複雑にな
る。
【０００８】これは、回路が簡単であり機能が犠牲にな
る中間的な装置である。例えば、単一の位相ロックルー
プを使用することも可能だが、これは前記バイトモード
調整に相当する最悪のジッタ源を満足させるフィルタ特
性を必要とする。ビットモード調整の平滑化を行う応答
時間と処理時間は、犠牲になる。相対的に簡単な方法
で、２つのデータレート調整をシステムの２つのフィル
タを通す方法を提供するのが望しい。
【０００９】
【実施例】概して、本発明の方法は、バッファメモリ手
段に受信された入力データの２以上のバイトを記憶する
ステップと、受信される入力データの第１期間の平均時
間を計算するステップ及び、出力クロックを発生し、第
２期間が入力データビットレートと同様の平均時間を有
する出力パルスレートで記憶部からデータを供給するス
テップを具備し、前記入力データレートは、２つ以上の
変動源に影響され、前記出力パルスレートは、変動源に
応答して選択的に調整可能である。
【００１０】特に、前記方法は、入力データが他のデー
タで多重化され、より高いデータレートで伝送された後
の入力レートに近似するレートで、データを抽出するの
に使用することができる。
【００１１】この仕様は、複数のクロック信号源の各々
から、１つの被制御発振手段へ制御された応答信号を制
御する方法を提供する。各クロック信号源は、データス
トリームを形成する全データ処理に寄与し、そのデータ
ストリームレートは、被制御発振手段によりフィルタを
通すことを必要とする。
【００１２】前記方法は、１．前記クロック信号源の過
渡的な状態のそれぞれを監視するステップと、２．各監
視クロック信号源の応答特性を生成するステップと、
３．発生特性の結果を加算し、全修正関数を得るステッ
プと、４．フィルタを通されたデータストリームと制御
発振手段の出力間の全位相差信号を得るステップと、
５．全位相差に前修正関数を加算し、修正位相関数を生
成するステップと、６．修正位相関数を処理して、前記
制御発振手段に印加される制御信号を生成するステップ
を有する。
【００１３】複数のクロック信号源は、フレームギャッ
プを得る基本型クロック手段と、ビット及びバイトある
いはビットかバイトのどちらかのバイト調整情報データ
によって生成された他のクロック信号を有することが好
ましい。
【００１４】基本型クロック手段を連結し、関連情報ビ
ットに従う調整クロックが前記伝送手段に出力されるこ
とにより、データストリームは回復されるのが望しい。
選択的にビットあるいはバイトが、省かれるか、あるい
は含まれる場合には、ビットあるいはバイトが、データ
あるいは調整を有するかどうかによって、調整クロック
は表示される。
【００１５】全位相差信号は、データストリームを記憶
するのに使用される弾性記憶手段の書き込みアドレスか
ら読み出しアドレスを控除することにより得られ、前記
データストリームは、書き込みクロックを形成する基本
型クロック手段と調整クロックの和によって処理され、
被制御発振手段出力は、読み出しクロックを形成する。
データが記憶部に書込まれ、記憶部から読み出される
異なるレートを表示する。従って、リードクロックは調
整可能である。
【００１６】位相ロックループ発振器は、少なくとも２
つの個別の制御信号源を基礎として異なるバンドパスフ
ィルタ特性を示す本発明の方法によって実現できる。バ
ンドパスフィルタは、様々なフィルタの組み合わせを形
成するような直列接続あるいは並列接続をすることを特
徴とする。
【００１７】また、この仕様は、バイト調整情報とビッ
ト調整情報を有する入力データストリームのデータレー
トを調整する局部データレート調整装置について開示さ
れている。前記装置においては、第１加算手段におい
て、入力データバイトクロック情報にバイト調整情報を
加算し、前記第１加算手段の出力は、バイト入力クロッ
クとしてバイト弾性記憶手段に印加され、前記入力デー
タストリームからのデータは、バイト入力クロック信号
により制御する弾性記憶手段に供給され、前記バイト弾
性記憶部は弾性記憶部の内容のレベルを表示するメモリ
満杯（物理的にバッファロケイションの全てにデータが
書き込まれた状態）ステータス出力を有し、前記バイト
調整情報は、データバイトレートに関するバイイト調整
の入力のレートに応答する出力を生成する第１係数発生
器に印加される第１加算手段と、結合手段において、メ
モリ満杯ステータス出力に第１係数発生器の出力を結合
させ、前記結合手段の前記出力は局部クロック発振器の
出力を制御し、入力データのビットクロック信号レート
に同期して局部クロック発振器の周波数を変更する第２
係数発生器に印加され、前記局部クロック発振器の出力
はビット調整を兼ね備え、弾性記憶部からバイト／ビッ
ト変換器へのデータの読み出しを制御し、前記データは
局部クロック発振器の出力の制御によりバイト／ビット
変換器から読み出される結合手段を具備する。
【００１８】また、バイト調整情報とビット調整情報を
有する入力データストリームのデータレートを調整す
る、局部クロックデータレート調整方法についても開示
されている。前記方法は、バイト調整情報を入力データ
バイトクロック情報に加算し、第１制御クロック信号を
生成するステップと、第１制御クロック信号の制御によ
り弾性記憶部の入力データを記憶するステップと、弾性
記憶部の内容のレベルによってメモリ満杯ステータス出
力を得るステップと、データバイトレートに関連するバ
イト調整のレートを表示する第１係数を生成するステッ
プと、メモリ満杯ステータス出力に第１係数を結合し、
局部クロック制御回路に入力するステップと、局部クロ
ックの周波数を制御するステップと、局部クロックの出
力をビット調整情報に結合し、第２制御クロック信号を
生成するステップと、第２制御クロック信号の制御によ
り、バイト／ビット変換器に弾性記憶部の内容を伝送す
るステップと、バイト／ビット変換器の出力を制御し、
局部クロック周波数でデータを出力するステップを有す
る。
【００１９】本発明は、図面に関する説明があり、実施
例を容易に理解できる。
【００２０】図１は、ＳＤＨ装置に必要なクロック信号
フィルタ装置を示すものであり、フィルタの通過帯域の
外側のノイズと側帯域は、ほぼ実質的に減少し、完全に
なったクロック信号が、フィルタ装置によって供給され
るように、入力関連クロック信号の周波数をフィルタす
るバンドパスフィルタの形態である。
【００２１】これに関連する発明を配置する為には、実
施例の方法による通常の伝送装置における簡単な記述が
得られる。
【００２２】図５は、本発明が適用される遠隔通信シス
テムを示すものである。図５においては、ｆ０ビットレ
ートのデータストリームの複数の端局が多重送信され、
Ｔ１の送信システムに入力される。周波数ｆ０のデータ
は、タイミングを再調整しＴ１からの転送レート即ちｆ
１でバイトを形成する必要がある。
【００２３】これは、互換性を取る為、Ｔ１における幾
つかの“ビットスタッフィング”を必要とする。これは
データ多重フレーム、又は高次のデータ構造に関して、
さらに述べる。
【００２４】データは、作用周波数の変化量を有する各
一組のデータ端子（Ｔ２…Ｔｎ）を介して通される。各
端子において、これらの周波数の変化量は以下で述べら
れる“バイトスタッフィング（ｂｙｔｅ ｓｔｕｆｆｉ
ｎｇ（バイトを詰めていれたまの））”によって修正さ
れる。
【００２５】元のメッセージがｆ０で、メッセージがア
ドレスされる端子Ｔｎ端局が接続される端子Ｔｎに転送
される場合には、メッセージがアドレスされるステーシ
ョンへの端子Ｔｎは接続され、ビットとバイトスタッフ
ィングを取り除き、非多重化によって抽出されたメッセ
ージをｆ０で再構築することが必要である。
【００２６】図６は、そのようなシステムの通常の多重
フレームの構成を示すものであり、図７は、そのような
多重フレームの内容から構築された、より高次のデータ
の構成を示すものである。
【００２７】ＣＣＩＴＴのＧ．７０９で規格される、ビ
ットの調整を実現する一例は、図６を参照して述べられ
る。
【００２８】図６は、Ｃ１とＣ２のビットを持つ各バイ
トの３つのフレームを有する１４０バイトのブロックを
示す。また、最後のフレームは、ビットＳ１とＳ２を有
し、これらのビットはデータを移動する、あるいはビッ
トの調整をするのに使用できる。３つのビットＣ１は、
主に主成分の決定に使用され、Ｓ１がデータか調整かど
うかを表示するのに使用され、Ｃ２のビットも同様にＳ
２がにデータか調整かどうかを表示するのに使用され
る。主な決定は、劣化されたＣ１あるいはＣ２のパルス
の効果を低減するのに使用される。
【００２９】このように、受信するビットの末端におい
ては、Ｃ１とＣ２は、Ｓ１とＳ２がデータか行ぞろえビ
ットかどうかを表示する為に使用される。
【００３０】図６においては、１は通常の情報ビットを
意味し、０は予約ビット、Ｒは固定スタッフビット、Ｃ
は調整制御ビット、Ｓは調整機会ビットを意味する。
【００３１】図６を参照して、バイト調整について述べ
る。尚、バイトの調整は、それぞれが２７０×９バイト
から成る４フレームの配列を示している。
【００３２】それぞれのフレームの行の最初の９列は、
Ｈ１，Ｈ２，Ｈ３，Ｙと１とラベル付けされたバイトの
選択によって形成される。ＳＤＨシステムは、様々なタ
イプのデータ構造を取るように設計され、バイト調整ロ
ケーションバイトＨ１，Ｈ２，Ｈ３において保持される
情報は、伝送されるデータのタイプによって調整され
る。バイトＨ１とＨ２は調整バイトを識別し、実施例中
に示される情報を伝送し、バイトＨ１とＨ２は、調整バ
イトの末端を表示する。Ｈ３のバイトは、負の調整の機
会として有効であり（図７）、これらは正の調整機会
（図８）に有効な同数のバイトによって発生される。
【００３３】異なった伝送路の部分のバイト伝送レート
間で不一致があり、調整バイトは、その不一致を修正す
るのに使用される。２通りの調整方法を行わせるには、
４つのフレームの各グループは、必要な増加、あるいは
低減が行われる多数の調整機会を有する。これは、図面
７と図８に示す正負の調整で示される。
【００３４】ソネット（ＳＯＮＥＴ）システムにおいて
は、データチャネルは２Ｍビット／秒のデータ流にな
る。
【００３５】１５５Ｍビット／秒の伝送率を有する（Ｓ
ＯＮＥＴ）システムは、“ハウスキーピング；ｈｏｕｓ
ｅｋｅｅｐｉｎｇ（定数を設定する）”情報と共に、そ
のようなチャネル６３を伝送できる。受信される末端に
おいて、データは非多重化され、２Ｍビット／秒の入力
からの情報を持つ出力を生ずる。しかし、この出力の形
態は、断続的な１５５Ｍビット／秒のバーストで、例え
ば、時間ギャップを変更することにより選択される８ビ
ットのバイトである。時間ギャップにおける変化量はバ
イト調整、即ち、挿入あるいは、ダミーのバイトの除去
によって生じ、ソネット（ＳＯＮＥＴ）転送レートに入
力データを一致させる。さらに、バイト長は変更しても
良い（ビットの調整）。調整ビットは、４バイト毎にソ
ネット（ＳＯＮＥＴ）に現れ、一方３調整バイトまで
は、２４３０バイト／フレームの４フレーム毎に現れ
る。
【００３６】出力のクロック（ｃｌｏｃｋｉｎｇ）は、
調整の両方のタイプを明瞭なことを除いて、補償できる
ことが必要であり、バイトの調整に必要な大きな修正
（８ビット／バイト）を処理するのに効果的な多くの時
間が必要である。出力クロック信号を調整する目的は、
両方の推移がスムーズに実現される出力データ率を生成
することである。
【００３７】出力クロックレートにおける変動がスムー
ズなほど、変動を探知する受信装置は簡単なものにな
る。
【００３８】上記の基本型ソネット（ＳＯＮＥＴ）シス
テムは、２つのクロック信号源の調整を行い、ビット調
整とバイト調整を行う。複数の異なるクロック信号源の
調整、例えば５を有するシステムであり、また、本発明
は、出力クロック信号のアルゴリズムにおける適切な多
数の変形を供給することにより、そのようなシステムに
適用される。
【００３９】図１を参照すると、未処理のＳＤＨクロッ
ク信号はフレームギャップと他の歪みを有し、未処理の
ＳＤＨクロック信号に加算装置１におけるバイト調整情
報が加えられる。このとき、この修正されたクロック信
号は、帯域フィルタ装置３に印加されると同様に、デー
タをバイト弾性記憶部２にロードするのに使用される。
帯域フィルタ装置３の出力におけるクロック信号は、フ
ィルタ装置によってほぼ実質的に完全な状態になり、弾
性記憶部２からデータを読み出す読み出しクロック信号
として使用され、この読み出しクロック信号は、データ
のバイトから一組のビットのデータストリームに変換す
る為の並列／直列変換器４に転送される。このポイント
におけるビットの調整情報は、装置５と変換器４で各々
加算するクロック信号とデータ信号の両方に印加する。
結果として、加算装置５からのクロック信号は、変換器
４から第２の弾性記憶部６にデータをロードする為に使
用される。また、加算装置５からのクロック信号は、第
２の帯域フィルタ装置７に印加され、よって、フィルタ
を通されたクロック信号は、出力８で得られる。また、
このクロック信号は第２弾性記憶部６からの出力データ
として使用され、このクロック信号は、データ出力９で
与えられる。
【００４０】実用的な応用例において、第２帯域フィル
タ装置７の帯域幅が、最初の帯域フィルタ装置３の帯域
幅の約１０倍であることは注目すべきである。
【００４１】図１の帯域フィルタ装置を位相ロック発振
器によって代用する場合には、帯域特性は、位相ロック
発振器に関連する位相識別装置によって発振器の周波数
が変換された位相ロックループの成分の低帯域特性によ
って決定され、フィルタの帯域は発振器周波数の中央に
形成されるように低帯域特性は決定される。特に狭い帯
域幅が必要な場合に、これは望しい簡単な帯域フィルタ
回路になる。
【００４２】１図に関連して記述されるクロック信号の
フィルタ調整においては、全てのフィルタはＳＤＨクロ
ック信号に適用され、ＳＤＨのデータはＦＩＦＯのタイ
プの弾性記憶部、２，４および６に関連した、これらの
クロック信号によって平滑なものになる。
【００４３】通常のフィルタの設計に関しては、詳述さ
れたフィルタの機能が得られ、当業界において周知な方
法が多数ある。これらの方法は、アナログ設計において
は、格子状、はしご状のものあり；デジタル設計におい
ては、横断状あるいは、１つあるいは直列接した形状に
おいて反復的なもので、あるいはアナログとデジタルの
両方の組み合わせた形状のものである。本発明は、好適
な選択としてデジタルの形状の組み合わせを使用でき
る。
【００４４】図２を参照して、システムにおけるデータ
転送レート、例えば１５５Ｍビット／秒は、非多重送信
器１０１で非多重化され、複数のチャネル、例えば６３
個のチャネルに入力される。このとき、各々のチャネル
のデータは、不規則に離間された１５５Ｍビット／秒に
おけるバーストデータを有する。本発明は、そのような
チャネルの１つに関して記述される。
【００４５】バイト調整の識別部１０２は、データスト
リームを有するバイト調整識別情報を使用し、調整バイ
トを識別する。この回路の出力は、調整のバイトパルス
を剥きだしにする書き込みクロック信号を生成するよう
な、バイトクロック信号ゲート部１０４におけるバイト
クロック信号検出器１０２の出力をさらに有する。この
書き込みクロック信号は、バッファ記憶部１０５への入
力を制御するように使用される。これにより、確実に真
の情報を含むバイトだけを記憶部１０５に入力する。
【００４６】記憶部１０５は、記憶部の内容物を識別
し、内容のレベルを表示するライン１０７における信号
を供給する。好適な実施例においては、これは１／４ビ
ットの精度を有する。
【００４７】記憶部１０５の内容物の個々のレベルは、
基準レベル、例えば全体の半分として選択される。内容
物の信号は、発振制御部１０８の制御に使用され、発振
制御部１０８の周波数を生じ、発振制御部１０９の周波
数を生じ、記憶部１０７の内容物によって増加あるいは
減少する。
【００４８】調整ビットが受信される場合には、ビット
調整識別部１１０は入力データバイトによって与えられ
識別される。この情報は、バイト長制御部１１１におけ
る発振器１０９の出力を兼ね備え、発振器１０９の出力
７と９のパルス間で変更可能な継続時間を持つ、記憶部
１０５のライン１１２における読み出しクロック信号を
供給する。ライン１１２は、バイト長を表示する為に２
つのラインを有しても良い。
【００４９】読み出しクロックパルスを受信すると、適
切なバイト長は並列／直列変換器１１３に読み込まれ、
ライン１１４を介する発振器１０９の制御により変換器
１１３から読み込まれる。
【００５０】発振器の制御部１０８は、２以上の異なる
モードで動作可能であり、係数発生器によって実施可能
である。単に２つのクロック信号源の調整、すなわちバ
イトとビットの調整の場合で、調整のバイト調整が必要
な場合には、例えば調整のバイト識別部１０２の出力
は、ライン１１７を介して制御部１０８に印加され、制
御部１０８に発振器１０９に必要な調整を行わせるよう
にさせる。
【００５１】調整ビットが受信される場合には、これは
記憶部の内容測定部によって検出され、ライン１０７上
に表示される。ライン１１７上に調整バイト信号が無い
ので、発振制御部１０８は調整ビットとしてこれを識別
し、制御部１０８は発振器１０９に適切な調整ビットの
調整を行わせる。
【００５２】このように、回路は調整の必要な理由によ
って、発振器１０９からの出力クロック信号に様々な調
整をすることができる。本システムは、ビットとバイト
の調整と同様の方法で、識別されることが可能な複数の
クロック信号源の調整処理をするように適応させること
ができる。図３に示すタイミングチャートは、図２に示
す調整動作のタイミングを示したものである。バイトク
ロック検出器（ＢＣＤ）１０３は、各バイトの開始点を
検出し、ライン（ｉ）に示される各バイトのパルスを発
生する。調整バイトは、調整バイト識別部（ＪＢＩ）１
０２（ラインｉｉ）において識別され、ＢＣＤの出力を
ゲートし、バッファ１０５の（ライン４）の書き込みク
ロック信号を発生し、これはバッファ１０５に書き込ま
れるようにデータを制御し、調整バイトを生じ、排除さ
れる。ＪＢＩ１０２からの出力は、ライン１１７を介し
て発振器制御部１０８に印加され、制御部１０８に表示
されるバッファ１０５の内容物における必然的な劣化
は、調整バイトの為であり、したがって、このように制
御部１０８は発振器１０９の周波数に適応されることが
示される。このようにバイトは、低レートでバッファ１
０５に供給され、これはライン（ｉｖ）、例えばデータ
と調整バイトがライン（ｉ）を占める時間を広げる６の
書き込みパルスによって示される。実際、発振器１０９
の出力においてわずかな増加の変化を必要とするだけな
ので、ＳＤＨシステムにおける幾つかのフレームが広げ
られ、調整される。ライン（ｖ）は、入力するデータの
バイトは、（８＋１）あるいは（８−１）のビットを持
つことが出来ることを示す。
【００５３】ライン（ｖｉ）に示されるように、入力す
るバイトが８ビットの場合には、発振器１０９に調整を
させるように、バッファ１０５の内容物における変化が
無いようにすべきである。しかし、入力バイトが９ビッ
トを持つ場合には、これは１０７において検出され、発
振器１０９が伝送システムの動作方法によって決定され
る、ビット調整の適当なレートで調整されるように、ラ
イン１１７上の信号が無い場合には、コントローラ１０
８は調整ビットとして、判断される。
【００５４】図４を参照すると、バイト調整情報は、加
算装置１における未処理のＳＤＨクロック信号に結合さ
れ、そ結合された信号は、バイト弾性記憶部２の書き込
みクロック信号として使用される。このように、調整バ
イトは記憶部に入力することによってブロック化され
る。また、バイト調整情報は、バイトフィルタ係数装置
３を入力され、加算装置４で弾性記憶部の満杯ステータ
ス情報に結合される。弾性記憶部の満杯ステータス情報
は、データが記憶部に読み込まれ、記憶部から読み出さ
れるレートにおける検出変動である。加算装置１，バイ
ト弾性記憶部２，第１フィルタ係数発生器３と加算装置
４は、横断状フィルタを形成し、その出力は位相がロッ
クされたループフィルタ係数装置５に接続される。フィ
ルタ係数装置５は、制御情報を制御発振回路に出力し、
制御発振器６はバイト／ビット変換器６は、バイト／ビ
ット変換器及びバイト弾性記憶部２のリードクロックを
供給し、ＳＤＨデータ出力９があることを示すデータを
アンロードする。弾性記憶部のリードクロックは、バイ
ト／ビット変換器からの信号によって生成され、このバ
イト／ビット変換器は、次のバイトを受信する準備状態
であることを表示する。ビット調整情報は、変換器７に
供給され、バイト記憶部２満杯ステータス信号に影響
し、バイト記憶部２満杯ステータス出力は、加算装置
４、第２の係数発生器５と発振器６を有する位相ロック
ループ素子に印加される。ビット調整情報は、例えば、
（８＋１）あるいは（８−１）のバイトサイズに変更可
能であり、バイト弾性記憶部２のリードクロックを速く
したり、遅くすることによってレートを変化させる。こ
のレートのデータは、バイト弾性記憶部２から読み出さ
れ、バイト／ビット変換器７に入力される。
【００５５】フィルタは、第１加算装置１、バイト弾性
記憶部２によって構成され、第１係数発生器３と第２加
算装置４は、図１の帯域フィルタ装置３に使用されるよ
うな帯域特性を有する。同様に、フィルタはバイト弾性
記憶部２，第２加算装置４，第２係数発生器５によって
構成され、電圧制御発振回路ＶＣＯ６と変換器７は、図
１の第２帯域フィルタ装置７のようなフィルタ特性を持
つ。個別の調整信号源をどんな順序で加算しても良い。
例えば、変換器７に示す調整は、前記の加算装置１に入
力される。
【００５６】図４の装置に関して記述される技術は、個
別の情報信号、例えば、幾つかの工程における複数の個
別要素を供給する監視信号源の幾つかをフィルタに通す
他の装置に適応される。
【００５７】フィルタの応答に関しては、図１に関して
記述された離間されたフィルタ構成装置を利用する幾つ
かのフィルタの応答は、図４に関して記述された結合フ
ィルタ装置もまた可能である。
【００５８】一方、本発明は、多くの事項に関して記述
しており、同様のものは、本発明を逸脱しない範囲で容
易に交換可能である。
【図面の簡単な説明】
【図１】ＳＤＨ装置に係るクロック信号フィルタ装置を
示す図である。
【図２】本発明の実施例に係るブロック図である。
【図３】本発明の個々の関数を示す簡単なタイミングチ
ャートである。
【図４】本発明を具体化する位相ロックループ装置を示
す図である。
【図５】本発明の実施例に係る送信装置を示す図であ
る。
【図６】ビットの調整を示す図である。
【図７】バイトの調整を示す図である。
【図８】バイトの調整を示す図である。
【符号の説明】
１…第１加算装置、２…バイト弾性記憶部、３…帯域フ
ィルタ装置、４…並列／直列変換器、５…加算装置、６
…ビット弾性記憶部、７…第２帯域フィルタ装置、８…
ＳＤＨのフィルタを通ったクロック信号出力、９…ＳＤ
Ｈデータ信号出力、４３…第１係数発生器、４４…第２
加算装置、４５…第２係数発生器、４６…電圧制御発振
回路、４７…バイト／ビット変換器、１０１…非多重送
信器、１０２…バイト調整識別部、１０４…バイトクロ
ック信号ゲート部、１０５…バッファ記憶部、１０７，
１１２，１１４，１１７…ライン、１０８，１０９…発
振制御部、１１０…ビット調整識別部、１１１…バイト
長制御部、１１３…並列／直列変換器、Ｔ１…送信シス
テム。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１７
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正内容】
【発明の詳細な説明】
【０００１】
【従来の技術】本発明は、ＰＣＭデータストリームから
の情報の抽出に関するものである。特定の応用例におい
て、本発明は、同期式デジタル階層（ＳＤＨ）伝送シス
テムにおいて情報を抽出するのに使用することができ
る。そのようなシステムから情報を抽出することが、複
数のクロック信号源からの信号から成るデータストリー
ムからのクロック信号の回復につながる。
【０００２】ＳＤＨシステムにおいて、例えば、異なる
情報の表示をそれぞれ伝達するデータストリームは、フ
レームクロック信号、バイトクロック信号、ビットクロ
ック信号を含むことができるので、異なる単位で情報を
で伝送する。
【０００３】ＣＣＩＴＴの規格Ｇ７０７，７０８と７０
９において記述される周知の装置のＳＤＨレンジにおい
ては、デジタル電話ネットワークのプレシコロナス（ｐ
ｌｅｓｉｏｃｈｒｏｎｏｕｓ）特性によるクロック周波
数の変動を生じる虞がある。
【０００４】この周波数変動は、前記ＣＣＩＴＴの規格
Ｇ７０９に記述されるように、階層内におけるいわゆる
浮動動作モードを使用して処理される。前記浮動動作モ
ードに関しては、２つのデータ転送レート調整の方法が
ある。即ち、ＳＤＨ装置のネットワーク内で検出される
クロック周波数変動に対するバイトモード調整と、外部
のネットワークがＳＤＨ装置ネットワークに接続される
端局インターフェース点で検出される周波数変動に対す
るビットモード調整がある。これらの調整処理の結果と
して得られる和は、端局の出力ポートに現れ、ジッタ調
整を減少させながら、この処理で１つ以上の弾性記憶部
（ＦＩＦＯ）は、位相がロックされたリードクロックを
使用することにより実行され、データ損失を防止してい
る。加算の結果は、支流の出力ポートで処理される必要
があり、端局の出力ポートでフレームと調整のジッタの
減少すると同時に、通常、これはリードクロックによっ
て固定された位相と共に、１つ以上の弾性記憶部（ＦＩ
ＦＯ）使用することにより実行され、データ損失を回避
する。前記メモリは、他の適切な周知のメモリ、例えば
ＲＡＭによって実現可能である。一実施例において、本
発明は異なるパケットが異なる伝送路の順序によって伝
送されるパケットデータを処理する為に使用しても良
い。このような場合には、正しい順序において読み出さ
れるパケットデータのメモリとしてＲＡＭを使用する。
【０００５】ＳＤＨ装置（ソネットディシンクロナイザ
“ＳＯＮＥＴ Ｄｅｓｙｎｃｈｒｏｎｉｓｅｒｓ”と標
題される、英国テレコム社の提案Ｔ１Ｘ１６／８９）に
要求される同様なフィルタ手段を供給する位相ロックル
ープで、種々設計されているのが、前記参照の２つの調
整処理において適応性が無いか、複雑すぎるかのいずれ
かである。
【０００６】２つの上記調整方法の各々は、必須要件が
異なる。；第１の調整方法は、現にすなわちバイトモー
ド調整方法では、クロック周波数の差が小さいＳＤＨネ
ットワーク内は制限され、低周波数大振幅の位相ビット
（８ビット）の特性を有する。従って、ＣＣＩＴＴのＧ
７０３規格に従って設計されたインターフェースと、Ｃ
ＣＩＴＴのＧ８２３規格でっ設計されている限度値に基
づいたジッタ許容仕様を有する装置に必要とされる機能
を維持する為には、かなり平滑処理を必要とする。第２
調整方法は、即ち、ビットモード調整方法では、ＳＤＨ
ネットワーク外部のネットワーク特性を有し、ＳＤＨ外
部に生じる状態に関する変化と過渡エラーからの速いセ
トリングタイムを可能にする速い応答時間を必要とす
る。
【０００７】前記英国テレコムの提案は、２重の弾性メ
モリと位相ロック発振器は、上記２つの調整処理方法を
提供するが、しかし、英国テレコムの提案において提案
される装置を実現においては回路が明らかに複雑にな
る。
【０００８】これは、回路が簡単であり機能が犠牲にな
る中間的な装置である。例えば、単一の位相ロックルー
プを使用することも可能だが、これは前記バイトモード
調整に相当する最悪のジッタ源を満足させるフィルタ特
性を必要とする。ビットモード調整の平滑化を行う応答
時間と処理時間は、犠牲になる。相対的に簡単な方法
で、２つのデータレート調整をシステムの２つのフィル
タを通す方法を提供するのが望しい。
【０００９】
【実施例】概して、本発明の方法は、バッファメモリ手
段に受信された入力データの２以上のバイトを記憶する
ステップと、受信される入力データの第１期間の平均時
間を計算するステップ及び、出力クロックを発生し、第
２期間が入力データビットレートと同様の平均時間を有
する出力パルスレートで記憶部からデータを供給するス
テップを具備し、前記入力データレートは、２つ以上の
変動源に影響され、前記出力パルスレートは、変動源に
応答して選択的に調整可能である。
【００１０】特に、前記方法は、入力データが他のデー
タで多重化され、より高いデータレートで伝送された後
の入力レートに近似するレートで、データを抽出するの
に使用することができる。
【００１１】この仕様は、複数のクロック信号源の各々
から、１つの被制御発振手段へ制御された応答信号を制
御する方法を提供する。各クロック信号源は、データス
トリームを形成する全データ処理に寄与し、そのデータ
ストリームレートは、被制御発振手段によりフィルタを
通すことを必要とする。
【００１２】前記方法は、１．前記クロック信号源の過
渡的な状態のそれぞれを監視するステップと、２．各監
視クロック信号源の応答特性を生成するステップと、
３．発生特性の結果を加算し、全修正関数を得るステッ
プと、４．フィルタを通されたデータストリームと制御
発振手段の出力間の全位相差信号を得るステップと、
５．全位相差に前修正関数を加算し、修正位相関数を生
成するステップと、６．修正位相関数を処理して、前記
制御発振手段に印加される制御信号を生成するステップ
を有する。
【００１３】複数のクロック信号源は、フレームギャッ
プを得る基本型クロック手段と、ビット及びバイトある
いはビットかバイトのどちらかのバイト調整情報データ
によって生成された他のクロック信号を有することが好
ましい。
【００１４】基本型クロック手段を連結し、関連情報ビ
ットに従う調整クロックが前記伝送手段に出力されるこ
とにより、データストリームは回復されるのが望しい。
選択的にビットあるいはバイトが、省かれるか、あるい
は含まれる場合には、ビットあるいはバイトが、データ
あるいは調整を有するかどうかによって、調整クロック
は表示される。
【００１５】全位相差信号は、データストリームを記憶
するのに使用される弾性記憶手段の書き込みアドレスか
ら読み出しアドレスを控除することにより得られ、前記
データストリームは、書き込みクロックを形成する基本
型クロック手段と調整クロックの和によって処理され、
被制御発振手段出力は、読み出しクロックを形成する。
データが記憶部に書込まれ、記憶部から読み出される
異なるレートを表示する。従って、リードクロックは調
整可能である。
【００１６】位相ロックループ発振器は、少なくとも２
つの個別の制御信号源を基礎として異なるバンドパスフ
ィルタ特性を示す本発明の方法によって実現できる。バ
ンドパスフィルタは、様々なフィルタの組み合わせを形
成するような直列接続あるいは並列接続をすることを特
徴とする。
【００１７】また、この仕様は、バイト調整情報とビッ
ト調整情報を有する入力データストリームのデータレー
トを調整する局部データレート調整装置について開示さ
れている。前記装置においては、第１加算手段におい
て、入力データバイトクロック情報にバイト調整情報を
加算し、前記第１加算手段の出力は、バイト入力クロッ
クとしてバイト弾性記憶手段に印加され、前記入力デー
タストリームからのデータは、バイト入力クロック信号
により制御する弾性記憶手段に供給され、前記バイト弾
性記憶部は弾性記憶部の内容のレベルを表示するメモリ
満杯（物理的にバッファロケイションの全てにデータが
書き込まれた状態）ステータス出力を有し、前記バイト
調整情報は、データバイトレートに関するバイイト調整
の入力のレートに応答する出力を生成する第１係数発生
器に印加される第１加算手段と、結合手段において、メ
モリ満杯ステータス出力に第１係数発生器の出力を結合
させ、前記結合手段の前記出力は局部クロック発振器の
出力を制御し、入力データのビットクロック信号レート
に同期して局部クロック発振器の周波数を変更する第２
係数発生器に印加され、前記局部クロック発振器の出力
はビット調整を兼ね備え、弾性記憶部からバイト／ビッ
ト変換器へのデータの読み出しを制御し、前記データは
局部クロック発振器の出力の制御によりバイト／ビット
変換器から読み出される結合手段を具備する。
【００１８】また、バイト調整情報とビット調整情報を
有する入力データストリームのデータレートを調整す
る、局部クロックデータレート調整方法についても開示
されている。前記方法は、バイト調整情報を入力データ
バイトクロック情報に加算し、第１制御クロック信号を
生成するステップと、第１制御クロック信号の制御によ
り弾性記憶部の入力データを記憶するステップと、弾性
記憶部の内容のレベルによってメモリ満杯ステータス出
力を得るステップと、データバイトレートに関連するバ
イト調整のレートを表示する第１係数を生成するステッ
プと、メモリ満杯ステータス出力に第１係数を結合し、
局部クロック制御回路に入力するステップと、局部クロ
ックの周波数を制御するステップと、局部クロックの出
力をビット調整情報に結合し、第２制御クロック信号を
生成するステップと、第２制御クロック信号の制御によ
り、バイト／ビット変換器に弾性記憶部の内容を伝送す
るステップと、バイト／ビット変換器の出力を制御し、
局部クロック周波数でデータを出力するステップを有す
る。
【００１９】本発明は、図面に関する説明があり、実施
例を容易に理解できる。
【００２０】図１は、ＳＤＨ装置に必要なクロック信号
フィルタ装置を示すものであり、フィルタの通過帯域の
外側のノイズと側帯域は、ほぼ実質的に減少し、完全に
なったクロック信号が、フィルタ装置によって供給され
るように、入力関連クロック信号の周波数をフィルタす
るバンドパスフィルタの形態である。
【００２１】これに関連する発明を配置する為には、実
施例の方法による通常の伝送装置における簡単な記述が
得られる。
【００２２】図５は、本発明が適用される遠隔通信シス
テムを示すものである。図５においては、ｆ０ビットレ
ートのデータストリームの複数の端局が多重送信され、
Ｔ１の送信システムに入力される。周波数ｆ０のデータ
は、タイミングを再調整しＴ１からの転送レート即ちｆ
１でバイトを形成する必要がある。
【００２３】これは、互換性を取る為、Ｔ１における幾
つかの“ビットスタッフィング”を必要とする。これは
データ多重フレーム、又は高次のデータ構造に関して、
さらに述べる。
【００２４】データは、作用周波数の変化量を有する各
一組のデータ端子（Ｔ２…Ｔｎ）を介して通される。各
端子において、これらの周波数の変化量は以下で述べら
れる“バイトスタッフィング（ｂｙｔｅ ｓｔｕｆｆｉ
ｎｇ（バイトを詰めていれたまの））”によって修正さ
れる。
【００２５】元のメッセージがｆ０で、メッセージがア
ドレスされる端子Ｔｎ端局が接続される端子Ｔｎに転送
される場合には、メッセージがアドレスされるステーシ
ョンへの端子Ｔｎは接続され、ビットとバイトスタッフ
ィングを取り除き、非多重化によって抽出されたメッセ
ージをｆ０で再構築することが必要である。
【００２６】図６は、そのようなシステムの通常の多重
フレームの構成を示すものであり、図７は、そのような
多重フレームの内容から構築された、より高次のデータ
の構成を示すものである。
【００２７】ＣＣＩＴＴのＧ．７０９で規格される、ビ
ットの調整を実現する一例は、図６を参照して述べられ
る。
【００２８】図６は、Ｃ１とＣ２のビットを持つ各バイ
トの３つのフレームを有する１４０バイトのブロックを
示す。また、最後のフレームは、ビットＳ１とＳ２を有
し、これらのビットはデータを移動する、あるいはビッ
トの調整をするのに使用できる。３つのビットＣ１は、
主に主成分の決定に使用され、Ｓ１がデータか調整かど
うかを表示するのに使用され、Ｃ２のビットも同様にＳ
２がにデータか調整かどうかを表示するのに使用され
る。主な決定は、劣化されたＣ１あるいはＣ２のパルス
の効果を低減するのに使用される。
【００２９】このように、受信するビットの末端におい
ては、Ｃ１とＣ２は、Ｓ１とＳ２がデータか行ぞろえビ
ットかどうかを表示する為に使用される。
【００３０】図６においては、１は通常の情報ビットを
意味し、０は予約ビット、Ｒは固定スタッフビット、Ｃ
は調整制御ビット、Ｓは調整機会ビットを意味する。
【００３１】図６を参照して、バイト調整について述べ
る。尚、バイトの調整は、それぞれが２７０×９バイト
から成る４フレームの配列を示している。
【００３２】それぞれのフレームの行の最初の９列は、
Ｈ１，Ｈ２，Ｈ３，Ｙと１とラベル付けされたバイトの
選択によって形成される。ＳＤＨシステムは、様々なタ
イプのデータ構造を取るように設計され、バイト調整ロ
ケーションバイトＨ１，Ｈ２，Ｈ３において保持される
情報は、伝送されるデータのタイプによって調整され
る。バイトＨ１とＨ２は調整バイトを識別し、実施例中
に示される情報を伝送し、バイトＨ１とＨ２は、調整バ
イトの末端を表示する。Ｈ３のバイトは、負の調整の機
会として有効であり（図７）、これらは正の調整機会
（図８）に有効な同数のバイトによって発生される。
【００３３】異なった伝送路の部分のバイト伝送レート
間で不一致があり、調整バイトは、その不一致を修正す
るのに使用される。２通りの調整方法を行わせるには、
４つのフレームの各グループは、必要な増加、あるいは
低減が行われる多数の調整機会を有する。これは、図面
７と図８に示す正負の調整で示される。
【００３４】ソネット（ＳＯＮＥＴ）システムにおいて
は、データチャネルは２Ｍビット／秒のデータ流にな
る。
【００３５】１５５Ｍビット／秒の伝送率を有する（Ｓ
ＯＮＥＴ）システムは、“ハウスキーピング；ｈｏｕｓ
ｅｋｅｅｐｉｎｇ（定数を設定する）”情報と共に、そ
のようなチャネル６３を伝送できる。受信される末端に
おいて、データは非多重化され、２Ｍビット／秒の入力
からの情報を持つ出力を生ずる。しかし、この出力の形
態は、断続的な１５５Ｍビット／秒のバーストで、例え
ば、時間ギャップを変更することにより選択される８ビ
ットのバイトである。時間ギャップにおける変化量はバ
イト調整、即ち、挿入あるいは、ダミーのバイトの除去
によって生じ、ソネット（ＳＯＮＥＴ）転送レートに入
力データを一致させる。さらに、バイト長は変更しても
良い（ビットの調整）。調整ビットは、４バイト毎にソ
ネット（ＳＯＮＥＴ）に現れ、一方３調整バイトまで
は、２４３０バイト／フレームの４フレーム毎に現れ
る。
【００３６】出力のクロック（ｃｌｏｃｋｉｎｇ）は、
調整の両方のタイプを明瞭なことを除いて、補償できる
ことが必要であり、バイトの調整に必要な大きな修正
（８ビット／バイト）を処理するのに効果的な多くの時
間が必要である。出力クロック信号を調整する目的は、
両方の推移がスムーズに実現される出力データ率を生成
することである。
【００３７】出力クロックレートにおける変動がスムー
ズなほど、変動を探知する受信装置は簡単なものにな
る。
【００３８】上記の基本型ソネット（ＳＯＮＥＴ）シス
テムは、２つのクロック信号源の調整を行い、ビット調
整とバイト調整を行う。複数の異なるクロック信号源の
調整、例えば５を有するシステムであり、また、本発明
は、出力クロック信号のアルゴリズムにおける適切な多
数の変形を供給することにより、そのようなシステムに
適用される。
【００３９】図１を参照すると、未処理のＳＤＨクロッ
ク信号はフレームギャップと他の歪みを有し、未処理の
ＳＤＨクロック信号に加算装置１におけるバイト調整情
報が加えられる。このとき、この修正されたクロック信
号は、帯域フィルタ装置３に印加されると同様に、デー
タをバイト弾性記憶部２にロードするのに使用される。
帯域フィルタ装置３の出力におけるクロック信号は、フ
ィルタ装置によってほぼ実質的に完全な状態になり、弾
性記憶部２からデータを読み出す読み出しクロック信号
として使用され、この読み出しクロック信号は、データ
のバイトから一組のビットのデータストリームに変換す
る為の並列／直列変換器４に転送される。このポイント
におけるビットの調整情報は、装置５と変換器４で各々
加算するクロック信号とデータ信号の両方に印加する。
結果として、加算装置５からのクロック信号は、変換器
４から第２の弾性記憶部６にデータをロードする為に使
用される。また、加算装置５からのクロック信号は、第
２の帯域フィルタ装置７に印加され、よって、フィルタ
を通されたクロック信号は、出力８で得られる。また、
このクロック信号は第２弾性記憶部６からの出力データ
として使用され、このクロック信号は、データ出力９で
与えられる。
【００４０】実用的な応用例において、第２帯域フィル
タ装置７の帯域幅が、最初の帯域フィルタ装置３の帯域
幅の約１０倍であることは注目すべきである。
【００４１】図１の帯域フィルタ装置を位相ロック発振
器によって代用する場合には、帯域特性は、位相ロック
発振器に関連する位相識別装置によって発振器の周波数
が変換された位相ロックループの成分の低帯域特性によ
って決定され、フィルタの帯域は発振器周波数の中央に
形成されるように低帯域特性は決定される。特に狭い帯
域幅が必要な場合に、これは望しい簡単な帯域フィルタ
回路になる。
【００４２】１図に関連して記述されるクロック信号の
フィルタ調整においては、全てのフィルタはＳＤＨクロ
ック信号に適用され、ＳＤＨのデータはＦＩＦＯのタイ
プの弾性記憶部、２，４および６に関連した、これらの
クロック信号によって平滑なものになる。
【００４３】通常のフィルタの設計に関しては、詳述さ
れたフィルタの機能が得られ、当業界において周知な方
法が多数ある。これらの方法は、アナログ設計において
は、格子状、はしご状のものあり；デジタル設計におい
ては、横断状あるいは、１つあるいは直列接した形状に
おいて反復的なもので、あるいはアナログとデジタルの
両方の組み合わせた形状のものである。本発明は、好適
な選択としてデジタルの形状の組み合わせを使用でき
る。
【００４４】図２を参照して、システムにおけるデータ
転送レート、例えば１５５Ｍビット／秒は、非多重送信
器１０１で非多重化され、複数のチャネル、例えば６３
個のチャネルに入力される。このとき、各々のチャネル
のデータは、不規則に離間された１５５Ｍビット／秒に
おけるバーストデータを有する。本発明は、そのような
チャネルの１つに関して記述される。
【００４５】バイト調整の識別部１０２は、データスト
リームを有するバイト調整識別情報を使用し、調整バイ
トを識別する。この回路の出力は、調整のバイトパルス
を剥きだしにする書き込みクロック信号を生成するよう
な、バイトクロック信号ゲート部１０４におけるバイト
クロック信号検出器１０２の出力をさらに有する。この
書き込みクロック信号は、バッファ記憶部１０５への入
力を制御するように使用される。これにより、確実に真
の情報を含むバイトだけを記憶部１０５に入力する。
【００４６】記憶部１０５は、記憶部の内容物を識別
し、内容のレベルを表示するライン１０７における信号
を供給する。好適な実施例においては、これは１／４ビ
ットの精度を有する。
【００４７】記憶部１０５の内容物の個々のレベルは、
基準レベル、例えば全体の半分として選択される。内容
物の信号は、発振制御部１０８の制御に使用され、発振
制御部１０８の周波数を生じ、発振制御部１０９の周波
数を生じ、記憶部１０７の内容物によって増加あるいは
減少する。
【００４８】調整ビットが受信される場合には、ビット
調整識別部１１０は入力データバイトによって与えられ
識別される。この情報は、バイト長制御部１１１におけ
る発振器１０９の出力を兼ね備え、発振器１０９の出力
７と９のパルス間で変更可能な継続時間を持つ、記憶部
１０５のライン１１２における読み出しクロック信号を
供給する。ライン１１２は、バイト長を表示する為に２
つのラインを有しても良い。
【００４９】読み出しクロックパルスを受信すると、適
切なバイト長は並列／直列変換器１１３に読み込まれ、
ライン１１４を介する発振器１０９の制御により変換器
１１３から読み込まれる。
【００５０】発振器の制御部１０８は、２以上の異なる
モードで動作可能であり、係数発生器によって実施可能
である。単に２つのクロック信号源の調整、すなわちバ
イトとビットの調整の場合で、調整のバイト調整が必要
な場合には、例えば調整のバイト識別部１０２の出力
は、ライン１１７を介して制御部１０８に印加され、制
御部１０８に発振器１０９に必要な調整を行わせるよう
にさせる。
【００５１】調整ビットが受信される場合には、これは
記憶部の内容測定部によって検出され、ライン１０７上
に表示される。ライン１１７上に調整バイト信号が無い
ので、発振制御部１０８は調整ビットとしてこれを識別
し、制御部１０８は発振器１０９に適切な調整ビットの
調整を行わせる。
【００５２】このように、回路は調整の必要な理由によ
って、発振器１０９からの出力クロック信号に様々な調
整をすることができる。本システムは、ビットとバイト
の調整と同様の方法で、識別されることが可能な複数の
クロック信号源の調整処理をするように適応させること
ができる。図３に示すタイミングチャートは、図２に示
す調整動作のタイミングを示したものである。バイトク
ロック検出器（ＢＣＤ）１０３は、各バイトの開始点を
検出し、ライン（ｉ）に示される各バイトのパルスを発
生する。調整バイトは、調整バイト識別部（ＪＢＩ）１
０２（ラインｉｉ）において識別され、ＢＣＤの出力を
ゲートし、バッファ１０５の（ライン４）の書き込みク
ロック信号を発生し、これはバッファ１０５に書き込ま
れるようにデータを制御し、調整バイトを生じ、排除さ
れる。ＪＢＩ１０２からの出力は、ライン１１７を介し
て発振器制御部１０８に印加され、制御部１０８に表示
されるバッファ１０５の内容物における必然的な劣化
は、調整バイトの為であり、したがって、このように制
御部１０８は発振器１０９の周波数に適応されることが
示される。このようにバイトは、低レートでバッファ１
０５に供給され、これはライン（ｉｖ）、例えばデータ
と調整バイトがライン（ｉ）を占める時間を広げる６の
書き込みパルスによって示される。実際、発振器１０９
の出力においてわずかな増加の変化を必要とするだけな
ので、ＳＤＨシステムにおける幾つかのフレームが広げ
られ、調整される。ライン（ｖ）は、入力するデータの
バイトは、（８＋１）あるいは（８−１）のビットを持
つことが出来ることを示す。
【００５３】ライン（ｖｉ）に示されるように、入力す
るバイトが８ビットの場合には、発振器１０９に調整を
させるように、バッファ１０５の内容物における変化が
無いようにすべきである。しかし、入力バイトが９ビッ
トを持つ場合には、これは１０７において検出され、発
振器１０９が伝送システムの動作方法によって決定され
る、ビット調整の適当なレートで調整されるように、ラ
イン１１７上の信号が無い場合には、コントローラ１０
８は調整ビットとして、判断される。
【００５４】図４を参照すると、バイト調整情報は、加
算装置１における未処理のＳＤＨクロック信号に結合さ
れ、そ結合された信号は、バイト弾性記憶部２の書き込
みクロック信号として使用される。このように、調整バ
イトは記憶部に入力することによってブロック化され
る。また、バイト調整情報は、バイトフィルタ係数装置
３を入力され、加算装置４で弾性記憶部の満杯ステータ
ス情報に結合される。弾性記憶部の満杯ステータス情報
は、データが記憶部に読み込まれ、記憶部から読み出さ
れるレートにおける検出変動である。加算装置１，バイ
ト弾性記憶部２，第１フィルタ係数発生器３と加算装置
４は、横断状フィルタを形成し、その出力は位相がロッ
クされたループフィルタ係数装置５に接続される。フィ
ルタ係数装置５は、制御情報を制御発振回路に出力し、
制御発振器６はバイト／ビット変換器６は、バイト／ビ
ット変換器及びバイト弾性記憶部２のリードクロックを
供給し、ＳＤＨデータ出力９があることを示すデータを
アンロードする。弾性記憶部のリードクロックは、バイ
ト／ビット変換器からの信号によって生成され、このバ
イト／ビット変換器は、次のバイトを受信する準備状態
であることを表示する。ビット調整情報は、変換器７に
供給され、バイト記憶部２満杯ステータス信号に影響
し、バイト記憶部２満杯ステータス出力は、加算装置
４、第２の係数発生器５と発振器６を有する位相ロック
ループ素子に印加される。ビット調整情報は、例えば、
（８＋１）あるいは（８−１）のバイトサイズに変更可
能であり、バイト弾性記憶部２のリードクロックを速く
したり、遅くすることによってレートを変化させる。こ
のレートのデータは、バイト弾性記憶部２から読み出さ
れ、バイト／ビット変換器７に入力される。
【００５５】フィルタは、第１加算装置１、バイト弾性
記憶部２によって構成され、第１係数発生器３と第２加
算装置４は、図１の帯域フィルタ装置３に使用されるよ
うな帯域特性を有する。同様に、フィルタはバイト弾性
記憶部２，第２加算装置４，第２係数発生器５によって
構成され、電圧制御発振回路ＶＣＯ６と変換器７は、図
１の第２帯域フィルタ装置７のようなフィルタ特性を持
つ。個別の調整信号源をどんな順序で加算しても良い。
例えば、変換器７に示す調整は、前記の加算装置１に入
力される。
【００５６】図４の装置に関して記述される技術は、個
別の情報信号、例えば、幾つかの工程における複数の個
別要素を供給する監視信号源の幾つかをフィルタに通す
他の装置に適応される。
【００５７】フィルタの応答に関しては、図１に関して
記述された離間されたフィルタ構成装置を利用する幾つ
かのフィルタの応答は、図４に関して記述された結合フ
ィルタ装置もまた可能である。
【００５８】一方、本発明は、多くの事項に関して記述
しており、同様のものは、本発明を逸脱しない範囲で容
易に交換可能である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティモスィー・チャールス・レイナー オーストラリア国、ニュー・サウス・ウエ ールズ、2033、ケンシングトン、ヒュース トン・ロード 13／29−31

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 各クロックの調整信号源を識別するステ
    ップと、 再時間調整手段の入力データストリームを印加するステ
    ップと、 特定データにおいて、再時間調整手段から供給されるレ
    ートである読み出しレートを制御する出力クロック信号
    を発生するステップと、 特定データを再時間調整手段に供給するレートである書
    込みレートの平均値を読み出しレートの平均値と比較す
    るステップと、 読み出しレートの平均値が、書き込みレートの平均値を
    近似するように、出力クロック信号を調整するステップ
    とから成り、前記出力クロック信号は、前記クロック調
    整信号源の識別により決定された調節レートで調節され
    ることを特徴とする特定データと２以上のクロック調整
    信号源を有する入力データストリームとから平滑出力ク
    ロックを抽出する方法。
  2. 【請求項２】 第１クロック調整信号源を識別した対応
    するデータを再時間調整手段に入力しないようにするこ
    とを特徴とする請求項１記載の平滑出力クロック信号を
    抽出する方法。
  3. 【請求項３】 第１クロック調整信号源を識別した場合
    には、対応するデータが再時間調整手段から供給されな
    いようにすることを特徴とする請求項１記載の平滑出力
    クロック信号を抽出する方法。
  4. 【請求項４】 前記再時間調整手段は、並列／直列変換
    器にデータを供給するバッファのメモリを有することを
    特徴とする請求項１乃至３に記載の平滑出力クロック信
    号を抽出する方法。
  5. 【請求項５】 前記平均値書込みレートと平均値読出し
    レートとの比較は、バッファメモリの内容を判断するこ
    とによって実行されることを特徴とする請求項４記載の
    平滑出力クロック信号を抽出する方法。
  6. 【請求項６】 前記入力データストリームは、行揃えバ
    イトと，行揃えビット，行揃えバイト識別情報及び行揃
    えビット識別情報を有し、データが可変長バイトでバッ
    ファメモリから並列／直列コンバータ手段に供給され、
    行揃えビット識別情報は前記可変長バイトの長さを制御
    するのに使用されることを特徴とする請求項４あるいは
    請求項５の平滑出力クロック信号を抽出する方法。
  7. 【請求項７】 ２以上のクロック信号調節源を有する入
    力データストリームから平滑出力データ流を得る方法に
    おいて、請求項４乃至６のいずれかの方法による、平滑
    出力クロック信号を抽出するステップを有し、平滑出力
    クロック信号を読み出しクロック信号として使用し並列
    ／直列変換器からデータを抽出することを特徴とする平
    滑出力データ流を得る方法。
  8. 【請求項８】 データバイト，行揃えバイト，行揃えビ
    ット，行揃えビット識別情報及び行揃えバイト識別情報
    を有するパルスストリームから出力データを抽出する方
    法において、バッファ記憶手段に行揃えバイトが入力し
    ないようにするバッファ記憶手段と、 前記バッファメモリの内容をチェックしてメモリ満杯
    （物理的にバッファロケイションの全てにデータが書き
    込まれた状態）ステータス信号を出力するステップと、 前記メモリ満杯ステータス信号を用いて出力クロック信
    号の周波数を制御するステップと；出力クロック信号に
    よって、制御されるレートでバッファ記憶手段からデー
    タを供給するステップとを具備し、 上記行揃えバイト情報を使用してバッファ記憶手段から
    の行揃えバイトを阻止し前記バッファ記憶手段はＦＩＦ
    Ｏメモリとして動作し、バッファ記憶手段からのデータ
    は、バイト単位で並列／直列変換器に供給され、バイト
    あたりのビット数はビット行揃え情報によって制限さ
    れ、出力クロック信号の周波数は、選択されたレベルで
    バッファ記憶手段の内容を維持するために、メモリ満杯
    ステータス信号により制御することを特徴とするパルス
    ストリームから出力データを抽出する方法。
  9. 【請求項９】 応答クロック調整信号源を識別する識別
    手段と、データストリームが供給される再時間調整手段
    と、発振器制御手段によって制御される制御可能な発振
    器を持つ出力クロック信号発生手段と、特定データが再
    時間調整手段に供給される書込みレートの平均値と、特
    定データが再時間調整手段から読み出される読み出しレ
    ートの平均値を比較する比較手段を備え、前記比較手段
    が読み出しレートの平均値を書き込みレートに近似する
    ように、発振器制御手段を制御し、前記発振制御手段が
    クロック調整信号源の識別子に従って、異なる調整レー
    トで発振器の周波数を調整することを特徴とする特定デ
    ータと２以上のクロック調整信号源を有するデータスト
    リームから平滑出力クロックを得る為の出力クロックフ
    ィルタ装置。
  10. 【請求項１０】 識別される第１クロック調整信号源に
    応答して、前記第１信号源に関連したデータを再時間調
    整手段への入力を阻止する第１ゲート手段を有すること
    を特徴とする請求項９記載の出力クロック信号フィルタ
    装置。
  11. 【請求項１１】 前記再時間調整手段は、並列／直列変
    換器にデータを供給するバッファの記憶を有することを
    特徴とする請求項９あるいは請求項１０記載の出力クロ
    ック信号フィルタ装置。
  12. 【請求項１２】 前記比較手段は、バッファメモリの内
    容のレベルをチェックする手段を有することを特徴とす
    る請求項１１記載の出力クロック信号フィルタ装置。
  13. 【請求項１３】 前記データストリームは、行揃えバイ
    ト，行揃えビット，行揃えバイト識別情報及び行揃えビ
    ット識別情報を有し、前記装置は行揃えビット識別情報
    に応答して、バッファ記憶部から並列／直列変換器に供
    給されるバイトあたりのビット数を制御するバイト制御
    手段を有することを特徴とする請求項１１及び１２に記
    載の出力クロック信号フィルタ装置。
  14. 【請求項１４】 前記装置は、請求項１０乃至１３項に
    記載の出力クロック信号フィルタ装置を有し、発振器の
    出力をリードクロックとして用いて、並列／直列変換器
    の出力を制御することを特徴とする特定データと２以上
    のクロック調整信号源を有する入力データストリームか
    ら平滑出力データを抽出する装置。
  15. 【請求項１５】 各複数のクロック信号源から、各クロ
    ック信号源からの感知情報信号を個別に使用する１つの
    制御発振手段に制御応答する方法において、 １）過渡状態の前記クロック信号源を監視するステップ
    と、 ２）各監視クロック信号源の応答特性を発生するステッ
    プと、 ３）全体の修正関数を得るように生成する為の特性の効
    果を結合させるステップと、 ４）フィルタを通されたデータストリームと制御された
    発振手段の出力間の全体の位相の差信号を得るステップ
    と、 ５）全修正関数に全位相差を連結し、修正位相関数を生
    成するステップと、 ６）前記修正位相関数を処理し、前記制御発振手段に印
    加する為の制御信号を生成するステップを具備し、各複
    数のクロック信号源は、データストリームを形成する全
    データ処理を供給し、前記データストリームのレート
    は、制御発振手段によってフィルタを通すことを必要と
    することを特徴とする各複数のクロック信号源から、１
    つの制御発振手段に制御応答する方法。
  16. 【請求項１６】 バイト行揃え情報とビット行揃え情報
    を有する入力データストリームのデータレートを調整す
    るように、局部クロック信号データレートを調整する方
    法において、入力データバイトクロック信号の情報にバ
    イト行揃え情報を連結し、第１制御クロック信号を発生
    するステップと、第１制御クロック信号の制御により、
    弾性記憶部に入力データを記憶するステップと、弾性記
    憶部の内容のレベルからメモリ満杯ステータス出力を抽
    出するステップと、第１係数を生成し、データバイトの
    レートに関連するバイト行揃えのレートを表示するステ
    ップと、メモリ満杯ステータス出力に第１係数を連結
    し、局部クロック制御回路に入力するステップ、及び局
    部クロック信号の周波数を制御するステップと、ビット
    行揃え情報に局部クロック信号の出力を連結し、第２制
    御クロック信号を発生するステップと、第２制御クロッ
    ク信号の制御により、バイト／ビット変換器に弾性記憶
    部の内容を転送するステップと、バイト／ビットの変換
    器の出力を制御し、局部クロック信号の周波数でデータ
    を出力するステップとを具備することを特徴とする局部
    クロック信号データレートを調整する方法。
  17. 【請求項１７】 バイト行揃え情報とビット行揃え情報
    を有する入力データストリームのデータレートを調整す
    るような局部データレート調整装置において、 第１加
    算手段は、入力データバイトクロック信号情報にバイト
    行揃え情報を加え、前記第１加算手段の出力はバイト入
    力クロック信号としてバイト弾性記憶手段に印加され、
    前記入力データストリームからのデータはバイト入力ク
    ロック信号の制御により弾性記憶手段に供給され、前記
    バイト弾性記憶部は弾性記憶部の内容のレベルを表示す
    るメモリ満杯ステータス出力を有し、前記バイト行揃え
    情報はデータバイトレートに関連した行揃えバイトの入
    力数に応答する出力を発生する第１係数発生器に印加さ
    れる第１加算手段と、 連結手段は、第１係数発生器の出力とメモリ満杯ステー
    タス出力を連結し、 前記連結手段の出力は入力データのビットクロック信号
    のレートに同期するように、局部クロック信号発生器の
    周波数を制御し、局部クロック信号発振器の周波数を変
    化させる第２係数発生器に印加され、 前記局部クロック発振器の出力は前記ビット行揃えを兼
    ね備え、弾性メモリからバイト／ビット変換器に入力さ
    れる読み出しレートを制御し、 前記データは、制御クロック発振器の出力の制御により
    バイト／ビット変換器から読み出される連結手段を有す
    ることを特徴とする局部データレート調整装置。
JP3074684A 1990-03-14 1991-03-14 平滑出力クロック信号抽出方法 Pending JPH0738545A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
AU9104 1986-11-21
AUPJ910490 1990-03-14

Publications (1)

Publication Number Publication Date
JPH0738545A true JPH0738545A (ja) 1995-02-07

Family

ID=3774550

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3074684A Pending JPH0738545A (ja) 1990-03-14 1991-03-14 平滑出力クロック信号抽出方法

Country Status (7)

Country Link
US (1) US5255293A (ja)
EP (1) EP0450269B1 (ja)
JP (1) JPH0738545A (ja)
AT (1) ATE193791T1 (ja)
CA (1) CA2038102C (ja)
DE (1) DE69132247T2 (ja)
ES (1) ES2146576T3 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI90709C (fi) * 1992-02-14 1994-03-10 Nokia Telecommunications Oy Järjestely osoitinvärinän vaimentamiseksi desynkronisaattorissa
US5691976A (en) * 1992-04-02 1997-11-25 Applied Digital Access Performance monitoring and test system for a telephone network
FI90486C (fi) * 1992-06-03 1999-08-11 Nokia Telecommunications Oy Menetelmä ja laite synkronisessa digitaalisessa tietoliikennejärjestelmässä suoritettavan elastisen puskuroinnin toteuttamiseksi
GB9323187D0 (en) * 1993-11-10 1994-01-05 Northern Telecom Ltd Pointer justification even leak control
IT1265424B1 (it) * 1993-12-22 1996-11-22 Alcatel Italia Metodo e disposizione ciruitale di realizzazione della funzione di hpa negli apparati sdh
US5883900A (en) * 1994-03-23 1999-03-16 Gpt Limited Telecommunications transmission
GB9405748D0 (en) * 1994-03-23 1994-05-11 Plessey Telecomm Complementary justification algorithm
US5757872A (en) * 1994-11-30 1998-05-26 Lucent Technologies Inc. Clock recovery circuit
DE4442506A1 (de) * 1994-11-30 1996-06-05 Sel Alcatel Ag Synchronisierungsüberachung in einem Netzwerk
US6202108B1 (en) * 1997-03-13 2001-03-13 Bull S.A. Process and system for initializing a serial link between two integrated circuits comprising a parallel-serial port using two clocks with different frequencies
DE69735527D1 (de) 1997-05-02 2006-05-11 Lsi Logic Corp Digitales Verfahren zur adaptiven Taktrückgewinnung
US6370158B1 (en) 1997-11-14 2002-04-09 Wireless Facilities, Inc. Wireless T/E Transceiver frame signaling subcontroller
DE19943779A1 (de) 1999-09-13 2001-03-22 Siemens Ag Anordnung zum Synchronisieren von über ein Kommunikationsnetz gekoppelten Kommunikationssystemkomponenten
US6463111B1 (en) * 2001-05-25 2002-10-08 Transwitch Corporaton Method and apparatus for desynchronizing a DS-3 signal and/or an E3 signal from the data portion of an STS-STM payload
DE10136662A1 (de) * 2001-07-27 2003-02-13 Siemens Ag Verfahren und Anordnung zur Anpassung der Taktraten digitaler Signale
US6910145B2 (en) * 2001-12-13 2005-06-21 Emc Corporation Data transmission across asynchronous clock domains
US7123675B2 (en) * 2002-09-25 2006-10-17 Lucent Technologies Inc. Clock, data and time recovery using bit-resolved timing registers
US8094562B1 (en) * 2004-06-24 2012-01-10 Cypress Semiconductor Corporation Transmission of a continuous datastream through a re-clocked frame-based transport network
US20070220184A1 (en) * 2006-03-17 2007-09-20 International Business Machines Corporation Latency-locked loop (LLL) circuit, buffer including the circuit, and method of adjusting a data rate
US7984209B1 (en) * 2006-12-12 2011-07-19 Altera Corporation Data interface methods and circuitry with reduced latency

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE414104B (sv) * 1978-10-13 1980-07-07 Ellemtel Utvecklings Ab Digital faslast slinga
US4347620A (en) * 1980-09-16 1982-08-31 Northern Telecom Limited Method of and apparatus for regenerating a signal frequency in a digital signal transmission system
DE3309270A1 (de) * 1983-03-15 1984-09-20 Siemens AG, 1000 Berlin und 8000 München Synchronisation nachziehbarer taktoszillatoren bei der uebertragung digitaler signale
US4876700A (en) * 1986-04-16 1989-10-24 E. F. Johnson Company Data demodulator
US4791652A (en) * 1987-06-04 1988-12-13 Northern Telecom Limited Synchronization of asynchronous data signals
US4882754A (en) * 1987-08-25 1989-11-21 Digideck, Inc. Data compression system and method with buffer control

Also Published As

Publication number Publication date
EP0450269A2 (en) 1991-10-09
DE69132247D1 (de) 2000-07-13
CA2038102A1 (en) 1991-09-15
EP0450269B1 (en) 2000-06-07
ES2146576T3 (es) 2000-08-16
ATE193791T1 (de) 2000-06-15
DE69132247T2 (de) 2000-12-21
CA2038102C (en) 1996-04-16
EP0450269A3 (ja) 1994-03-30
US5255293A (en) 1993-10-19

Similar Documents

Publication Publication Date Title
JPH0738545A (ja) 平滑出力クロック信号抽出方法
US5065396A (en) Inverse multiplexer and demultiplexer techniques
CA1232693A (en) Network multiplex structure
EP2037603B1 (en) A clock recovery method and apparatus
JP3429308B2 (ja) ポインタを含むフレーム構造を分解及び組立する方法
EP0473338B1 (en) Bit synchronization with elastic memory
US7830909B2 (en) Transparent sub-wavelength network
US5263057A (en) Method of reducing waiting time jitter
CA2349344C (en) Reducing waiting time jitter
US5859882A (en) Transmission system control circuit including comparator apparatus
US5331671A (en) Circuit arrangement for bit rate adjustment to two digital signals
US5471511A (en) Digital phase-locked loop arrangement for use in a desynchronizer
EP2323419A1 (en) A method, a device and a system for constant rate data stream transmission
US20100098421A1 (en) Optical interface method and apparatus
US20020186719A1 (en) Pointer adjustment wander and jitter reduction apparatus for a desynchronizer
EP0539758A1 (en) Sonet pointer interpretation system
EP1804440B9 (en) A method and circuit for acquiring an asynchronously de-map clock
US4595907A (en) PCM data translating apparatus
WO2003032540A2 (en) Method and apparatus for digital data synchronization
JP3429309B2 (ja) 同期デジタル遠隔通信システムにおけるエラスティックバッファメモリの充填率を監視する方法及び装置
US5703915A (en) Transmission system and multiplexing/demultiplexing equipment involving a justifiable bit stream
EP0341891B1 (en) TDM data transmission system
US5724342A (en) Method for receiving a signal in a synchronous digital telecommunications system
JPH07226760A (ja) ポインタ調整イベント漏れ制御方法および装置
WO1993016535A1 (en) Pointer jitter suppression in a desynchronizer