JPH0738579B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0738579B2 JPH0738579B2 JP62110540A JP11054087A JPH0738579B2 JP H0738579 B2 JPH0738579 B2 JP H0738579B2 JP 62110540 A JP62110540 A JP 62110540A JP 11054087 A JP11054087 A JP 11054087A JP H0738579 B2 JPH0738579 B2 JP H0738579B2
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- gate
- source
- terminal
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に制御部と主駆動部が電
気的に絶縁された電気結合方式の半導体装置に関する。
気的に絶縁された電気結合方式の半導体装置に関する。
入出力間が絶縁され、電圧がフローテイング状態でも動
作が可能な主駆動部として、ホトカプラを使用した装置
がある。しかしこの装置はモノリシツク化ができない。
モノリシツク化が可能な半導体装置としては特公昭61−
7665号公報記載の様に、主駆動部にバイポーラ素子を使
用し、そのスイツチ素子としてＰ及びＮチヤネルMOSFET
をバイポーラ素子のベース、コレクタ間に並列に接続し
た半導体装置があるが、スイツチ素子の制御方式が記載
されておらず、主駆動部の制御については配慮されてい
なかつた。
作が可能な主駆動部として、ホトカプラを使用した装置
がある。しかしこの装置はモノリシツク化ができない。
モノリシツク化が可能な半導体装置としては特公昭61−
7665号公報記載の様に、主駆動部にバイポーラ素子を使
用し、そのスイツチ素子としてＰ及びＮチヤネルMOSFET
をバイポーラ素子のベース、コレクタ間に並列に接続し
た半導体装置があるが、スイツチ素子の制御方式が記載
されておらず、主駆動部の制御については配慮されてい
なかつた。
上記従来技術は、主駆動部をオン・オフ駆動する制御方
式には配慮がなされておらず、主駆動部を制御する為に
は問題があつた。
式には配慮がなされておらず、主駆動部を制御する為に
は問題があつた。
本発明の目的はモノリシツク構造で、且つ主駆動部と制
御部を直流的に絶縁せしめ得るとともに、主駆動部の電
位がフローテイング状態にあつても、オン・オフ制御が
可能な半導体装置を提供することにある。
御部を直流的に絶縁せしめ得るとともに、主駆動部の電
位がフローテイング状態にあつても、オン・オフ制御が
可能な半導体装置を提供することにある。
上記目的を達成するために、本発明の半導体装置は次の
ような構成を持っている。主駆動部に、一対の主端子と
制御端子を備えるオン・オフ可能な３端子素子を有し、
この３端子素子を駆動するために、一方の主端子と制御
端子の間に、ｎチャンネル及びｐチャンネルの３端子素
子駆動用のMOSFETのソース及びドレインを接続する。３
端素子駆動用のMOSFETの各々が、ゲートの制御のため
に、電源と、複数のMOSFETから構成されるフリップフロ
ップ回路とを備える。ここで、各電源は電位が異なって
いる。そして、各フリップフロップ回路は、３端子素子
駆動用のMOSFETのソースと電源とに接続されるともに、
各フリップフロップ回路の出力は、３端子素子駆動用の
MOSFETのゲートに接続される。
ような構成を持っている。主駆動部に、一対の主端子と
制御端子を備えるオン・オフ可能な３端子素子を有し、
この３端子素子を駆動するために、一方の主端子と制御
端子の間に、ｎチャンネル及びｐチャンネルの３端子素
子駆動用のMOSFETのソース及びドレインを接続する。３
端素子駆動用のMOSFETの各々が、ゲートの制御のため
に、電源と、複数のMOSFETから構成されるフリップフロ
ップ回路とを備える。ここで、各電源は電位が異なって
いる。そして、各フリップフロップ回路は、３端子素子
駆動用のMOSFETのソースと電源とに接続されるともに、
各フリップフロップ回路の出力は、３端子素子駆動用の
MOSFETのゲートに接続される。
上記のようなフリップフロップ回路は、３端子素子駆動
用のMOSFETのゲートに対し、そのMOSFETのソース電位を
出力するとともに、ゲートの制御のための電源の電位を
出力する。３端素子駆動用のMOSFETは、出力がソース電
位のときにはオフし、電源電位のときにはオンする。こ
こで、各電源は電位が異なっているので、３端子素子の
主端子の電位がフローティング状態であっても、ｎチャ
ンネル及びｐチャンネルのMOSFETの少なくとも一方は十
分大きなゲート電位を与えられて確実にオンすることが
できる。また、３端子素子駆動用のMOSFETをオフする際
には、ｎチャンネル及びｐチャンネルのMOSFETのどちら
においても、ゲートとソースが同電位になるので、ノイ
ズなどの影響を受けることがなく、確実にオフすること
ができる。従って、本発明におけるフリップフロップを
用いた制御回路によれば、３端子素子の主端子の電位が
フローティング状態であっても、３端子素子を確実にオ
ン・オフ駆動できる。
用のMOSFETのゲートに対し、そのMOSFETのソース電位を
出力するとともに、ゲートの制御のための電源の電位を
出力する。３端素子駆動用のMOSFETは、出力がソース電
位のときにはオフし、電源電位のときにはオンする。こ
こで、各電源は電位が異なっているので、３端子素子の
主端子の電位がフローティング状態であっても、ｎチャ
ンネル及びｐチャンネルのMOSFETの少なくとも一方は十
分大きなゲート電位を与えられて確実にオンすることが
できる。また、３端子素子駆動用のMOSFETをオフする際
には、ｎチャンネル及びｐチャンネルのMOSFETのどちら
においても、ゲートとソースが同電位になるので、ノイ
ズなどの影響を受けることがなく、確実にオフすること
ができる。従って、本発明におけるフリップフロップを
用いた制御回路によれば、３端子素子の主端子の電位が
フローティング状態であっても、３端子素子を確実にオ
ン・オフ駆動できる。
以下、本発明の一実施例を第１図により説明する。１は
主制御部の３端子半導体スイツチング素子であり、本実
施例の場合はnpnトランジスタである。2,3,4,5,6,7はｎ
チヤネルMOSFET、8,9,10,11,12はＰチヤネルMOSFET、1
4,15はダイオード、16,17は電源、G1は入力信号用端子
である。
主制御部の３端子半導体スイツチング素子であり、本実
施例の場合はnpnトランジスタである。2,3,4,5,6,7はｎ
チヤネルMOSFET、8,9,10,11,12はＰチヤネルMOSFET、1
4,15はダイオード、16,17は電源、G1は入力信号用端子
である。
トランジスタ１が順バイアス時の制御を第１図で説明す
る。入力信号端子G1に電源17と同電位の高電圧VHを入力
すると、MOSFET12のゲートとソース電位は同電位となる
のでオフ状態であるが、MOSFET7はオンし、MOSFET11の
ゲートには電源16の電圧が印加され、ソースには電源17
が印加されているのでオン状態となる。この結果MOSFET
3のゲートには電源17が印加され、ソースはトランジス
タ１のベースに接続されているのでMOSFET3もオンとな
る。一方、MOSFET4のゲートとソースは同電位となるの
でMOSFET4はオフ状態である。この結果トランジスタ１
のコレクタ接合を短絡する様に接続されているMOSFET2
のソースとゲートG2は同電位となるので、MOSFET2はオ
フ状態であり、トランジスタ１のベースに電流が供給さ
れない状態にある。
る。入力信号端子G1に電源17と同電位の高電圧VHを入力
すると、MOSFET12のゲートとソース電位は同電位となる
のでオフ状態であるが、MOSFET7はオンし、MOSFET11の
ゲートには電源16の電圧が印加され、ソースには電源17
が印加されているのでオン状態となる。この結果MOSFET
3のゲートには電源17が印加され、ソースはトランジス
タ１のベースに接続されているのでMOSFET3もオンとな
る。一方、MOSFET4のゲートとソースは同電位となるの
でMOSFET4はオフ状態である。この結果トランジスタ１
のコレクタ接合を短絡する様に接続されているMOSFET2
のソースとゲートG2は同電位となるので、MOSFET2はオ
フ状態であり、トランジスタ１のベースに電流が供給さ
れない状態にある。
又、MOSFET5のソースとゲートは同電位であるのでオフ
状態、MOSFET6のゲートには入力信号すなわち電源17と
同じ電圧VHが印加され、ソースは電源16の電位なのでオ
ン状態となる。従つて、MOSFET10のゲートには電源16が
印加され、ソースはトランジスタ１のコレクタに接続さ
れているのでオン状態となり、MOSFET9及びMOSFET8のゲ
ートG3にはそれぞれソース電位と同電位となるのでオフ
状態であり、トランジスタ１のベースに電流が供給でき
ない。このように入力端子G1に電源17と同電位の電圧VH
が入力された場合はトランジスタ１はオフの状態であ
る。
状態、MOSFET6のゲートには入力信号すなわち電源17と
同じ電圧VHが印加され、ソースは電源16の電位なのでオ
ン状態となる。従つて、MOSFET10のゲートには電源16が
印加され、ソースはトランジスタ１のコレクタに接続さ
れているのでオン状態となり、MOSFET9及びMOSFET8のゲ
ートG3にはそれぞれソース電位と同電位となるのでオフ
状態であり、トランジスタ１のベースに電流が供給でき
ない。このように入力端子G1に電源17と同電位の電圧VH
が入力された場合はトランジスタ１はオフの状態であ
る。
次に入力端子に電源16と同電位の低電圧VLを入力する
と、MOSFET13がオンとなり、MOSFET11のソースとゲート
は同電位となりオフ状態となる。MOSFET12のゲートには
電源16の電圧と同じVLが印加されるのでオンとなり、MO
SFET4のゲートには電源17が印加されオンとなる。従つ
てMOSFET3のゲートとソースは同電位となりMOSFET3はオ
フとなる。MOSFET2のゲートG2にも電源17が印加されて
オンとなり、トランジスタ１のベースに電流が流れ、ト
ランジスタ１はオンする。
と、MOSFET13がオンとなり、MOSFET11のソースとゲート
は同電位となりオフ状態となる。MOSFET12のゲートには
電源16の電圧と同じVLが印加されるのでオンとなり、MO
SFET4のゲートには電源17が印加されオンとなる。従つ
てMOSFET3のゲートとソースは同電位となりMOSFET3はオ
フとなる。MOSFET2のゲートG2にも電源17が印加されて
オンとなり、トランジスタ１のベースに電流が流れ、ト
ランジスタ１はオンする。
MOSFET6のゲートには電源16と同じ電圧VLが印加される
のでオフになる。MOSFET5のゲートには電源17が印加さ
れるのでオンとなり、 MOSFET9のゲートには電源16が印加されオンとなる。従
つてMOSFET10のゲートとソースは同電位となりオフとな
る。又、MOSFET8のゲートG3には電源16が印加されるの
でオン状態となり、トランジスタ１のベースにやはり電
流を供給し、トランジスタ１はオンする。この時、A,B
端子の電位がフローテイング状態にあつてもMOSFET2及
び３のゲート端子G2,G3電位とA,B端子の電位の高低関係
によらずnpnトランジスタ１をオンさせることができる
がその動作機構は端子間電位の相対関係により異なる。
のでオフになる。MOSFET5のゲートには電源17が印加さ
れるのでオンとなり、 MOSFET9のゲートには電源16が印加されオンとなる。従
つてMOSFET10のゲートとソースは同電位となりオフとな
る。又、MOSFET8のゲートG3には電源16が印加されるの
でオン状態となり、トランジスタ１のベースにやはり電
流を供給し、トランジスタ１はオンする。この時、A,B
端子の電位がフローテイング状態にあつてもMOSFET2及
び３のゲート端子G2,G3電位とA,B端子の電位の高低関係
によらずnpnトランジスタ１をオンさせることができる
がその動作機構は端子間電位の相対関係により異なる。
ゲート端子G2,G3の電位がA,B端子の電位よりも低い場合
はMOSFET2,8のソース、ドレイン電位がゲート電位より
高い状態になつている。従つてｎチヤネルMOSFET2はオ
フのままであるが、ＰチヤネルMOSFET8がオンする。そ
の結果、ＰチヤネルMOSFET8のソース・ドレイン間電流
がトランジスタ１のベースに流れ込みnpnトランジスタ
１がオンする。
はMOSFET2,8のソース、ドレイン電位がゲート電位より
高い状態になつている。従つてｎチヤネルMOSFET2はオ
フのままであるが、ＰチヤネルMOSFET8がオンする。そ
の結果、ＰチヤネルMOSFET8のソース・ドレイン間電流
がトランジスタ１のベースに流れ込みnpnトランジスタ
１がオンする。
一方、ゲート端子G2,G3の電位がA,B端子の電位よりも高
い場合はMOSFET2,8のソース・ドレイン電位がゲート電
位よりも低い状態になつている。従つてＰチヤネルMOSF
ET8はオフ状態のままであるが、ｎチヤネルMOSFET2がオ
ンする。その結果、ベース電流が供給されることになり
npnトランジスタ１がオンする。
い場合はMOSFET2,8のソース・ドレイン電位がゲート電
位よりも低い状態になつている。従つてＰチヤネルMOSF
ET8はオフ状態のままであるが、ｎチヤネルMOSFET2がオ
ンする。その結果、ベース電流が供給されることになり
npnトランジスタ１がオンする。
ゲート端子G2,G3の電位がＢ端子よりも高く、Ａ端子よ
りも低い場合は上記の両ケース又はいずれか一方のケー
スの動作が起こりnpnトランジスタ１がオンする。
りも低い場合は上記の両ケース又はいずれか一方のケー
スの動作が起こりnpnトランジスタ１がオンする。
以上のごとく、本実施例では主端子A,Bの電位がフロー
テイング状態にあつても確実に主駆動部のnpnトランジ
スタ１をオンオフ制御ができる。
テイング状態にあつても確実に主駆動部のnpnトランジ
スタ１をオンオフ制御ができる。
本実施例になる素子の特性は次のとおりである。npnト
ランジスタのBVCEOは200V,BVCBOは350Vである。又、入
出力間絶縁耐圧即ちA,B端子とG1端子間の絶縁耐圧は300
Vである。電源16,17として各々−5V及び＋5Vの電源を用
いた場合、G1に10Vのパルス信号を供給することによりn
pnトランジスタをフローテイング状態でもオンオフ駆動
することができ、その時のnpnトランジスタの通電電流
は30mAであつた。
ランジスタのBVCEOは200V,BVCBOは350Vである。又、入
出力間絶縁耐圧即ちA,B端子とG1端子間の絶縁耐圧は300
Vである。電源16,17として各々−5V及び＋5Vの電源を用
いた場合、G1に10Vのパルス信号を供給することによりn
pnトランジスタをフローテイング状態でもオンオフ駆動
することができ、その時のnpnトランジスタの通電電流
は30mAであつた。
以上のように主駆動部の３端子のスイツチング素子とし
てnpnトランジスタを用いて本発明の詳細を説明した
が、本発明はこれに限定されるものではなく、３端子の
スイツチング素子としては、npnトランジスタやFET,IGT
などの様な他の周知の３端子半導体スイツチング素子を
用いても全く同様の機能を達成できるものである。
てnpnトランジスタを用いて本発明の詳細を説明した
が、本発明はこれに限定されるものではなく、３端子の
スイツチング素子としては、npnトランジスタやFET,IGT
などの様な他の周知の３端子半導体スイツチング素子を
用いても全く同様の機能を達成できるものである。
本発明によれば主駆動部と制御部がMOSゲートを介して
結合されているので、入出力間が絶縁され、フリツプフ
ロツプ回路のオンオフ入力信号により主駆動部の電位が
フローテイング状態であつても確実にオンオフ制御がで
きる。
結合されているので、入出力間が絶縁され、フリツプフ
ロツプ回路のオンオフ入力信号により主駆動部の電位が
フローテイング状態であつても確実にオンオフ制御がで
きる。
第１図は本発明の一実施例の主駆動部及びフリツプフロ
ツプ制御の回路図である。 １……npnトランジスタ、2,3,4,5,6,7……ｎチヤネルMO
SFET、8,9,10,11,12,13……ＰチヤネルMOSFET、14,15…
…ダイオード、16,17……直流電圧源。
ツプ制御の回路図である。 １……npnトランジスタ、2,3,4,5,6,7……ｎチヤネルMO
SFET、8,9,10,11,12,13……ＰチヤネルMOSFET、14,15…
…ダイオード、16,17……直流電圧源。
Claims (1)
- 【請求項１】主駆動部に、一対の主端子と制御端子を備
えるオン・オフ可能な３端子素子を有し、 一方の主端子と制御端子の間には、ｎチャンネル及びｐ
チャンネルの３端子素子駆動用のMOSFETのソース及びド
レインを接続し、 ３端子素子駆動用のMOSFETの各々が、ゲートの制御のた
めに、電源と、複数のMOSFETから構成されるフリップフ
ロップ回路と、を備え、 各電源は電位が異なり、 各フリップフロップ回路は、３端子素子駆動用のMOSFET
のソースと電源と、に接続され、 各フリップフロップ回路の出力は、３端子素子駆動用の
MOSFETのゲートに接続されることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62110540A JPH0738579B2 (ja) | 1987-05-08 | 1987-05-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62110540A JPH0738579B2 (ja) | 1987-05-08 | 1987-05-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276322A JPS63276322A (ja) | 1988-11-14 |
| JPH0738579B2 true JPH0738579B2 (ja) | 1995-04-26 |
Family
ID=14538402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62110540A Expired - Lifetime JPH0738579B2 (ja) | 1987-05-08 | 1987-05-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738579B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617665A (ja) * | 1984-06-22 | 1986-01-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
-
1987
- 1987-05-08 JP JP62110540A patent/JPH0738579B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63276322A (ja) | 1988-11-14 |
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