JPH0262965B2 - - Google Patents
Info
- Publication number
- JPH0262965B2 JPH0262965B2 JP56070803A JP7080381A JPH0262965B2 JP H0262965 B2 JPH0262965 B2 JP H0262965B2 JP 56070803 A JP56070803 A JP 56070803A JP 7080381 A JP7080381 A JP 7080381A JP H0262965 B2 JPH0262965 B2 JP H0262965B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- type diffusion
- bipolar transistor
- electrode
- switching element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/8311—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having different channel structures
Landscapes
- Electronic Switches (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Amplifiers (AREA)
Description
本発明は改良されたスイツチング素子に関す
る。 従来、スイツチング素子としては、バイポーラ
トランジスタ、ダーリントン接続されたバイポー
ラトランジスタ、接合型FET、およびMOSFET
等が用いられている。これらの素子はその特性に
応じて適宜回路に組み込まれるが、短所となる特
性に基づいて回路を必要に応じて変更しなければ
ならない場合も往々にしてある。それぞれの素子
において問題となる特性は表１に示すような事項
となつている。
る。 従来、スイツチング素子としては、バイポーラ
トランジスタ、ダーリントン接続されたバイポー
ラトランジスタ、接合型FET、およびMOSFET
等が用いられている。これらの素子はその特性に
応じて適宜回路に組み込まれるが、短所となる特
性に基づいて回路を必要に応じて変更しなければ
ならない場合も往々にしてある。それぞれの素子
において問題となる特性は表１に示すような事項
となつている。
【表】
したがつて、従来、高速性と大容量化とは相反
する特性を有するもので、高速のスイツチング特
性を得ようとする場合は容量を大きくとれず、ま
た容量を大きくする素子を用いれば高速のスイツ
チング特性が得られないというのが現状であつ
た。 本発明の目的は、入力容量を含めたインピーダ
ンスを高めるとともに、スイツチのオン抵抗およ
びバイポーラトランジスタにみられるようなエミ
ツターベース間の蓄積電荷によるスイツチオフの
遅れを短縮できるようにして、高速、大容量化の
スイツチング素子を提供するにある。 このような目的を達成するために、本発明は、
MOSFET、接合型FETおよびバイポーラトラン
ジスタとからなり、MOSFETのソースと接合型
FETのドレインとが接続されその接続点がバイ
ポーラトランジスタのベースに接続されるととも
に、MOSFETのドレインとバイポーラトランジ
スタのコレクタとが接続されかつ接合型FETの
ソースとバイポーラトランジスタのソースとが接
続されて構成され、前記バイポーラトランジスタ
のコレクタ−エミツタ間の導通、非導通を前記
MOSFET、接合型FETの各ゲートの入力によつ
て制御されるようにしたものである。 以下実施例を用いて本発明を詳細に説明する。 第１図は本発明によるスイツチング素子の一実
施例を示す構成図である。このスイツチング素子
は、たとえばｎチヤンネル型のMOSFET１、た
とえばｐチヤンネル型の接合型FET２、および
たとえばnpn型のバイポーラトランジスタ３とか
ら構成される。MOSFETのソース（Ｓ）は接合
型FET２のドレインＤと接続され、その接続点
はバイポーラトランジスタ３のベースＢに接続さ
れている。また、MOSFET１のゲートＧは接合
型FET２のゲートＧに接続されている。さらに、
MOSFET１のドレインＤはバイポーラトランジ
スタ３のコレクタＣに接続され、接合型FET２
のソースＳはバイポーラトランジスタ３のエミツ
タＥに接続されている。 このように構成されたスイツチング素子は
MOSFET１のゲートＧと接合型FET２のゲート
Ｇの接続点がゲート電極４、バイポーラトランジ
スタ３のコレクタＣがドレイン電極５、およびバ
イポーラトランジスタ３のエミツタＥがソース電
極６として使用される。 そして、前記スイツチング素子は、たとえば半
導体の同一チツプ上に第２図に示すように組み込
まれる。高抵停のn-型半導体基板７があり、こ
のｎ−型半導体基板７の裏面には、n+型不純物
が拡散されてn+型半導体層８が形成されている。
前記n-型半導体基板７の主表面には円環状に形
成されたｐ型拡散層９が形成され、さらに、この
ｐ型拡散層９内にはこのｐ型拡散層９と同心状
に、n+型拡散層１０が形成されている。このn+
型拡散層１０はその表面の一部に電極１１が形成
され、この電極１１の領域を除いて絶縁膜である
シリコン酸化膜１２が形成されている。このシリ
コン酸素膜１２面には、前記ｐ型拡散層９のうち
n+型拡散層１０に囲まれる部分の領域上に電極
１３が形成されている。 このようにして、電極１１をソース電極、電極
１３をゲート電極、およびn+型半導体層８面に
形成された電極１４をドレイン電極とする
MOSFET１が形成されている。 また、n-型半導体基板の主表面において、前
記ｐ型拡散層９と接触かつ包囲してｐ型拡散層１
５が形成され、さらに、このｐ型拡散層１５内に
はこのｐ型拡散層１５と同心状にn+型拡散層１
６が形成されている。このn+型拡散層１６はそ
の表面の一部に電極１７が形成されているととも
に、前記ｐ型拡散層９の表面の一部には前記電極
１１が延在されて形成され、これら電極１７，１
１の領域を除いてシリコン酸化膜１２が形成され
ている。 このようにして電極１７をエミツタ電極、電極
１１をベース電極、電極１４をコレクタ電極とす
るバイポーラトランジスタ３が形成されている。 さらに、n-型半導体基板７の主表面において、
前記ｐ型拡散層１５と離間してｐ型拡散層１８が
形成され、このｐ型拡散層１８内にはｎ型拡散層
１９が形成されている。そして、このｎ型拡散層
１９内には、ｐ型拡散層２０が形成されている。
このｐ型拡散層２０の両端にはその一部にそれぞ
れ電極２１，２２が形成され、また前記ｎ型拡散
層１９の一部には電極２３が形成されている。こ
れら電極２１〜２３の領域を除いてシリコン酸化
膜１２が形成されている。 このようにして、ｐ型拡散層１８であるアイソ
レーシヨン層内には、電極２１，２２をそれぞれ
ソース電極、ドレイン電極、および電極２３をゲ
ート電極とする接合型FET２が形成されている。 なお、このように構成された複数の素子から構
成されるスイツチング素子は、そのチツプ表面に
おいて、各拡散層の共通接続が考慮されて第２図
に示すようにたとえば蒸着配線を用いて結線され
ている。 次にこの構造におけるスイツチング素子の動作
を説明する。 第２図において、まず、ゲート電極４に電圧印
加がない場合、n+拡散層１０、ｐ型拡散層９、
およびn-型半導体基板８で形成されるMOSFET
において、シリコン酸化膜１２を介して設けられ
たゲート電極１３の電圧がゼロであり、したがつ
てｐ型拡散層９の表面にはチヤネルが形成されな
いので、このMOSFETはOFF状態となる。ま
た、ｐ型拡散層２０における電極２１，２２間は
接合型FETを形成しているが、そのゲート電極
２３には電圧が印加されていないので電極２１，
２２間はｐ型拡散層２０で短絡され接合型FET
はON状態となつている。したがつて、ゲート電
極４に加わる電圧はn-型半導体基板７、ｐ型拡
散層１５、ｐ型拡散層９、ｐ型拡散層１８で阻止
され、スイツチング素子はOFF状態になる。 そして、ゲート電極４に電圧が印加された場合
上述したMOSFETにおいて、そのゲート電極１
３に印加された電圧がシリコン酸化膜１２を介し
てｐ型拡散層の表面にチヤネルを形成するため、
ドレイン電極４、n+型拡散層８、n-型拡散層７、
ｐ型拡散層９に形成されるチヤネル、n+拡散層
１０、電極１１、ｐ型拡散層１５、n+型拡散層
１６、ソース電極６の電流経路が形成される。こ
れによりMOSFET、バイポーラトランジスタが
共にオン状態になる。なお、バイポーラトランジ
スタのベース、エミツタ間をｐ型拡散層９で短絡
されていた経路は、接合型FETのｎ型拡散層１
９に正の電圧が印加されることによつて、ｎ型拡
散層１９とｐ型拡散層２０の間が逆バイアス状態
となり、その境界に空乏層が発達し、表面近く浅
い層で形成されているｐ型拡散層２０の部分が空
乏層域に入り、いわゆるピンチオフとなる。した
がつて、この経路の接合型FETはOFF状態とな
り、この状態においては、バイポーラトランジス
タのコレクタ、ベース間はMOSFETのドレイ
ン、ソース間のオン抵抗で短絡される結果、全体
のオン抵抗はバイポーラを前段とするいわゆるダ
ーリントン接続よりも小さくすることができる。
その理由は、ダーリントン接続は、いずれのトラ
ンジスタも飽和すなわちベース−コレクタ、ベー
ス−エミツタ間が共に順バイアスとなることがで
きないのに比べて、実施例に示すスイツチング素
子ではMOSFETが抵抗特性を示すからである。 接合型FETの効果、実施例に示すスイツチン
グ素子がオン状態からオフ状態に移行するとき、
バイポーラトランジスタのベース、エミツタ間
（ｐ型拡散層１５−n+型拡散層１６）に蓄積され
た電荷を短絡、消滅させる結果、同蓄積電荷に伴
う蓄積時間が短絡され、高速度のスイツチングが
可能となる。 したがつて、前記スイツチング素子は、特にそ
のバイポーラトランジスタのONにあつては、
MOSIFET１を介したON信号によつてなされる
ためインピーダンスを大きくすることができ、ま
た、前記バイポーラトランジスタのOFFにあつ
て接合型FETを介したOFF信号によつてなされ
るため、スイツチオフの遅れを短縮できるように
なる。 このため高速、大容量化のスイツチング素子を
得ることができる。 このようにしたスイツチング素子は、その特性
が従来のバイポーラトランジスタ等と比較して、
表２のように改善されることが判る。
する特性を有するもので、高速のスイツチング特
性を得ようとする場合は容量を大きくとれず、ま
た容量を大きくする素子を用いれば高速のスイツ
チング特性が得られないというのが現状であつ
た。 本発明の目的は、入力容量を含めたインピーダ
ンスを高めるとともに、スイツチのオン抵抗およ
びバイポーラトランジスタにみられるようなエミ
ツターベース間の蓄積電荷によるスイツチオフの
遅れを短縮できるようにして、高速、大容量化の
スイツチング素子を提供するにある。 このような目的を達成するために、本発明は、
MOSFET、接合型FETおよびバイポーラトラン
ジスタとからなり、MOSFETのソースと接合型
FETのドレインとが接続されその接続点がバイ
ポーラトランジスタのベースに接続されるととも
に、MOSFETのドレインとバイポーラトランジ
スタのコレクタとが接続されかつ接合型FETの
ソースとバイポーラトランジスタのソースとが接
続されて構成され、前記バイポーラトランジスタ
のコレクタ−エミツタ間の導通、非導通を前記
MOSFET、接合型FETの各ゲートの入力によつ
て制御されるようにしたものである。 以下実施例を用いて本発明を詳細に説明する。 第１図は本発明によるスイツチング素子の一実
施例を示す構成図である。このスイツチング素子
は、たとえばｎチヤンネル型のMOSFET１、た
とえばｐチヤンネル型の接合型FET２、および
たとえばnpn型のバイポーラトランジスタ３とか
ら構成される。MOSFETのソース（Ｓ）は接合
型FET２のドレインＤと接続され、その接続点
はバイポーラトランジスタ３のベースＢに接続さ
れている。また、MOSFET１のゲートＧは接合
型FET２のゲートＧに接続されている。さらに、
MOSFET１のドレインＤはバイポーラトランジ
スタ３のコレクタＣに接続され、接合型FET２
のソースＳはバイポーラトランジスタ３のエミツ
タＥに接続されている。 このように構成されたスイツチング素子は
MOSFET１のゲートＧと接合型FET２のゲート
Ｇの接続点がゲート電極４、バイポーラトランジ
スタ３のコレクタＣがドレイン電極５、およびバ
イポーラトランジスタ３のエミツタＥがソース電
極６として使用される。 そして、前記スイツチング素子は、たとえば半
導体の同一チツプ上に第２図に示すように組み込
まれる。高抵停のn-型半導体基板７があり、こ
のｎ−型半導体基板７の裏面には、n+型不純物
が拡散されてn+型半導体層８が形成されている。
前記n-型半導体基板７の主表面には円環状に形
成されたｐ型拡散層９が形成され、さらに、この
ｐ型拡散層９内にはこのｐ型拡散層９と同心状
に、n+型拡散層１０が形成されている。このn+
型拡散層１０はその表面の一部に電極１１が形成
され、この電極１１の領域を除いて絶縁膜である
シリコン酸化膜１２が形成されている。このシリ
コン酸素膜１２面には、前記ｐ型拡散層９のうち
n+型拡散層１０に囲まれる部分の領域上に電極
１３が形成されている。 このようにして、電極１１をソース電極、電極
１３をゲート電極、およびn+型半導体層８面に
形成された電極１４をドレイン電極とする
MOSFET１が形成されている。 また、n-型半導体基板の主表面において、前
記ｐ型拡散層９と接触かつ包囲してｐ型拡散層１
５が形成され、さらに、このｐ型拡散層１５内に
はこのｐ型拡散層１５と同心状にn+型拡散層１
６が形成されている。このn+型拡散層１６はそ
の表面の一部に電極１７が形成されているととも
に、前記ｐ型拡散層９の表面の一部には前記電極
１１が延在されて形成され、これら電極１７，１
１の領域を除いてシリコン酸化膜１２が形成され
ている。 このようにして電極１７をエミツタ電極、電極
１１をベース電極、電極１４をコレクタ電極とす
るバイポーラトランジスタ３が形成されている。 さらに、n-型半導体基板７の主表面において、
前記ｐ型拡散層１５と離間してｐ型拡散層１８が
形成され、このｐ型拡散層１８内にはｎ型拡散層
１９が形成されている。そして、このｎ型拡散層
１９内には、ｐ型拡散層２０が形成されている。
このｐ型拡散層２０の両端にはその一部にそれぞ
れ電極２１，２２が形成され、また前記ｎ型拡散
層１９の一部には電極２３が形成されている。こ
れら電極２１〜２３の領域を除いてシリコン酸化
膜１２が形成されている。 このようにして、ｐ型拡散層１８であるアイソ
レーシヨン層内には、電極２１，２２をそれぞれ
ソース電極、ドレイン電極、および電極２３をゲ
ート電極とする接合型FET２が形成されている。 なお、このように構成された複数の素子から構
成されるスイツチング素子は、そのチツプ表面に
おいて、各拡散層の共通接続が考慮されて第２図
に示すようにたとえば蒸着配線を用いて結線され
ている。 次にこの構造におけるスイツチング素子の動作
を説明する。 第２図において、まず、ゲート電極４に電圧印
加がない場合、n+拡散層１０、ｐ型拡散層９、
およびn-型半導体基板８で形成されるMOSFET
において、シリコン酸化膜１２を介して設けられ
たゲート電極１３の電圧がゼロであり、したがつ
てｐ型拡散層９の表面にはチヤネルが形成されな
いので、このMOSFETはOFF状態となる。ま
た、ｐ型拡散層２０における電極２１，２２間は
接合型FETを形成しているが、そのゲート電極
２３には電圧が印加されていないので電極２１，
２２間はｐ型拡散層２０で短絡され接合型FET
はON状態となつている。したがつて、ゲート電
極４に加わる電圧はn-型半導体基板７、ｐ型拡
散層１５、ｐ型拡散層９、ｐ型拡散層１８で阻止
され、スイツチング素子はOFF状態になる。 そして、ゲート電極４に電圧が印加された場合
上述したMOSFETにおいて、そのゲート電極１
３に印加された電圧がシリコン酸化膜１２を介し
てｐ型拡散層の表面にチヤネルを形成するため、
ドレイン電極４、n+型拡散層８、n-型拡散層７、
ｐ型拡散層９に形成されるチヤネル、n+拡散層
１０、電極１１、ｐ型拡散層１５、n+型拡散層
１６、ソース電極６の電流経路が形成される。こ
れによりMOSFET、バイポーラトランジスタが
共にオン状態になる。なお、バイポーラトランジ
スタのベース、エミツタ間をｐ型拡散層９で短絡
されていた経路は、接合型FETのｎ型拡散層１
９に正の電圧が印加されることによつて、ｎ型拡
散層１９とｐ型拡散層２０の間が逆バイアス状態
となり、その境界に空乏層が発達し、表面近く浅
い層で形成されているｐ型拡散層２０の部分が空
乏層域に入り、いわゆるピンチオフとなる。した
がつて、この経路の接合型FETはOFF状態とな
り、この状態においては、バイポーラトランジス
タのコレクタ、ベース間はMOSFETのドレイ
ン、ソース間のオン抵抗で短絡される結果、全体
のオン抵抗はバイポーラを前段とするいわゆるダ
ーリントン接続よりも小さくすることができる。
その理由は、ダーリントン接続は、いずれのトラ
ンジスタも飽和すなわちベース−コレクタ、ベー
ス−エミツタ間が共に順バイアスとなることがで
きないのに比べて、実施例に示すスイツチング素
子ではMOSFETが抵抗特性を示すからである。 接合型FETの効果、実施例に示すスイツチン
グ素子がオン状態からオフ状態に移行するとき、
バイポーラトランジスタのベース、エミツタ間
（ｐ型拡散層１５−n+型拡散層１６）に蓄積され
た電荷を短絡、消滅させる結果、同蓄積電荷に伴
う蓄積時間が短絡され、高速度のスイツチングが
可能となる。 したがつて、前記スイツチング素子は、特にそ
のバイポーラトランジスタのONにあつては、
MOSIFET１を介したON信号によつてなされる
ためインピーダンスを大きくすることができ、ま
た、前記バイポーラトランジスタのOFFにあつ
て接合型FETを介したOFF信号によつてなされ
るため、スイツチオフの遅れを短縮できるように
なる。 このため高速、大容量化のスイツチング素子を
得ることができる。 このようにしたスイツチング素子は、その特性
が従来のバイポーラトランジスタ等と比較して、
表２のように改善されることが判る。
【表】
【表】
なお、実施例によるスイツチング素子の飽和電
圧に対する電流の特性をバイポーラトランジス
タ、ダーリントン接続されたトランジスタ、接合
型FET、MOSFETと比較すると第３図のグラフ
に示すようになることが判明した。図中直線Ａは
バイポーラトランジスタ、曲線Ｂはダーリントン
接続されたバイポーラトランジスタ、直線Ｃは接
合型FETおよびMOSFET、直線Ｄは本実施例に
よるスイツチング素子である。 第４図は本実施例によるスイツチング素子の動
作波形を示す図である。同図においてａは入力駆
動電圧、ｂはバイポーラトランジスタ段のベース
電流波形、ｃはコレクタ部電圧波形を示してい
る。この動作波形で示される本実施例のスイツチ
ング素子の動作波形を第５図に示すように等価の
バイポーラトランジスタ対比で示される利点は次
の事項が掲げられる。 (1) ベース部の電流がコレクタ部のオン電圧に比
例して流れるので、ベース部電流の広がり時間
効果が自動的に補正されるベース電流波形とな
り、オン直後の電圧が小さくなる。ここで、ベ
ース部電流の広がり時間効果とは、ベース電流
が流れはじめてから十分な値に達し、これにつ
れてコレクタ電圧が定常的な小さな値のオン電
圧に達するまでに、幾らかの時間がかかること
を意味している。この広がり時間効果が自動的
に補正されるのは、本実施例のオン時の動作が
基本的にダーリントンと同じ動作であるからで
ある。つまり、ダーリントン入力においては、
ベース電流はコレクタ電圧により供給されるの
で、コレクタ電圧が十分に低い値に達する迄
は、コレクタ電圧に比例してベース電流が流れ
る。したがつて、オンされる初期にはコレクタ
電圧が高いから、これにより第４図ｂの左端部
に表われたピークのように、十分大きなベース
電流が流れ、広がり時間が短縮されるのであ
る。 (2) ベース部への電流が必要最小限になり、オフ
時の電流引き抜き効果が大きいので蓄積時間が
１桁近く短縮できる。 (3) 入力容量が小さく、ミラー効果が少ないの
で、オン、オフの変化が高速になる。つまり、
本実施例の入力段のMOSFET１や接合型FET
２は入力容量が小さいことから、パイポーラト
ランジスタ３に大きなベース・コレクタ容量
（ミラー容量）があつても、入力端子（ゲート
電極４）からみた場合にはその影響が小さく、
等価的にMOSFET１や接合型FET２に支配さ
れて入力容量が小さくなるので、ミラー効果が
少なく、高速動作可能になる。 (4) ベース部への電流が小さく、総てコレクタ部
から供給されるので、スイツチの駆動効率が高
い。 本実施例に示すスイツチング素子の特徴の一つ
である低入力容量の特性は、高周波駆動時の入力
駆動電力を著しく小さくすることができるため、
CMOS（相補型MOS）論理回路による直接駆動を
可能にし、高周波スイツチング安定化電源に応用
して好適であり、電源回路の低コスト化、信頼性
向上を可能にすることができる。 第６図は本実施例によるスイツチング素子を使
用した入出力絶縁形の高周波スイツチング直流安
定化電源の一実施例を示す回路図である。
AC100Vを整流平滑した直流入力電源３０間に高
周波トランス３１の一次巻線とスイツチング素子
３２が直列接続されている。トランス３１の二次
巻線は整流ダイオードおよび空心リアクトル、フ
イルムコンデンサよりなる整流平滑回路３３を介
して出力端子３５へ接続されている。一方、出力
端子３５には出力電圧検出ブリツジと差動アンプ
からなる誤差増幅回路３６を介して半導体ホトカ
プラ３７の入力ダイオードへ接続され、出力側は
CMOSのタイマで構成するPWM（パルス幅変調）
回路３８の制御入力へ接続されており、その出力
側はスイツチング素子３２のゲート電極へ接続さ
れている。PWM回路３８の電源端子には、電源
３０から抵抗、ツエナーダイオード、コンデンサ
の分圧回路からなる補助電源回路３９が接続され
ている。 CMOSからなるPWM回路３８は、たとえば、
アステーブルマルチバイブレータモードで使用さ
れている。PWM回路３８の出力パルス幅はホト
カプラからの出力が０のときに電源が許容最大出
力をとるようなパルス幅に設定されている。すな
わちパルス幅はホトカプラの出力に反比例的に狭
められる極性にしている。 このような構成における動作は次のようにな
る。まず電源回路に入力電源３０の電圧が印加さ
れると補助電源３９を介してPWM回路３８の電
圧が確立し、PWM回路３８は許容最大パルス幅
出力でスイツチング素子３２をスイツチングす
る。したがつて出力端子３５の出力電圧は０から
急速に立ち上り、誤差増幅回路３６のブリツジ出
力がほぼ０になる規定の出力電圧に達し、出力電
圧は安定化される。 このようにすれば絶縁電源は小さな駆動容量で
CMOS論理回路による直接駆動が可能になる点
に基づき、電源として下記のような利点を有す
る。 (1) 回路が簡単になり低コストにできる。 (2) 高周波動作が容易になり小形にできる。 (3) 起動が確実で、制御も速応性にできる。 (4) 絶縁個所が極小にでき、耐圧、耐サージが容
易にできる。 以上述べたように本発明によるスイツチング素
子によれば、入力容量を含めたインピーダンスを
高めるとともに、スイツチのオン抵抗およびバイ
ポーラトランジスタに見られるようなエミツター
ベース間の蓄積電荷によるスイツチオフの遅れを
短縮できるようにして高速、大容量化にできる。
圧に対する電流の特性をバイポーラトランジス
タ、ダーリントン接続されたトランジスタ、接合
型FET、MOSFETと比較すると第３図のグラフ
に示すようになることが判明した。図中直線Ａは
バイポーラトランジスタ、曲線Ｂはダーリントン
接続されたバイポーラトランジスタ、直線Ｃは接
合型FETおよびMOSFET、直線Ｄは本実施例に
よるスイツチング素子である。 第４図は本実施例によるスイツチング素子の動
作波形を示す図である。同図においてａは入力駆
動電圧、ｂはバイポーラトランジスタ段のベース
電流波形、ｃはコレクタ部電圧波形を示してい
る。この動作波形で示される本実施例のスイツチ
ング素子の動作波形を第５図に示すように等価の
バイポーラトランジスタ対比で示される利点は次
の事項が掲げられる。 (1) ベース部の電流がコレクタ部のオン電圧に比
例して流れるので、ベース部電流の広がり時間
効果が自動的に補正されるベース電流波形とな
り、オン直後の電圧が小さくなる。ここで、ベ
ース部電流の広がり時間効果とは、ベース電流
が流れはじめてから十分な値に達し、これにつ
れてコレクタ電圧が定常的な小さな値のオン電
圧に達するまでに、幾らかの時間がかかること
を意味している。この広がり時間効果が自動的
に補正されるのは、本実施例のオン時の動作が
基本的にダーリントンと同じ動作であるからで
ある。つまり、ダーリントン入力においては、
ベース電流はコレクタ電圧により供給されるの
で、コレクタ電圧が十分に低い値に達する迄
は、コレクタ電圧に比例してベース電流が流れ
る。したがつて、オンされる初期にはコレクタ
電圧が高いから、これにより第４図ｂの左端部
に表われたピークのように、十分大きなベース
電流が流れ、広がり時間が短縮されるのであ
る。 (2) ベース部への電流が必要最小限になり、オフ
時の電流引き抜き効果が大きいので蓄積時間が
１桁近く短縮できる。 (3) 入力容量が小さく、ミラー効果が少ないの
で、オン、オフの変化が高速になる。つまり、
本実施例の入力段のMOSFET１や接合型FET
２は入力容量が小さいことから、パイポーラト
ランジスタ３に大きなベース・コレクタ容量
（ミラー容量）があつても、入力端子（ゲート
電極４）からみた場合にはその影響が小さく、
等価的にMOSFET１や接合型FET２に支配さ
れて入力容量が小さくなるので、ミラー効果が
少なく、高速動作可能になる。 (4) ベース部への電流が小さく、総てコレクタ部
から供給されるので、スイツチの駆動効率が高
い。 本実施例に示すスイツチング素子の特徴の一つ
である低入力容量の特性は、高周波駆動時の入力
駆動電力を著しく小さくすることができるため、
CMOS（相補型MOS）論理回路による直接駆動を
可能にし、高周波スイツチング安定化電源に応用
して好適であり、電源回路の低コスト化、信頼性
向上を可能にすることができる。 第６図は本実施例によるスイツチング素子を使
用した入出力絶縁形の高周波スイツチング直流安
定化電源の一実施例を示す回路図である。
AC100Vを整流平滑した直流入力電源３０間に高
周波トランス３１の一次巻線とスイツチング素子
３２が直列接続されている。トランス３１の二次
巻線は整流ダイオードおよび空心リアクトル、フ
イルムコンデンサよりなる整流平滑回路３３を介
して出力端子３５へ接続されている。一方、出力
端子３５には出力電圧検出ブリツジと差動アンプ
からなる誤差増幅回路３６を介して半導体ホトカ
プラ３７の入力ダイオードへ接続され、出力側は
CMOSのタイマで構成するPWM（パルス幅変調）
回路３８の制御入力へ接続されており、その出力
側はスイツチング素子３２のゲート電極へ接続さ
れている。PWM回路３８の電源端子には、電源
３０から抵抗、ツエナーダイオード、コンデンサ
の分圧回路からなる補助電源回路３９が接続され
ている。 CMOSからなるPWM回路３８は、たとえば、
アステーブルマルチバイブレータモードで使用さ
れている。PWM回路３８の出力パルス幅はホト
カプラからの出力が０のときに電源が許容最大出
力をとるようなパルス幅に設定されている。すな
わちパルス幅はホトカプラの出力に反比例的に狭
められる極性にしている。 このような構成における動作は次のようにな
る。まず電源回路に入力電源３０の電圧が印加さ
れると補助電源３９を介してPWM回路３８の電
圧が確立し、PWM回路３８は許容最大パルス幅
出力でスイツチング素子３２をスイツチングす
る。したがつて出力端子３５の出力電圧は０から
急速に立ち上り、誤差増幅回路３６のブリツジ出
力がほぼ０になる規定の出力電圧に達し、出力電
圧は安定化される。 このようにすれば絶縁電源は小さな駆動容量で
CMOS論理回路による直接駆動が可能になる点
に基づき、電源として下記のような利点を有す
る。 (1) 回路が簡単になり低コストにできる。 (2) 高周波動作が容易になり小形にできる。 (3) 起動が確実で、制御も速応性にできる。 (4) 絶縁個所が極小にでき、耐圧、耐サージが容
易にできる。 以上述べたように本発明によるスイツチング素
子によれば、入力容量を含めたインピーダンスを
高めるとともに、スイツチのオン抵抗およびバイ
ポーラトランジスタに見られるようなエミツター
ベース間の蓄積電荷によるスイツチオフの遅れを
短縮できるようにして高速、大容量化にできる。
第１図は本発明によるスイツチング素子の一実
施例を示す構成図、第２図は前記スイツチング素
子を同一チツプ上に組み込んだ場合の構成図、第
３図は前記スイツチング素子の飽和電圧に対する
電流特性を他の従来の素子と比較して示したグラ
フ、第４図は前記スイツチング素子の効果を示す
波形図、第５図は第４図のグラフと対比させる従
来の素子の波形図、第６図は本発明によるスイツ
チング素子を利用した回路の一実施例を示す回路
図である。 １…MOSFET、２…接合型FET、３…バイポ
ーラトランジスタ、４…ゲート電極、５…ドレイ
ン電極、６…ソース電極。
施例を示す構成図、第２図は前記スイツチング素
子を同一チツプ上に組み込んだ場合の構成図、第
３図は前記スイツチング素子の飽和電圧に対する
電流特性を他の従来の素子と比較して示したグラ
フ、第４図は前記スイツチング素子の効果を示す
波形図、第５図は第４図のグラフと対比させる従
来の素子の波形図、第６図は本発明によるスイツ
チング素子を利用した回路の一実施例を示す回路
図である。 １…MOSFET、２…接合型FET、３…バイポ
ーラトランジスタ、４…ゲート電極、５…ドレイ
ン電極、６…ソース電極。
Claims (1)
- １ バイポーラトランジスタと、このバイポーラ
トランジスタのコレクタがドレインに、前記バイ
ポーラトランジスタのベースがソースにそれぞれ
接続されたMOSFETと、前記バイポーラトラン
ジスタのエミツタがソースに前記バイポーラトラ
ンジスタのベースがドレインにそれぞれ接続され
た接合型FETと、からなり、前記MOSFETと接
合型FETの各ゲートの共通接続点をゲート端子
に、前記バイポーラトランジスタのコレクタをド
レイン端子に、前記バイポーラトランジスタのエ
ミツタをソース端子とし、かつ、前記MOSFET
は前記ゲート端子にON信号が入力された際に
ONとなり、前記接合型FETは、前記ゲート端子
にOFF信号が入力された際にONとなる素子とし
たことを特徴としたスイツチング素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56070803A JPS57186833A (en) | 1981-05-13 | 1981-05-13 | Switching element |
| US06/376,575 US4604535A (en) | 1981-05-13 | 1982-05-10 | FET-bipolar switching device and circuit |
| EP82104128A EP0065269B1 (en) | 1981-05-13 | 1982-05-12 | Switching device and circuit |
| DE8282104128T DE3272848D1 (en) | 1981-05-13 | 1982-05-12 | Switching device and circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56070803A JPS57186833A (en) | 1981-05-13 | 1981-05-13 | Switching element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57186833A JPS57186833A (en) | 1982-11-17 |
| JPH0262965B2 true JPH0262965B2 (ja) | 1990-12-27 |
Family
ID=13442069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56070803A Granted JPS57186833A (en) | 1981-05-13 | 1981-05-13 | Switching element |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4604535A (ja) |
| EP (1) | EP0065269B1 (ja) |
| JP (1) | JPS57186833A (ja) |
| DE (1) | DE3272848D1 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5014102A (en) * | 1982-04-01 | 1991-05-07 | General Electric Company | MOSFET-gated bipolar transistors and thyristors with both turn-on and turn-off capability having single-polarity gate input signal |
| JPS5939060A (ja) * | 1982-08-27 | 1984-03-03 | Hitachi Ltd | 半導体集積回路装置 |
| JPS5994452A (ja) * | 1982-11-22 | 1984-05-31 | Fuji Electric Co Ltd | 複合形トランジスタ |
| JPS59103425A (ja) * | 1982-12-06 | 1984-06-14 | Hitachi Ltd | スイツチングデバイス |
| US4518926A (en) * | 1982-12-20 | 1985-05-21 | At&T Bell Laboratories | Gate-coupled field-effect transistor pair amplifier |
| DE3301648A1 (de) * | 1983-01-19 | 1984-07-19 | Siemens AG, 1000 Berlin und 8000 München | Misfet mit eingangsverstaerker |
| JPS6062150A (ja) * | 1983-09-14 | 1985-04-10 | Nec Kansai Ltd | 半導体装置 |
| JPS6062149A (ja) * | 1983-09-14 | 1985-04-10 | Nec Kansai Ltd | 半導体装置 |
| JPH0795395B2 (ja) * | 1984-02-13 | 1995-10-11 | 株式会社日立製作所 | 半導体集積回路 |
| US4678936A (en) * | 1984-02-17 | 1987-07-07 | Analog Devices, Incorporated | MOS-cascoded bipolar current sources in non-epitaxial structure |
| FR2564263B1 (fr) * | 1984-05-11 | 1986-09-19 | Radiotechnique Compelec | Relais statique pour courant continu basse tension |
| US4868628A (en) * | 1984-08-22 | 1989-09-19 | Signetics Corporation | CMOS RAM with merged bipolar transistor |
| EP0176753A1 (de) * | 1984-09-27 | 1986-04-09 | Siemens Aktiengesellschaft | Darlington-Schaltung mit einem Feldeffekttransistor und einen bipolaren Ausgangstransistor |
| JPS61107813A (ja) * | 1984-10-30 | 1986-05-26 | Mitsubishi Electric Corp | 半導体装置 |
| JPS61180472A (ja) * | 1985-02-05 | 1986-08-13 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6242614A (ja) * | 1985-08-20 | 1987-02-24 | Fujitsu Ltd | 複合トランジスタ形インバ−タ |
| US4760431A (en) * | 1985-09-30 | 1988-07-26 | Kabushiki Kaisha Toshiba | Gate turn-off thyristor with independent turn-on/off controlling transistors |
| JPS6342216A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | バイポ−ラトランジスタと電界効果トランジスタとを含む複合回路 |
| IT1213411B (it) * | 1986-12-17 | 1989-12-20 | Sgs Microelettronica Spa | Struttura mos di potenza con dispositivo di protezione contro le sovratensioni e processo per lasua fabbricazione. |
| US4885486A (en) * | 1987-12-21 | 1989-12-05 | Sundstrand Corp. | Darlington amplifier with high speed turnoff |
| US5089433A (en) * | 1988-08-08 | 1992-02-18 | National Semiconductor Corporation | Bipolar field-effect electrically erasable programmable read only memory cell and method of manufacture |
| US5172409A (en) * | 1990-07-02 | 1992-12-15 | Motorola, Inc. | Precision FET control loop |
| US5138202A (en) * | 1991-02-27 | 1992-08-11 | Allied-Signal Inc. | Proportional base drive circuit |
| JP3433359B2 (ja) * | 1993-06-18 | 2003-08-04 | 日本テキサス・インスツルメンツ株式会社 | 低電圧出力駆動回路 |
| DE4334186C2 (de) * | 1993-10-07 | 1996-06-13 | Telefunken Microelectron | Integrierter Zeitschalter |
| DE19534388B4 (de) * | 1994-09-19 | 2009-03-19 | International Rectifier Corp., El Segundo | IGBT-Transistorbauteil |
| US6242967B1 (en) * | 1998-06-15 | 2001-06-05 | Fuji Electric Co., Ltd. | Low on resistance high speed off switching device having unipolar transistors |
| US9553208B2 (en) * | 2013-09-16 | 2017-01-24 | Infineon Technologies Ag | Current sensor device |
| US11165422B2 (en) | 2020-04-01 | 2021-11-02 | Delta Electronics, Inc. | Gate driver circuit with reduced power semiconductor conduction loss |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4836975B1 (ja) * | 1967-12-06 | 1973-11-08 | ||
| GB1251693A (ja) * | 1968-02-29 | 1971-10-27 | ||
| US3909837A (en) * | 1968-12-31 | 1975-09-30 | Texas Instruments Inc | High-speed transistor with rectifying contact connected between base and collector |
| JPS5226183A (en) * | 1975-08-25 | 1977-02-26 | Hitachi Ltd | Complementary mis integrated circuit for wrist watch |
| US4066917A (en) * | 1976-05-03 | 1978-01-03 | National Semiconductor Corporation | Circuit combining bipolar transistor and JFET's to produce a constant voltage characteristic |
| FR2422258A1 (fr) * | 1978-01-19 | 1979-11-02 | Radiotechnique Compelec | Dispositif semiconducteur monolithique a transistors de types mos et bipolaire |
| US4286175A (en) * | 1979-05-21 | 1981-08-25 | Exxon Research & Engineering Co. | VMOS/Bipolar dual-triggered switch |
| US4303841A (en) * | 1979-05-21 | 1981-12-01 | Exxon Research & Engineering Co. | VMOS/Bipolar power switch |
| US4356416A (en) * | 1980-07-17 | 1982-10-26 | General Electric Company | Voltage controlled non-saturating semiconductor switch and voltage converter circuit employing same |
-
1981
- 1981-05-13 JP JP56070803A patent/JPS57186833A/ja active Granted
-
1982
- 1982-05-10 US US06/376,575 patent/US4604535A/en not_active Expired - Fee Related
- 1982-05-12 EP EP82104128A patent/EP0065269B1/en not_active Expired
- 1982-05-12 DE DE8282104128T patent/DE3272848D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0065269A3 (en) | 1983-02-09 |
| US4604535A (en) | 1986-08-05 |
| DE3272848D1 (en) | 1986-10-02 |
| EP0065269A2 (en) | 1982-11-24 |
| JPS57186833A (en) | 1982-11-17 |
| EP0065269B1 (en) | 1986-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0262965B2 (ja) | ||
| US4356416A (en) | Voltage controlled non-saturating semiconductor switch and voltage converter circuit employing same | |
| US4500801A (en) | Self-powered nonregenerative fast gate turn-off FET | |
| US5742196A (en) | Level-shifting circuit and high-side driver including such a level-shifting circuit | |
| US6034413A (en) | High speed biCMOS gate power for power MOSFETs incorporating improved injection immunity | |
| US4945266A (en) | Composite semiconductor device | |
| JPS6382123A (ja) | 駆動回路 | |
| US6628532B1 (en) | Drive circuit for a voltage-controlled switch | |
| US5570057A (en) | Three-terminal insulated-gate power electronic device with a variable-slope saturated output characterisitic depending in a discontinuous way on the output current | |
| JPS61107813A (ja) | 半導体装置 | |
| EP0190931A2 (en) | Monolithic bipolar MOS switching device | |
| JPH09252126A (ja) | 電流制限回路を備えた絶縁ゲートバイポーラトランジスタ | |
| JPS62231518A (ja) | 導電率変調電界効果トランジスタの高速スイツチ・オフ回路 | |
| US5933034A (en) | High speed biCMOS gate driver for MOSFETs incorporating improved injection immunity | |
| US5357157A (en) | Power MOSFET circuit including short circuiting means for detecting the potential of the source terminal | |
| JP2638625B2 (ja) | Ｍｏｓ−ｆｅｔゲート駆動回路 | |
| JP4023276B2 (ja) | 駆動回路 | |
| JP3118424B2 (ja) | 自励式スイッチング電源 | |
| JPH06252727A (ja) | Ｍｏｓ半導体素子の制御回路 | |
| JPH09213893A (ja) | 半導体装置 | |
| EP0177148A2 (en) | Power supplies using mosfet devices | |
| US4277696A (en) | Semiconductor switch circuit | |
| JPS59103425A (ja) | スイツチングデバイス | |
| JPH0810821B2 (ja) | Ｉｇｂｔの過電流保護駆動回路 | |
| JP3199857B2 (ja) | 伝導度変調型ｍｏｓｆｅｔ |