JPH0738588B2 - アナログ―デイジタル変換装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、オーディオ信号等のアナログ信号をデイジタ
ル信号に変換する装置に関し、更に詳細には、アナログ
信号にデイザ（dither）信号を加算して、デイジタル信
号に変換した後にデイザ信号に対応するデイジタル信号
を減算してデイジタル出力を得るアナログ−デイジタル
（A/D）変換装置に関する。

［従来の技術］ オーディオ信号のPCM記録及び再生において、量子化雑
音（量子化出力と入力標本値との差）が問題になる。特
に入力信号レベルが低く量子化ステップ数が少ない場合
には、量子化雑音は入力と強い相関を有し、雑音という
よりも入力信号の一種の歪（高次高調波）となる。ま
た、たとえ入力信号レベルが高くとも、極くゆっくり変
化する信号に対しては、量子化ステップが変化する毎に
不快な雑音が発生する。上述の如き問題を解決するため
に、A/D変換時に、デイザと呼ばれる白色性雑音をアナ
ログ入力信号に加えてデイジタル信号に変換すること、
又はデイザをアナログ入力信号に加算し、デイジタル信
号に変換した後に、ここからデイザに対応するデイザデ
イジタル信号を減算することは既に知られている。

［発明が解決しようとする問題点］ ところで、A/D変換器の最大許容入力レベルを一定にし
て、アナログ信号にデイザ信号を加算すれば、デイザ信
号の分だけダイナミックレンジが狭くなる。勿論、A/D
変換器の最大許容入力レベルを高めれば、ダイナミック
レンジを大きくすることが出来るが、必然的に装置がコ
スト高になる。

また、アナログのデイザ加算情報信号とアナログのデイ
ザ信号とを別々のA/D変換器でA/D変換し、デイジタルの
デイザ加算情報信号からデイジタルのデイザを減算する
と、デイザを十分に減算できないことがあった。

そこで、本発明の目的は、広いダイナミックレンジを得
ることができ且つデイザの減算を良好に行うことができ
るA/D変換装置を提供することにある。

［問題点を解決するための手段］ 上記目的を達成するための本発明は、情報アナログ信号
の入力ラインと、アナログデイザ信号を発生するデイザ
信号発生器と、前記デイザ信号発生器の前記アナログデ
イザ信号を選択的に送出するためのゲート回路と、前記
情報アナログ信号が所定電圧レベル以上の値を有してい
るか否かを判定し、前記所定電圧レベル以上の値を有し
ていることを示す判定出力によって前記アナログデイザ
信号の送出を停止するように前記ゲート回路を制御する
レベル判定及びゲート制御回路と、前記入力ラインと前
記ゲート回路とに接続され、前記情報アナログ信号と前
記アナログデイザ信号とを加算したアナログのデイザ加
算情報信号と前記アナログデイザ信号との時分割多重信
号を形成する時分割多重信号形成回路と、前記時分割多
重信号形成回路に接続され、前記時分割多重信号をデイ
ジタル信号に変換し、前記アナログのデイザ加算情報信
号に対応するデイジタルのデイザ加算情報と前記アナロ
グデイザ信号に対応するデイジタルデイザとを含むディ
ジタル時分割多重信号を得るためのアナログ−デイジタ
ル変換器と、前記アナログ−デイジタル変換器の出力端
子に接続され、前記デイジタル時分割多重信号に基づい
て前記デイジタルのデイザ加算情報を含む信号と前記デ
イジタルデイザを含む信号とを独立に得且つ前記デイジ
タルのデイザ加算情報と前記デイジタルデイザとを同一
時間に配置し、前記デイジタルデイザのデイザ加算情報
を含む信号から前記デイジタルデイザを含む信号を減算
する回路とを備えたアナログ−デイジタル変換装置に係
わるものである。

なお、本発明と実施例との対応関係を説明すると、時分
割多重信号形成回路はゲート回路15と加算器２とから成
る部分であり、減算する回路は減算器13とメモリ16とサ
ンプリングゲート回路17とから成る部分である。

［発明の作用及び効果］ 本発明は次の作用効果を有する。

（イ） 情報アナログ信号が所定電圧レベル以上の値を
有している時にはアナログデイザ信号の加算器への供給
が停止する。このため、加算器の出力即ちアナログ−デ
イジタル（A/D）変換器の入力が過大になることが防止
され、A/D変換器はデイザによるダイナミックレンジの
制限を受けない広いダイナミックレンジで情報アナログ
信号をA/D変換することができる。

（ロ） アナログのデイザ加算情報信号とデイザ信号と
の両方が同一のアナログ−デイジタル変換器でA/D変換
される。従って、両方の信号のA/D変換誤差が実質的に
同一になり、デイジタルのデイザ加算情報信号からデイ
ジタルのデイザを良好に減算することが可能になる。ま
た、デイジタルのデイザ加算情報信号にオフセット電圧
が含まれている場合にはデイジタルのデイザ信号にも実
質的に同一のオフセット電圧が含まれるので、減算時に
オフセット電圧の打ち消し合いが生じ、オフセット電圧
の影響のないA/D変換が可能になる。

［実施例］ 次に、本発明の実施例を説明する。

第１図に示す実施例に係わるオーディオ信号に対応する
情報アナログ信号をデイジタル信号に変換する装置は、
例えば、０〜20kHz程度のオーディオ信号から成る情報
アナログ信号の入力ライン１を有し、これがゲート回路
15を介してアナログ加算器２に接続されている。

デイザ発生器３は０〜300kHz程度周波数成分を含む低レ
ベルの白色性雑音から成るアナログデイザ信号を発生す
る。

デイザ発生器３の出力段に接続されているゲート回路９
は、デイザ信号を選択的に通過させるアナログスイッチ
から成る。

第１図のアナログ信号レベル判定回路10は、非反転入力
端子が入力ライン１に接続され、反転入力端子が基準電
圧源10bに接続された電圧比較器10aから成る。この比較
器10aは、基準電圧源10bで与えられる所定レベル即ち基
準電圧レベルＶRと入力ライン１の情報アナログ信号の
電圧レベルＶSとを比較し、ＶS＞ＶRになった時に高レ
ベル出力を発生し、ゲート回路９をオフ状態に制御す
る。

ゲート回路９の出力は加算器２の入力に結合されてい
る。従って、加算器２は、情報アナログ信号と微小レベ
ルのデイザ信号とをアナログ加算した出力を送出する。
また、加算器２にはゲート回路15を介して情報アナログ
信号が間欠的に入力するので、加算器２からはアナログ
デイザ信号のみも出力する。即ち、加算器２からアナロ
グのデイザ加算情報信号とアナログデイザ信号との時分
割多重信号が出力する。加算器２に接続されたA/D変換
器11は、加算器２から得られたアナログの時分割多重信
号を16ビットのデイジタルの時分割多重信号に変換する
ものである。

デイジタルの時分割多重信号に含まれているデイジタル
のデイザ加算情報信号からデイジタルデイザ信号を減算
するための回路として、デイジタル減算器13とメモリ16
とサンプリングゲート回路17とが設けられている。減算
器13の一方の入力端子はA/D変換器11に接続され、他方
の入力端子はメモリ16を介してA/D変換器11に接続され
ている。サンプリングゲート回路17は減算器13の出力段
に接続されている。制御回路18はゲート回路15、メモリ
16、及びサンプリングゲート回路17に接続されており、
各部を第２図に示すように制御する。

［動 作］ 次に、第１図の回路の動作を説明する。

ライン１からは信号を入力させ、デイザ発生器３からは
情報アナログ信号よりも低いレベルのデイザ信号を出力
させる。入力ライン１における情報アナログ信号のレベ
ルVsが基準レベルＶRよりも低い場合には、比較器10aの
出力が低レベルに保たれ、ゲート回路９がオン状態に維
持される。このため、加算器２には、情報アナログ信号
とデイザ信号との両方が入力し、これ等の加算出力が得
られ、これがA/D変換器11でデイジタル信号に変換され
る。この時、情報アナログ信号のレベルＶSが基準レベ
ルＶRよりも低いので、情報アナログ信号にデイザ信号
を加算しても、A/D変換器11の入力が変換能力以上のレ
ベルになることはない。

一方、入力ライン１における情報アナログ信号のレベル
ＶSが基準レベルＶRよりも大きい時には、比較器10aの
出力が高レベルとなり、ゲート回路９がオフになり、デ
イザ信号の伝送が遮断される。従って、加算器２におけ
るデイザ信号の入力が零になり、情報アナログ信号は加
算器２からそのまま出力される。第１のA/D変換器11は
デイザ信号が加算されていない情報アナログ信号をデイ
ジタル信号に変換することになるが、デイジタル値が大
きい時には量子化に基づく不快な雑音の発生は極めて少
ない。また、ゲート回路９によるデイザ信号の供給停止
時間は一般的に短いので、デイザの加算及び減算が行わ
れなくても、量子化雑音の問題は実質的に発生しない。

ゲート回路９によってデイザ信号が遮断されている時に
は、加算及び減算の両方が行われないので、情報アナロ
グ信号のみがA/D変換され、そのまま出力される。デイ
ザをゲート回路９で遮断するということは、A/D変換器1
1を情報アナログ信号のみで使用することを意味し、ダ
イナミックレンジを広くすることが出来る。

次に、第２図を参照してデイザの加算及び減算を詳しく
説明する。

加算器２には、入力ライン１の第２図（Ａ）に示す情報
アナログ信号がそのまま入力せずに、周期Ｔでサンプリ
ングされて入力する。即ち、制御回路18による制御に基
づいて、ゲート回路15を第２図（Ｃ）に示す如く制御
し、１サンプル期間t1〜t7の内の一定期間（t4〜t7）の
みゲート回路15をオン状態とし、情報アナログ信号Ａを
通過させ、加算器２の入力とする。

一方、情報アナログ信号のレベルが基準レベルよりも低
い時には、ゲート回路９がオン状態であるので、第２図
（Ｂ）に示すデイザ信号Ｂが常に加算器２の入力とな
る。加算器２に第２図（Ｂ）のデイザ信号Ｂと第２図
（Ｃ）の時分割された情報アナログ信号Ａとが入力する
と、加算器２は第３図（Ｄ）に示すタイミングで時分割
配列の出力を送出する。即ち、情報アナログ信号の入力
期間t4〜t7ではデイザ信号が加算されて、Ａ＋Ｂの出力
が得られ、情報アナログ信号Ａが入力しないt1〜t4期間
ではデイザ信号Ｂのみが出力する。A/D変換器11は第２
図（Ｄ）に示す時分割多重信号をデイジタル信号に変換
する。即ち、A/D変換器11は、Ａ＋Ｂ信号とＢ信号とを
時分割でA/D変換する。第２図（Ｄ）に対応するA/D変換
出力（デイジタル時分割多重信号）が得られれば、デイ
ジタルのデイザ加算情報信号からデイジタルデイザ信号
を減算した信号を容易に得ることが出来る。この実施例
では、時間的に直列に配列されているＡ＋Ｂに対応する
デイジタル信号とＢに対応するデイジタル信号とを並列
配置するために、Ｂに対応するデイザデイジタル信号を
一時記憶するメモリ16がA/D変換器11と減算器13との間
に設けられ、この書き込みのタイミングが第２図（Ｅ）
に示す如く設定されている。即ち、A/D変換器11からデ
イザデイジタル信号が出力されるt1〜t4期間中のt2〜t3
期間にデイザデイジタル信号をメモリ16に書き込む。書
き込まれたデイザデイジタル信号は、第２図（Ｆ）に示
す如く、Ａ＋Ｂに対応するデイジタル信号がA/D変換器1
1から直接に減算器13に供給される期間（t4〜t7）にお
いてメモリ16から読み出される。従って、減算器13に対
して、同一時刻（t4〜t7）にＡ＋Ｂに対応するデイジタ
ル信号とＢに対応するデイジタル信号とを入力させるこ
とが可能になり、この期間において（Ａ＋Ｂ）−Ｂの演
算が行われる。即ち、デイザ加算情報デイジタル信号か
らデイザデイジタル信号が減算され、情報デイジタル信
号が得られる。減算器13からは、要求される（Ａ＋Ｂ）
−Ｂに対応する出力以外の不要な信号も出力している。
そこで、サンプリングゲート回路17によって、第３図
（Ｇ）に示す如く、（Ａ＋Ｂ）−Ｂの減算が行われる期
間（t4〜t7）内に設定されたサンプリング期間（t5〜t
6）において、（Ａ＋Ｂ）−Ｂに対応する情報デイジタ
ル信号のみを抽出し、これをデイジタル信号とする。

この時分割方式では、情報＋デイザアナログ信号とデイ
ザアナログ信号との両方が同一のA/D変換器11でデイジ
タルに変換される。従って、A/D変換誤差も同一にな
り、A/D変換誤差の相違のためにデイザ減算を十分に行
うことが出来ないという問題が生じない。従って、雑音
の少ないA/D変換が可能になる。

また、この方式ではA/D変換器11のオフセット電圧を除
去することができる。即ち、A/D変換器11の出力として
のデイザ加算情報信号にオフセット電圧が含まれていて
も、デイジタルデイザにもオフセット電圧が含まれるの
で、減算器13で両者の差を求めると、オフセット電圧の
打ち消し合いが生じる。

［変形例］ 本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。

（ａ） デイザ発生器３をＭ系列凝似ランダムパルス発
生回路とD/A変換器との組み合せで構成してもよい。

（ｂ） 第１図の回路において、レベル判定回路10とゲ
ート回路９との動作遅れに対応する遅れを、デイザ信号
に与える回路を設けてもよい。

（ｃ） メモリ16に情報＋デイザデイジタル信号を書き
込むようにしてもよい。

（ｄ） サンプリングゲート回路17を減算器13の入力側
に移し、情報＋デイザデイジタル信号を抽出して減算器
13に入力させ、デイザを減算してもよい。

【図面の簡単な説明】

第１図は本発明の実施例に係わるA/D変換装置を示すブ
ロック図、 第２図は第１図の各部の時間関係を示す図である。 １……入力ライン、２……加算器、３……デイザ発生
器、９……ゲート回路、10……アナログ信号レベル判定
回路、11……A/D変換器、13……減算器。

Claims (1)

【特許請求の範囲】
1. 【請求項１】情報アナログ信号の入力ラインと、 アナログデイザ信号を発生するデイザ信号発生器と、 前記デイザ信号発生器の前記アナログデイザ信号を選択
   的に送出するためのゲート回路と、 前記情報アナログ信号が所定電圧レベル以上の値を有し
   ているか否かを判定し、前記所定電圧レベル以上の値を
   有していることを示す判定出力によって前記アナログデ
   イザ信号の送出を停止するように前記ゲート回路を制御
   するレベル判定及びゲート制御回路と、 前記入力ラインと前記ゲート回路とに接続され、前記情
   報アナログ信号と前記アナログデイザ信号とを加算した
   アナログのデイザ加算情報信号と前記アナログデイザ信
   号との時分割多重信号を形成する時分割多重信号形成回
   路と、 前記時分割多重信号形成回路に接続され、前記時分割多
   重信号をデイジタル信号に変換し、前記アナログのデイ
   ザ加算情報信号に対応するデイジタルのデイザ加算情報
   と前記アナログデイザ信号に対応するデイジタルデイザ
   とを含むディジタル時分割多重信号を得るためのアナロ
   グ−デイジタル変換器と、 前記アナログ−デイジタル変換器の出力端子に接続さ
   れ、前記デイジタル時分割多重信号に基づいて前記デイ
   ジタルのデイザ加算情報を含む信号と前記デイジタルデ
   イザを含む信号とを独立に得且つ前記デイジタルのデイ
   ザ加算情報と前記デイジタルデイザとを同一時間に配置
   し、前記デイジタルのデイザ加算情報を含む信号から前
   記デイジタルデイザを含む信号を減算する回路と、 を備えたアナログ−デイジタル変換装置。