JPH0738591B2 - デイジタル―アナログ変換装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、オーディオ信号等のアナログ信号に対応する
ディジタル信号を、ディザ（dither）ディジタル信号の
加算と減算を伴ってアナログ信号に変換するためのディ
ジタル−アナログ（D/A）変換装置に関するものであ
る。

［従来の技術］ オーディオ信号のPCM記録及び再生において、量子化雑
音（量子化出力と入力標本値との差）が問題になる。特
に入力信号レベルが低く量子化ステップ数が少ない場合
には、量子化雑音は入力と強い相関を有し、雑音という
よりも入力信号の一種の歪（高次高調波）となる。ま
た、たとえ入力信号レベルが高くとも、極くゆっくり変
化する信号に対しては、量子化ステップが変化する毎に
不快な雑音が発生する。上述の如き問題を解決するため
に、A/D変換時に、ディザと呼ばれる白色性雑音をアナ
ログ入力信号に加えてディジタル信号に変換することは
既に知られている。

［発明が解決しようとする問題点］ ところで、D/A変換器を低コスト化するためには、このD
/A変換器の入力ビット数を情報ディジタル信号のワード
のビット数（一般に16ビット）と同一又は近い数にする
ことが望ましい。しかし、この様に設計すると、情報デ
ィジタル信号にディザディジタル信号を加算した値が加
算器及びD/A変換器のビット数を越えないように、ディ
ザの分だけ情報ディジタル信号の値を抑えなければなら
なかった。このため、必然的にダイナミックレンジが狭
くなった。勿論、加算器及びD/A変換器のビット数を多
くすれば、ダイナミックレンジを大きくすることができ
るが、必然的に装置がコスト高になった。

また、ディジタルのディザ加算情報信号とディジタルの
ディザ信号とを別々のD/A変換器でD/A変換し、アナログ
のディザ加算情報信号からアナログのディザを減算する
と、ディザを十分に減算できないことがあった。

そこで、本発明の目的は、広いダイナミックレンジを得
ることができ且つディザの減算を良好に行うことができ
るD/A変換装置を提供することにある。

［問題点を解決するための手段］ 上記目的を達成するための本発明は、所定ビット数の情
報ディジタル信号の入力ラインと、実質的にランダムな
ディジタル信号から成るディザディジタル信号を発生す
るディザディジタル信号発生器と、前記ディザディジタ
ル信号発生器の前記ディザディジタル信号を選択的に送
出するためのゲート回路と、前記情報ディジタル信号が
所定値以上の値を有しているか否かを判定し、前記所定
値以上の値を有していることを示す判定出力によって前
記ディザディジタル信号の送出を停止するように前記ゲ
ート回路を制御するディジタル値判定及びゲート制御回
路と、前記入力ラインと前記ゲート回路とに接続され、
前記情報ディジタル信号と前記ディザディジタル信号と
を加算したディジタルのディザ加算情報信号と前記ディ
ザディジタル信号との時分割多重信号を形成する時分割
多重信号形成回路と、前記時分割多重信号形成回路に接
続され、前記時分割多重信号をアナログ信号に変換し、
前記ディジタルのディザ加算情報信号に対応するアナロ
グのディザ加算情報と前記ディザディジタル信号に対す
るアナログディザとを含むアナログ時分割多重信号を得
るためのディジタル−アナログ変換器と、前記ディジタ
ル−アナログ変換器の出力端子に接続され、前記アナロ
グ時分割多重信号に基づいて前記アナログのディザ加算
情報を含む信号と前記アナログディザを含む信号とを独
立に得且つ前記アナログのディザ加算情報と前記アナロ
グディザとを同一時間に配置し、前記アナログのディザ
加算情報を含む信号から前記アナログディザを含む信号
を減算する回路とを備えたディジタル−アナログ変換装
置に係わるものである。

なお、本発明と実施例との対応関係を説明すると、時分
割多重信号形成回路はゲート回路15と加算器２とから成
る部分であり、減算する回路は減算器13、サンプルホー
ルド回路16、サンプリングゲート回路17とから成る部分
である。

［発明の作用及び効果］ 本発明は次の作用効果を有する。

（イ） 情報ディジタル信号が所定値以上の大きな値を
有している時にはディザディジタル信号の供給が停止す
る。このため、ディジタル−アナログ（D/A）変換器の
入力が過大になることが防止され、D/A変換器はデイザ
よるダイナミックレンジの制限を受けない広いダイナミ
ックレンジで情報ディジタル信号をD/A変換することが
できる。

（ロ） ディジタルのディザ加算情報信号とディザ信号
との両方が同一のディジタル−アナログ変換器でD/A変
換される。従って、両方の信号のD/A変換誤差が実質的
に同一になり、アナログのディザ加算情報信号からアナ
ログのディザを良好に減算することが可能になる。ま
た、アナログのディザ加算情報信号にオフセット電圧が
含まれている場合にはアナログのディザ信号にも実質的
に同一のオフセット電圧が含まれるので、減算時にオフ
セット電圧の打ち消し合いが生じ、オフセット電圧の影
響のないD/A変換が可能になる。

［実施例］ 次に、本発明の実施例を説明する。

第１図に示す第１の実施例に係わるディジタル化された
オーディオ信号をアナログ信号に変換する装置は、１ワ
ード16ビット構成の情報ディジタル信号（ディジタル化
オーディオ信号）を並列形式で入力させるライン１を有
し、これがゲート回路15を介してディジタル加算器２に
接続されている。このライン１からは、例えば、88.2kH
zのサンプリング繰返し周波数で情報ディジタル信号が
入力する。

３はディザディジタル信号発生器であり、実質的にラン
ダムに12ビットのディジタル信号を発生する回路であ
る。このディザディジタル信号発生器３は、第２図に示
す如く、16ビットシフトレジスタ４と、３つの排他的OR
ゲート５、６、７とNOT回路８とで構成されている。即
ち、シフトレジスタ４の第１〜第16段の出力端子から選
ばれた第11段の出力端子と第13段の出力端子とを第１の
排他的ORゲート５の２つの入力端子に接続し、第14段の
出力端子と第16段の出力端子とを第２の排他的ORゲート
６の２つの入力端子に接続し、第１及び第２の排他的OR
ゲート５、６の出力端子を第３の排他的ORゲート７の２
つの入力端子に接続し、この第３の排他的ORゲート７の
出力端子をNOT回路８を介してシフトレジスタのデータ
入力端子に接続したものである。このシフトレジスタの
クロック入力端子に88.2kHzのクロック信号を入力させ
ると、クロック毎に異なるデータ即ちランダムパルスが
第１〜第16段の出力端子に得られる。このシフトレジス
タ４のビット数をｎとすれば、2n−１個のクロックパル
スが入力すると元の状態に戻る。即ち、第１〜第16段の
出力端子から発生するディジタル信号の繰返し周期は、
クロック周期の2n−１倍であり、この例では2¹⁶−１倍
である。この周期は、情報ディジタル信号に対応するア
ナログ信号の周期に比較して大幅に長いので、情報アナ
ログ信号に対して周期性を実質的に有していないと見な
すことができる。この第２図の回路は、Ｍ系列（Maxima
l−lenght Pulse Sequences）疑似ランダムパルス発
生回路と呼ばれている公知の回路である。本実施例で
は、シフトレジスタ４の第１〜第12段の出力端子から得
られる12ビットの実質的にランダムのディジタル信号を
ディザディジタル信号として利用している。このディザ
ディジタル信号は、アナログの白色性雑音をディタル信
号に変換したものと実質的に同じであり、情報ディジタ
ル信号に同期して送出される。

再び第１図を説明すると、ディザディジタル信号発生器
３の出力段にゲート回路９が設けられている。このゲー
ト回路９は、並列形式で送られてくる12ビットのディザ
ディジタル信号を選択的に通過させるものであり、第３
図に示す如く12ビットのディザディジタル信号伝送ライ
ンL₁〜L₁₂に電子スイッチS₁〜S₁₂を接続することにより
構成されている。

第１図のディジタル値判定回路10は、第３図に示す如く
16ビットの情報信号伝送ラインA₁〜A₁₂の内の上位４ビ
ットのラインA₁₃〜A₁₆に接続された４入力ANDゲートか
ら成る。従って、上位４ビットの全部が高レベル即ち
“1"の時のみANDゲートの出力が高レベルになり、これ
が情報ディジタル信号が所定値［111100・・・・０］以
上であることを示す出力となる。ANDゲートの出力端子
はゲート回路９の各スイッチS₁〜S₁₂の制御端子に接続
され、所定値以上の時にスイッチS₁〜S₁₂をオフ制御
し、その他の期間はオン制御する。

ゲート回路９の出力はディジタル加算器２の入力に結合
されている。従って、加算器２は16ビットの情報ディジ
タル信号と12ビットのディザディジタル信号とをディジ
タル加算し、16ビットの加算出力を送出する。なお、ゲ
ート回路15は情報ディジタル信号を時分割伝送するの
で、加算器２からはディジタルのディザ加算情報信号と
ディザ信号とが時分割多重で出力される。

11は第１のD/A変換器であり、バーブラウン社のICであ
るPCM53JP−Ｖから成る。このD/A変換器11は16ビットの
ディジタル入力端子を有して加算器２の出力に接続さ
れ、加算器２から得られる16ビットのディジタルの時分
割多重信号を、内蔵されているラダー抵抗回路網でアナ
ログの時分割多重信号に変換する。

アナログの時分割多重信号に含まれているディザ加算情
報アナログ信号からディザアナログ信号を減算するため
の回路として、アナログ減算器13とサンプルホールド回
路16とサンプリングゲート回路17とフィルタ19とが設け
られている。減算器13の一方の入力端子はD/A変換器11
に接続され、他方の入力端子はサンプルホールド回路16
を介してD/A変換器11に接続されている。サンプリング
ゲート回路17とフィルタ19と減算器13の出力段に順次に
接続されている。制御回路18はディザディジタル信号発
生器３、ゲート回路15、サンプルホールド回路16、及び
サンプリングゲート回路17に接続されており、各部を第
４図に示すように制御する。

［動作］ 次に、第１図の回路の動作を説明する。

ライン１からは一定のサンプリング周期で16ビットの情
報ディジタル信号を入力させ、ディザディジタル信号発
生器３からは情報ディジタル信号と同一のサンプリング
周期で12ビットのディザディジタル信号を出力させる。
入力ライン１における16ビットの情報ディジタル信号の
上位４ビットの全部が“1"でない場合には、12ビットの
ディザディジタル信号が最大値であっても、これ等の加
算値が16ビットを越えないので、加算器２による加算が
正常に行われ、16ビットの加算出力が16ビットのD/A変
換器11に入力し、通常のD/A変換動作になる。

一方、16ビットの情報ディジタル信号の上位ビットの全
部が“1"になると、情報ディジタル信号とディザディジ
タル信号との加算値が16ビットを越える恐れがある。加
算器２及びD/A変換器11が17ビット以上の能力を有して
いれば、16ビットを越えても処理をすることができる。
しかし、本実施例では低コスト化のために、加算器２及
びD/A変換器11は16ビットの処理能力しか有していな
い。そこで、ディジタル値判定回路10が情報ディジタル
信号の上位４ビットの全部が“1"であることを検出する
と、ゲート回路９が信号伝送遮断状態となり、ディザデ
ィジタル信号の加算器２及び第２のD/A変換器12への供
給が停止される。従って、加算器２に置けるディザディ
ジタル信号の入力がすべて“0"となり、情報ディジタル
信号はそのまま加算器２の出力となる。

D/A変換器11はディザディジタル信号が加算されていな
い情報ディジタル信号をアナログ信号に変換することに
なるが、ディジタル値が大きいときには量子化に基づく
不快な雑音の発生は極めて少ない。また、ゲート回路９
によるディザディジタル信号の供給停止時間は比較的短
いので、ディザの加算及び減算が行われなくとも、D/A
変換特性の低下は極めて少ない。

ゲート回路９によってディザディタル信号が遮断されて
いる時には、加算及び減算の両方が行わないので、情報
ディジタル信号のみがD/A変換されそのまま出力され
る。ディザをゲート回路９で遮断するということは、D/
A変換器11の16ビットの全部を情報ディジタル信号で使
用することができることを意味し、ダイナミックレンジ
が広くなる。このD/A変換方式によれば、直流〜20kHz程
度までのオーディオ信号が良好に得られる。

次に、第４図を参照してディザの加算及び減算を詳しく
説明する。入力ライン１には第４図（Ａ）に示す如くサ
ンプリング周期（Ｔ）毎に情報ディジタル信号（ディジ
タル化オーディオ信号）が入力し、ディザディジタル信
号発生器３からは第４図（Ｂ）に示す如くサンプリング
周期（Ｔ）毎にディザディジタル信号（疑似ランダムパ
ルス）が発生する。今、情報ディジタル信号の値が小さ
いとすれば、ゲート回路９はオン状態に保たれ、ディザ
ディジタル信号は加算器２に制限を受けずに入力する。
一方、入力ライン１に接続されているサンプリングゲー
ト回路15は、制御回路18で制御され、第４図（Ｃ）に示
す如く本来の情報ディジタル信号の１サンプルの出力時
間（第４図のＡでは図示を容易にするためにサンプリン
グ周期と１サンプル出力時間とが一致するように示され
ている）を時分割した時間T₁にオン状態となり、第４図
（Ｃ）に示すタイミングで情報ディジタル信号をディジ
タル加算器２に送る。加算器２においては、第４図
（Ｂ）のディザディジタル信号と第４図（Ｃ）の情報デ
ィジタル信号とが並列加算され、第４図（Ｄ）の加算出
力が得られる。第４図（Ｄ）から明らかな如く本来の１
サンプル出力時間が時分割され、この後半分において、
情報ディジタル信号Ａにディザディジタル信号Ｂを加算
した出力（Ａ＋Ｂ）が得られ、前半分においてディザデ
ィジタル信号Ｂが得られる。即ち、Ａ＋Ｂ信号とＢ信号
とが時分割されて交互に得られる。

D/A変換器11には第４図（Ｄ）の加算器出力がこのまま
入力するので、この出力端子に第４図（Ｄ）に対応する
アナログ信号が得られる。D/A変換器11の出力端子は減
算器13の一方の入力端子に接続されていると共に、サン
プルホールド回路16にも接続され、サンプルホールド回
路16の出力端子が減算器13の他方の入力端子に接続され
ているので、第４図（Ｄ）の加算器出力に対応するアナ
ログ信号がそのまま減算器13に入力すると共に、サンプ
ルホールド回路16で抽出され、ホールドされたディザア
ナログ信号が入力する。サンプルホールド回路16のサン
プリングのタイミングは第４図（Ｅ）に示す如くであ
り、第４図（Ｄ）のディザ出力期間に対応して抽出用ゲ
ートが開き、サンプル（ディザアナログ信号）が取り込
まれる。そして、抽出されたディザアナログ信号は次の
サンプリングが行われるまでホールドされて減算器13の
入力となる。従って、減算器13の他方の入力端子（−）
にはディザアナログ信号が常に入力している。このた
め、t₅〜t₇期間に送られてくる情報＋ディザのアナログ
信号からディザアナログ信号の減算が可能になる。時分
割処理されているために、減算器13には情報＋ディザア
ナログ信号が常に入力していない。このため、t₁〜t₄期
間にはディザアナログ信号同志の減算も行われる。従っ
て、減算器13の出力端子からは不要な信号を含むアナロ
グ信号が得られる。そこで、サンプリングゲート回路17
で必要な信号のみを抽出する。第４図（Ｆ）は、サンプ
リングゲート回路17におけるサンプリングのタイミング
を示す。情報＋ディザアナログ信号が減算器13に入力し
ているt₄〜t₇の期間内に設定されたt₅〜t₆の期間にゲー
トをオン状態にすると、（情報）＋（ディザ）−（ディ
ザ）の信号即ち情報信号が抽出される。サンプリングゲ
ート回路17からは情報アナログ信号が間欠的に出力され
るので、ローパスフィルタ19を通して間欠部を補間し、
完全な情報アナログ出力を得る。サンプリングゲート回
路17は、アナログ信号列の中のグリッチ（glitch）を含
む部分を除いて情報アナログ信号を抽出するので、最終
的にノイズの少ないアナログ信号が得られる。

この時分割方式では、情報＋ディザディジタル信号とデ
ィザディジタル信号との両方が同一のD/A変換器11で変
換される。従って、D/A変換誤差も同一となり、D/A変換
誤差の相違のために、ディザの減算を十分に行うことが
できないという問題が生じない。従って、雑音の少ない
D/A変換が可能になる。また、この方式では、D/A変換器
11のオフセット電圧を除去することができる。即ち、D/
A変換器11の出力としての情報＋ディザアナログ信号に
オフセット電圧V₀が含まれていても、ディザアナログ信
号にもオフセット電圧V₀が含まれる。従って、減算器13
で両者の差を求めると、オフセット電圧V₀が打ち消され
て除去される。

なお、第４図（Ａ）に示す入力ライン１における情報信
号Ａの伝送時間を１サンプリング周期Ｔのt₄〜t₇期間に
限定しても全く問題ない。このため、t₁〜t₄期間に別の
チャネル（例えばステレオ信号の左又は右のデータ）を
伝送するようにしてもよい。

［変形例］ 本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。

（ａ） ディザディジタル信号発生器３をＭ系列擬似ラ
ンダムパルス発生回路で構成する代りに、アナログのデ
ィザ発生器とこの出力に接続したA/D変換器とで構成し
てもよい。

（ｂ） 第１図の回路において、ディジタル値判定回路
10とゲート回路９の遅れに対応する遅れをディザディジ
タル信号に与える回路に設けてもよい。

（ｃ） サンプリングゲート回路17を減算器13の入力側
に移し、情報＋ディザアナログ信号を抽出して減算器13
に入力させ、ディザを減算してもよい。

【図面の簡単な説明】 第１図は本発明の実施例に係わるD/A変換装置を示すブ
ロック図、 第２図は第１図のディザディジタル信号発生器を示すブ
ロック図、 第３図は第１図のディジタル値判定回路とゲート回路を
示す回路図、 第４図は第１図の各部の時間関係を示す図である。 １……入力ライン、２……加算器、３……ディザディジ
タル信号発生器、９……ゲート回路、10……ディジタル
値判定回路、11……D/A変換器、13……減算器。

Claims (1)

【特許請求の範囲】
1. 【請求項１】所定ビット数の情報ディジタル信号の入力
   ラインと、 実質的にランダムなディジタル信号から成るディザディ
   ジタル信号を発生するディザディジタル信号発生器と、 前記ディザディジタル信号発生器の前記ディザディジタ
   ル信号を選択的に送出するためのゲート回路と、 前記情報ディジタル信号が所定値以上の値を有している
   か否かを判定し、前記所定値以上の値を有していること
   を示す判定出力によって前記ディザディジタル信号の送
   出を停止するように前記ゲート回路を制御するディジタ
   ル値判定及びゲート制御回路と、 前記入力ラインと前記ゲート回路とに接続され、前記情
   報ディジタル信号と前記ディザディジタル信号とを加算
   したディジタルのディザ加算情報信号と前記ディザディ
   ジタル信号との時分割多重信号を形成する時分割多重信
   号形成回路と、 前記時分割多重信号形成回路に接続され、前記時分割多
   重信号をアナログ信号に変換し、前記ディジタルのディ
   ザ加算情報信号に対応するアナログのディザ加算情報と
   前記ディザディジタル信号に対するアナログディザとを
   含むアナログ時分割多重信号を得るためのディジタル−
   アナログ変換器と、 前記ディジタル−アナログ変換器の出力端子に接続さ
   れ、前記アナログ時分割多重信号に基づいて前記アナロ
   グのディザ加算情報を含む信号と前記アナログディザを
   含む信号とを独立に得且つ前記アナログのディザ加算情
   報と前記アナログディザとを同一時間に配置し、前記ア
   ナログのディザ加算情報を含む信号から前記アナログデ
   ィザを含む信号を減算する回路と、 を備えたディジタル−アナログ変換装置。