JPH0644711B2 - アナログ−デイジタル変換装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＤＡＴ（ディジタル・オーディオ・テープレ
コーダ）等において、オーディオ信号等のアナログ信号
を、デイザ（dither）信号の加算及び減算を伴なってデ
ィジタル信号に変換するためのアナログ−ディジタル変
換装置に関するものである。

［従来の技術］ オーディオ信号のＰＣＭ記録再生において、量子化雑音
（量子化出力と入力標本値との差）が問題になる。特に
入力信号レベルが低く量子化ステップ数が少ない場合に
は、量子化雑音は入力と強い相関を有し、雑音というよ
りも入力信号の一種の歪（高次高調波）となる。また、
入力信号レベルが高くても、極くゆっくり変化する信号
に対しては、量子化ステップが変化する毎に不快な雑音
が発生する。また、アナログ−ディジタル（Ａ／Ｄ）変
換器自体の量子化ステップにもバラツキがあり、Ａ／Ｄ
変換時に非線形歪を発生する。上述の如き問題を解決す
るために、デイザと呼ばれる白色性雑音を入力信号に加
えてＡ／Ｄ変換し、しかる後デイザを減算することは公
知である。

［発明が解決しようとする問題点］ ところで、アナログ情報信号にアナログデイザを加算す
ると、この加算値がＡ／Ｄ変換器の許容最大入力レベル
よりも大きくなる可能性がある。デイザ加算情報信号の
最大値に適合する加算器及びＡ／Ｄ変換器を用意すれ
ば、問題が生じないが、加算器及びＡ／Ｄ変換器のコス
トが高くなる。一方、加算器の出力及びＡ／Ｄ変化器の
入力を一定値に制限すれば、アナログ情報信号のダイナ
ミックレンジをデイザの分だけ狭くなる。

上述の如き問題を解決するために、入力アナログ情報レ
ベルが高い時にデイザの加算を停止する方法が特開昭６
２−１３１４２号公報に開示されている。また、特願昭
６１−１７６９８０号によってアナログデイザのレベル
を制御することが提案されている。これ等の方法によれ
ば、情報信号とデイザとの加算値が所定値以上になるこ
とが阻止される。しかし、構成が比較的複雑になる。

そこで、本発明の目的は、比較的簡単に大振幅入力時の
問題を解決することができるアナログ−ディジタル変換
装置を提供することにある。

［問題点を解決するための手段］ 上記目的を達成するための本発明は、アナログ情報信号
のレベルを調整する可変抵抗を有してアナログ情報信号
を供給するための入力回路と、アナログデイザ信号発生
手段と、前記入力回路から供給されたアナログ情報信号
に前記アナログデイザ信号発生手段から発生したアナロ
グデイザ信号を加算する加算手段と、前記加算手段から
得られるアナログデイザ加算情報信号をこれに対応する
ディジタルデイザ加算情報信号に変換するものであっ
て、前記アナログデイザ信号の最大レベルよりも大きな
許容最大入力レベルを有し、且つ前記許容最大入力レベ
ル以上の入力が供給された時には前記許容最大入力レベ
ル以上の部分を切り捨てた信号に対応する出力を発生す
るように構成されているアナログ−ディジタル変換器
と、前記ディジタルデイザ加算情報信号から前記アナロ
グデイザ信号に対応するディジタルデイザ信号を減算す
る減算回路と、前記アナログ−ディジタル変換器の許容
最大入力レベル（＋Ｌ）よりも前記アナログデイザ信号
のレベルと同一又はほぼ同一のレベルだけ低いアナログ
レベルに対応するプラス側の検出レベル（Ｌ１）と前記
アナログ−ディジタル変換器の許容小入力レベル（マイ
ナス側の許容最大入力レベル）よりも前記アナログデイ
ザ信号のレベルと同一又はほぼ同一のレベルだけ高いア
ナログレベルに対応するマイナス側の検出レベル（Ｌ
２）との内の少なくとも一方に前記減算回路の出力が達
しているか否かを検出するレベル検出回路と、前記レベ
ル検出回路によって前記減算回路の出力が前記プラス側
及び／又はマイナス側の検出レベルに達していることが
検出されたことに応答して前記出力を前記プラス側及び
／又はマイナス側の検出レベルに制限するリミッタと、
前記レベル検出回路に接続され、前記減算回路の出力が
前記プラス側及び／又はマイナス側の検出レベルに達し
ていることを示す前記レベル検出回路の出力に対応した
表示をなす表示器とを備えたアナログ−ディジタル変換
装置に係るものである。

［発明の作用及び効果］ 本発明は次の作用及び効果を有する。

（イ） アナログ−ディジタル変換器がオーバーフロー
した時には一定値にクリップされた出力が発生する。こ
のクリップされた出力が減算回路に入力し、ここからデ
ィジタルデイザが減算されると、ディジタルデイザによ
る変動分を含む信号が発生する。この信号をこのまま出
力するとデイザ成分がノイズとして残る。しかし、本発
明では、減算回路の出力段にリミッタ回路を設け、前記
オーバーフロー時には減算回路の出力をそのまま送出し
ないでリミッタで制限した信号を送出するようにしてい
るので、過大入力時におけるデイザの減算動作によるノ
イズの発生を防ぐことができる。

（ロ） 表示器を設けたので、リミッタ回路の動作を監
視して適切なアナロク−ディジタル変換を行うことがで
きる。

［実施例］ 次に、本発明の実施例に係わるＤＡＴのＡ／Ｄ変換装置
を第１図〜第４図を参照して説明する。第１図に示すオ
ーディオ信号から成るアナログ情報信号をディジタル信
号（ＰＣＭ信号）に変換するためのＡ／Ｄ変換装置は、
入力端子１、第１の増幅器２、レベル調整可変抵抗３、
ローパスフィルタ４、第２の増幅器５、サンプル・ホー
ルド（Ｓ・Ｈ）回路６、デイザ加算器７、バッファ増幅
器８、Ａ／Ｄ変換器９、デイザ減算回路１０、リミッタ
１１、マルチプレクサ１２、及びディジタルフィルタ１
３をこの順番に接続した回路を含む。

加算器７よりも前段に設けられている可変抵抗３はサン
プルホールド回路６から加算器７に与えるアナログ情報
信号Ａ１のレベルを調整するものである。

ローパスフィルタ４は、０〜２０kHz 程度のオーディオ
信号を通過させるように構成されている。

サンプルホールド回路６は、情報信号Ａ１を一定の周波
数（例えば８８．２kHz ）でサンプリングし、これによ
り得られるサンプルをホールドして出力するものであ
り、この出力端子はアナログ加算器７の一方の入力端子
に接続されている。

１４はデイザ発生回路であり、１６ビットのディジタル
デイザ発生器１５と、１６ビットのＤ／Ａ変換器１６
と、デイザレベル調整用可変抵抗１７，１８と、ディジ
タルレベル低減回路１９とを含む，ディジタルデイザ発
生器１５は、実質的にランダムに１６ビットのディジタ
ル信号をサンプル・ホールド回路６のサンプリング周波
数（例えば８８．２kHz 〕と同一のサンプリング周波数
で発生するＭ系列（Maximal-length Pulse Sequences
）擬似ランダムパルス発生回路から成り、アナログの
白色性雑音をディジタル信号に変換したものと実質的に
同じものを出力する。ディジタルデイザ発生器１５に接
続されたＤ／Ａ変換器１６は１６ビットのディジタルデ
イザをこれに対応したアナログデイザ信号に変換する。
減算回路１０が実質的に１０ビットのレベルのデイザ信
号を要求しているのにも拘らず、デイザ発生器１５及び
Ｄ／Ａ変換器１６はいずれも１６ビット構成であるの
で、精度の高いアノログデイザを得ることができる。Ｄ
／Ａ変換器１６と加算器７の入力端子との間に接続され
たデイザレベル調整用抵抗１７は、１０ビットのレベル
のディジタルデイザ信号に対応するようにアナログデイ
ザ信号Ｂ１のレベルを調整して加算器７に与えるもので
ある。

ディジタルデイザ発生器１５に接続されたディジタルレ
ベル低減回路１９は、１６ビットのディジタルデイザ信
号を変化範囲が１０ビットのディジタルデイザ信号Ｂ２
に変換するものであり、Ｄタイプフリップフロップから
成る。例えば、正極性の１６ビットのディジタルデイザ
信号が ［０１０１１０１１００１０１１１０］ であったとすれば、ＭＳＢから１０ＳＢまでの１０ビッ
トを７ＳＢからＬＳＢまでシフトし、この上位に６個の
０を付けたディジタルデイザ信号 ［０００００００１０１１０１１００］ を形成して出力する。また、負極性の１６ビットのディ
ジタルデイザ信号が ［１０１１１００１１１００１００１］ であったとすれば、ＭＳＢから１０ＳＢまでの１０ビッ
トを７ＳＢからＬＳＢにシフトし、この上位に６個の１
を付したディジタルデイザ信号 ［１１１１１１１０１１１００１１１］ を形成して出力する。

加算器７は、サンプルホールド回路６から与えられる好
ましくはプラスピーク及びマイナスピークがそれぞれ約
３Ｖ以下であるアナログ情報信号Ａ１と、０Ｖ〜−９
３．６ｍＶの範囲に一方及び他方のピークが位置するよ
うに調整されたアナログデイザ信号Ｂ１とを加算してア
ナログデイザ加算情報信号（Ａ１＋Ｂ１）を形成するも
のである。第３図はアナログ情報信号Ａ１とアナログデ
イザ信号Ｂ１とアナログデイザ加算情報信号Ａ１＋Ｂ１
とを原理的に示す。各信号は大きな振幅で示されている
が、勿論、振幅は種々変化する。

Ａ／Ｄ変換器９は例えばＰＣＭ−７７９から成り、許容
入力範囲が＋３Ｖ〜−３Ｖのものである。このＡ／Ｄ変
換器９からはアナログ入力即ち、アナログデイザ加算情
報信号Ａ１＋Ｂ１に対応する１６ビットのディジタル出
力即ちディジタルデイザ加算情報信号Ａ２＋Ｂ２が得ら
れる。なお、このＡ／Ｄ変換器９が量子化ステップとバ
ラツキを有し、Ａ／Ｄ変換時に非線形歪を発生するもの
であっても、デイザを加算してＡ／Ｄ変換することによ
って非線形歪を低減することができる。

一方の入力端子がＡ／Ｄ変換器９に接続され、他方の入
力端子がディジタルレベル低減回路１９に接続されてい
るディジタル減算回路１０は、１６ビットのディジタル
デイザ加算情報信号Ａ２＋Ｂ２から実質的に１０ビット
のレベルのディジタルデイザ信号Ｂ２を減算し、理想的
にはディジタル情報信号Ａ２のみを出力する。減算回路
１０に入力させるディジタルデイザ信号Ｂ２は加算した
アナログデイザ信号Ｂ１と同一のサンプリング区間のも
のであるので、理想的には加算したアナログデイザ信号
Ｂ１に対応するディジタル成分は完全に除去される。デ
イザのレベルが極めて低い場合には、デイザを減算しな
くてもさほど問題が生じない場合があるが、本実施例の
ようにデイザのレベルが高い場合には、デイザを減算し
ないとデイザがノイズになる。

ところで、アナログデイザ加算情報信号Ａ１＋Ｂ１のレ
ベルがＡ／Ｄ変換器９の許容入力レベル＋３Ｖ〜−３Ｖ
以内であれば、デイザ加算及び減算の効果を良好に得る
ことができる。しかし、Ａ／Ｄ変換器９の入力信号のレ
ベルがその許容最大入力レベル±３Ｖを越えるおそれが
ある。第２図はＡ／Ｄ変換器９の入力及び出力と減算器
１０の出力とをそれぞれアナログ表示したものである。
第２図（Ａ）はＡ／Ｄ変換器９の許容最大入力レベルＬ
に一致するピークを有するアナログ情報信号Ａ１を示
す。この様にピークレベルの高いアナログ情報信号Ａ１
にアナログデイザ信号Ｂ１を加算すると、第２図（Ｂ）
に示す如く許容最大入力レベルＬを越える部分を有する
アナログデイザ加算情報信号Ａ１＋Ｂ１となる。Ａ／Ｄ
変換器９は許容最大入力レベルＬ以上の部分をＡ／Ｄ変
換することができないので、レベルＬ以上を切り捨てた
状態の出力を発生する。即ち、アナログデイザ信号Ｂ１
に対応するディジタルデイザ成分を含まないＡ／Ｄ変換
出力が得られる。減算回路１０においてデイザを含まな
い部分からデイザ信号Ｂ２を減算すると、第２図（Ｃ）
にアナログ的に示されているようにデイザを含む減算出
力が得られる。このまま出力すると、デイザ成分がノイ
ズとなって不快な音を発生するので、本実施例では第２
図（Ｄ）に示す如くリミッタ１１でデイザの成分を除去
した出力を得る。また、歪が発生するレベルに達したこ
とを表示器２０に表示し、入力レベルが過大であること
を使用者に知らせる。

リミッタ１１及び表示器２０を動作させるために、レベ
ル検出回路２１が設けられている。このレベル検出回路
２１は減算回路１０の出力に接続されたプラス側オーバ
ーフローレベル検出回路２２とマイナス側オーバーフロ
ーレベル検出回路２３とを有し、これ等の出力はＯＲゲ
ート２４を介してリミッタ１１と表示器２０に接続され
ている。この実施例では第３図で説明したようにアナロ
グデイザ信号Ｂ１が０〜−９３．６ｍＶの範囲に設定さ
れている。従って、第３図のアナログ情報信号Ａ１にア
ナログデイザ信号Ｂ１を加算すると、アナログデイザ加
算情報信号Ａ１＋Ｂ１の一方のエンベロープはアナログ
情報信号Ａ１に一致し、他方のエンベロープは点線で示
す位置になる。従ってＡ１＋Ｂ１の振幅は実線と点線の
間で変化する。この結果、プラス側においては、Ａ／Ｄ
変換器９のプラス許容最大入力レベル＋Ｌに一致するレ
ベルのアナログ情報信号Ａ１にデイザ信号Ｂ１を加算し
た信号Ａ１＋Ｂ１がＡ／Ｄ変換のプラス許容最大入力レ
ベル＋Ｌを越えない。従って、この信号Ａ１＋Ｂ１をＡ
／Ｄ変換した後にディジタルデイザ信号Ｂ２を減算して
も何ら問題が生じない。そこで、第１図のプラス側オー
バーフローレベル検出回路２２の検出レベルＬ１はＡ／
Ｄ変換器９のプラスの許容最大入力レベル＋Ｌに設定さ
れている。Ａ／Ｄ変換器９は２の補数の形式でディジタ
ル信号を出力するので、プラスの最大出力は ［０１１１１１１１１１１１１１１１］ である。そこで、プラス側オーバーフローレベル検出回
路２２は入力ディジタル信号のＭＳＢを反転し、その他
を反転しないでＡＮＤゲートに入力させるように構成さ
れている。この結果、プラス側オーバーフロー検出回路
２２にレベルＬ１の信号が入力すると、高レベル出力が
発生し、リミッタ１１と表示器２０に与えられる。この
検出レベルＬ１以上のアナログ入力は出力に歪を発生さ
せるので、表示器２０にオーバーフローが表示された時
は可変抵抗３で入力レベルを下げる。

一方、マイナス側オーバーフローレベル検出回路２３
は、第３図に示すＡ／Ｄ変換器９のマイナス側の許容最
大入力レベル−Ｌ（許容最小レベル）よりもデイザレベ
ル（９３．６ｍＶ）だけ低い絶対値を有するマイナス側
オーバーフロー検出レベルＬ２を有するように設定され
ている。マイナス側出力の最大許容入力レベルＬ１は１
６ビットの２の補数 ［１０００００００００００００００］ であり、マイナス側オーバーフロー検出レベルＬ２はこ
れよりもデイザ信号レベル即ち９３．６ｍＶ（約０．１
４ｄＢ）だけ高く（マイナス側の絶対値では低く）設定
されている。このマイナス側オーバーフロー検出レベル
Ｌ２のディジタル値は、例えば ［１０００００ＸＸＸ……………ＸＸ］ で示すことができる。但し、ここでｘは１又は０であ
る。マイナス側オーバーフロー検出回路２３も論理回路
から成り、入力ディジタル信号がマイナス側オーバーフ
ロー検出レベルＬ２のディジタル値に一致した時に高レ
ベル出力が発生し、ＯＲゲート２４を介してリミッタ１
１及び表示器２０に与えられる。

リミッタ１１はレベル検出回路２１から発生するオーバ
ーフローを示す出力（高レベル）に対応してオーバーフ
ローレベルＬ１又はＬ２の値をオーバーフロー期間のみ
出し続けるように構成されている。これにより、デイザ
による変動分（ノイズ）が出力されなくなり、第２図
（Ｄ）に原理的に示すようなデータが出力され、不快音
が少なくなる。リミッタ１１が働くと波形歪が生じるの
で、出来るだけ可変抵抗３で入力レベルを調整し、オー
バーフローしないようにする。

表示器２０はレベル検出回路２１に接続され、信号がオ
ーバーフロー検出レベルＬ１，Ｌ２になったことを表示
する。この表示器２０はマイナス側の信号に対してはＡ
／Ｄ変換器９のマイナス側の許容入力の最大値（絶対
値）に応答せずに、これよりもデイザレベルだけ低い検
出レベルＬ２をマイナス側に越える信号に応答してオー
バーフローを表示するので、入力信号のレベル調整を正
確に行うことができる。

ＤＡＴは左チャネルと右チャネルとを有しているので、
左チャネルの入力端子１の他に右チャネル入力端子２
５、及び右チャネルＡ／Ｄ変換部２６を有し、両チャネ
ルの出力ラインがマルチプレクサ１２に接続されてい
る。マルチプレクサ１２の出力はディジタルフィルタ１
３を介して記録回路（図示せず）に送られる。

第３図の例では、アナログデイザ信号Ｂ１を０〜−９
３．６ｍＶのマイナス側に発生させたが、これとは逆に
第４図に示す如く０〜＋９３．６ｍＶのプラス側に発生
させてもよい。この場合には、Ａ１＋Ｂ１のレベルがＡ
１よりも高くなるので、プラス側のオーバーフロー検出
レベルＬ１をＡ／Ｄ変換器９の許容最大入力レベル＋Ｌ
より９３．６ｍＶ即ち約０．１４ｄＢだけ低く設定し、
一方、マイナス側のオーバーフロー検出レベルＬ２は−
Ｌに一致させる。

また、第５図に示す如くデイザ信号を−４６．８ｍＶ〜
＋４６．８ｍＶの範囲で発生させることもできる。この
場合にはプラス側のオーバーフロー検出レベルＬ１をプ
ラス許容最大入力レベル＋Ｌよりも小さく設定すると共
に、マイナス側のオーバーフロー検出レベルＬ２よりも
マイナス側の許容最大入力レベルよりも小さく設定す
る。

ところで、第３図又は第４図に示す如くデイザ信号Ｂ１
に偏りを与えると、アナログ情報信号Ａ１の振幅が低レ
ベルになった時の歪を低減させることができる。即ち、
第３図で微小振幅のアナログ情報信号Ａ１に０〜−９
３．６ｍＶのデイザ信号Ｂ１が加算されても、情報信号
Ａ１の振幅がマイナスの期間（半サイクル）においてＡ
１＋Ｂ１がゼロレベルを横切ることがない。一方、情報
信号Ａ１の振幅がプラスの期間においてはＡ１＋Ｂ１が
ゼロレベルを横切る可能性があり、量子化がプラス側と
マイナス側との両方で行われ、誤差即ち歪が増加するお
それがある。従って、第３図又は第４図の方法を採用す
ると、ゼロクロスの確率が第５図の方法の半分になり、
歪低減が可能になる。

［別の実施例］ 次に、第６図に示す本発明の別の実施例に係わるＡ／Ｄ
変換方式を説明する。但し、第１図と共通する部分には
同一の符号を付してその説明を省略する。この第６図で
は、コストの低減及びＡ／Ｄ変換誤差に基づく減算誤差
の発生の防止のために、１つのＡ／Ｄ変換器９によって
Ａ１＋Ｂ１と、Ｂ１との両方をＡ／Ｄ変換している。こ
のために、サンプルホールド回路６と加算器７との間に
多重化用ゲート回路３１が設けられている。このゲート
回路３１は１サンプリング期間の１部においてアナログ
情報信号Ａ１を抽出して加算器７の一方の入力としてい
る。加算器７の他方の入力端子にはアナログデイザ信号
Ｂ１が常に出力しているので、アナログ情報信号Ａ１が
入力している期間にはＡ１＋Ｂ１の出力が得られ、その
他の期間にはＢ１の出力が得られる。Ａ／Ｄ変換器９は
Ａ１＋Ｂ１とＢ１とを時分割でそれぞれＡ／Ｄ変換す
る。Ａ／Ｄ変換器９の出力の分岐ラインのメモリ３２
は、Ｂ１対応するディジタルデイザ信号Ｂ２を選択的に
読み込み、Ａ２＋Ｂ２の出力期間に同期して読み出す。
これにより、減算回路１らＡ２＋Ｂ２−Ｂ２＝Ａ２の出
力が得られる。メモリ３２からＢ２が出力されていない
期間のデータは不要なものであるから、減算回路１０の
出力ラインに接続されたサンプリングゲート３３によっ
てＡ２のみを抽出する。この第５図の時分割多重処理の
方式は、特開昭６２−１３１２４号公報に開示されてい
る方法と実質的に同一である。

第６図の場合は、デイザ発生回路１４からディジタルデ
イザ信号を減算回路１０に直接に送る必要がないので、
第１図のディジタルレベル低減回路１９は不要であり、
デイザ発生回路１４はディジタルデイザ発生回路１５と
Ｄ／Ａ変換器１６と各変抵抗１７とによって構成されて
いる。

【図面の簡単な説明】

第１図は本発明の実施例に係わるＤＡＴのＡ／Ｄ変換装
置を示すブロック図、 第２図は大振幅のアナログ情報信号にデイザ信号を加算
することによって生じる問題とこれを解決する方法を説
明するための波形図、 第３図、第４図及び第５図はアナログデイザ信号の位置
を変えた場合のオーバーフロー検出レベルの変化を説明
するための波形図、 第６図は本発明の別の実施例のＡ／Ｄ変換装置を示すブ
ロック図である。 ７……加算器、９……Ａ／Ｄ変換器、１０……減算回
路、１１……リミッタ、１４……デイザ発生回路、１５
……ディジタルデイザ発生器、１６……Ｄ／Ａ変換器、
２０……表示器、２１……レベル検出回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】アナログ情報信号のレベルを調整する可変
   抵抗を有してアナログ情報信号を供給するための入力回
   路と、 アナログデイザ信号発生手段と、 前記入力回路から供給されたアナログ情報信号に前記ア
   ナログデイザ信号発生手段から発生したアナログデイザ
   信号を加算する加算手段と、 前記加算手段から得られるアナログデイザ加算情報信号
   をこれに対応するディジタルデイザ加算情報信号に変換
   するものであって、前記アナログデイザ信号の最大レベ
   ルよりも大きな許容最大入力レベルを有し、且つ前記許
   容最大入力レベル以上の入力が供給された時には前記許
   容最大入力レベル以上の部分を切り捨てた信号に対応す
   る出力を発生するように構成されているアナログ−ディ
   ジタル変換器と、 前記ディジタルデイザ加算情報信号から前記アナログデ
   イザ信号に対応するディジタルデイザ信号を減算する減
   算回路と、 前記アナログ−ディジタル変換器の許容最大入力レベル
   （＋Ｌ）よりも前記アナログデイザ信号のレベルと同一
   又はほぼ同一のレベルだけ低いアナログレベルに対応す
   るプラス側の検出レベル（Ｌ１）と前記アナログ−ディ
   ジタル変換器の許容最小入力レベル（マイナス側の許容
   最大入力レベル）よりも前記アナログデイザ信号のレベ
   ルと同一又はほぼ同一のレベルだけ高いアナログレベル
   に対応するマイナス側の検出レベル（Ｌ２）との内の少
   なくとも一方に前記減算回路の出力が達しているか否か
   を検出するレベル検出回路と、 前記レベル検出回路によって前記減算回路の出力が前記
   プラス側及び／又はマイナス側の検出レベルに達してい
   ることが検出されたことに応答して前記出力を前記プラ
   ス側及び／又はマイナス側の検出レベルに制限するリミ
   ッタと、 前記レベル検出回路に接続され、前記減算回路の出力が
   前記プラス側及び／又はマイナス側の検出レベルに達し
   ていることを示す前記レベル検出回路の出力に対応した
   表示をなす表示器とを備えたアナログ−ディジタル変換
   装置。