JPH0738592B2 - 変換回路 - Google Patents
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- JPH0738592B2 JPH0738592B2 JP20012288A JP20012288A JPH0738592B2 JP H0738592 B2 JPH0738592 B2 JP H0738592B2 JP 20012288 A JP20012288 A JP 20012288A JP 20012288 A JP20012288 A JP 20012288A JP H0738592 B2 JPH0738592 B2 JP H0738592B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ伝送装置等におけるマルチプレクスを行
ないつつシリアルデータからパラレルデータへの変換
と、デマルチプレクスを行ないつつパラレルデータから
シリアルデータへの変換とを行う変換回路に関するもの
である。
ないつつシリアルデータからパラレルデータへの変換
と、デマルチプレクスを行ないつつパラレルデータから
シリアルデータへの変換とを行う変換回路に関するもの
である。
（従来の技術） 第３図は従来のシリアル／パラレル（S/P）変換回路の
構成例を示すブロック図である。同図のS/P変換回路30
はｎ本の２組の入力線31（311〜31n）,32（321〜32n）
と、ｎ本の２組の出力線33（331〜33n）,34（341〜34
n）が接続され、これらの入力線及び出力線に対応して
ｎ個の同一構成の変換回路301〜30nから構成される。変
換回路301の構成を代表して説明する。変換回路301は、
ｎビットのシフトレジスタ1a,1b,1c、ｎビットのパラレ
ルデータをラッチするラッチ回路2a,2b,2c、ラッチ回路
の出力を選択することによりビット多重を行うセレクタ
3a,3b,3c及びセレクタ3b,3cを選択するセレクタ４から
構成される。
構成例を示すブロック図である。同図のS/P変換回路30
はｎ本の２組の入力線31（311〜31n）,32（321〜32n）
と、ｎ本の２組の出力線33（331〜33n）,34（341〜34
n）が接続され、これらの入力線及び出力線に対応して
ｎ個の同一構成の変換回路301〜30nから構成される。変
換回路301の構成を代表して説明する。変換回路301は、
ｎビットのシフトレジスタ1a,1b,1c、ｎビットのパラレ
ルデータをラッチするラッチ回路2a,2b,2c、ラッチ回路
の出力を選択することによりビット多重を行うセレクタ
3a,3b,3c及びセレクタ3b,3cを選択するセレクタ４から
構成される。
次に動作を説明する。
まず、シリアルデータをパラレルデータに変換する場合
（S/P変換）について述べる。入力線31の各入力線311〜
31n及び入力線32の各入力線321〜32nにｎビット／ワー
ドのシリアルデータが入力される。入力線311からのシ
リアルデータは変換回路301のシフトレジスタ1aでｎビ
ットシフトされ、シフトレジスタ1aのパラレル出力より
ｎビットのパラレルデータとして出力されてラッチ回路
2bにラッチされる。同様にして、入力線321からのシリ
アルデータはシフトレジスタ1bを介してｎビットのパラ
レルデータとしてラッチ回路2cにラッチされる。同様に
して入力線312〜31nから入力されたシリアルデータは変
換回路302〜30nのラッチ回路2b、入力線322〜32nから入
力されたシリアルデータは変換回路302〜30nのラッチ回
路2cにそれぞれｎビットのパラレルデータとしてラッチ
される。次に、変換回路301のセレクタ3bは、変換回路3
01〜30nのラッチ回路2bの第１番目の出力を順次選択し
てセレクタ４へ出力する。これをワード周期当り２回行
う。同様にして、変換回路301のセレクタ3cは、変換回
路301〜30nのラッチ回路2cの第１番目の出力を順次選択
する動作をワード周期当り２回行う。同様にして変換回
路302〜30nのセレクタ3bはそれぞれ変換回路301〜30nの
ラッチ回路2bの第２番目〜第ｎ番目の出力を順次選択す
るビット多重動作をワード周期当り２回行い、変換回路
302〜30nのセレクタ3cは変換回路301〜30nのラッチ回路
2cの第２番目〜第ｎ番目の出力を順次選択するビット多
重動作をワード周期当り２回行う。このようにして各変
換回路のセレクタ3b,3cで選択されたデータはそれぞれ
各変換回路のセレクタ４へ送られる。各変換回路のセレ
クタ４はワード周期の前半（即ち、１回目）ではセレク
タ3bの出力データを選択し、ワード周期の後半（即ち２
回目）ではセレクタ3cの出力データを選択し、選択結果
のデータを出力線34（341〜34n）へ出力する。このよう
にして、2nビット／ワードのパラレルデータが出力線34
に得られる。
（S/P変換）について述べる。入力線31の各入力線311〜
31n及び入力線32の各入力線321〜32nにｎビット／ワー
ドのシリアルデータが入力される。入力線311からのシ
リアルデータは変換回路301のシフトレジスタ1aでｎビ
ットシフトされ、シフトレジスタ1aのパラレル出力より
ｎビットのパラレルデータとして出力されてラッチ回路
2bにラッチされる。同様にして、入力線321からのシリ
アルデータはシフトレジスタ1bを介してｎビットのパラ
レルデータとしてラッチ回路2cにラッチされる。同様に
して入力線312〜31nから入力されたシリアルデータは変
換回路302〜30nのラッチ回路2b、入力線322〜32nから入
力されたシリアルデータは変換回路302〜30nのラッチ回
路2cにそれぞれｎビットのパラレルデータとしてラッチ
される。次に、変換回路301のセレクタ3bは、変換回路3
01〜30nのラッチ回路2bの第１番目の出力を順次選択し
てセレクタ４へ出力する。これをワード周期当り２回行
う。同様にして、変換回路301のセレクタ3cは、変換回
路301〜30nのラッチ回路2cの第１番目の出力を順次選択
する動作をワード周期当り２回行う。同様にして変換回
路302〜30nのセレクタ3bはそれぞれ変換回路301〜30nの
ラッチ回路2bの第２番目〜第ｎ番目の出力を順次選択す
るビット多重動作をワード周期当り２回行い、変換回路
302〜30nのセレクタ3cは変換回路301〜30nのラッチ回路
2cの第２番目〜第ｎ番目の出力を順次選択するビット多
重動作をワード周期当り２回行う。このようにして各変
換回路のセレクタ3b,3cで選択されたデータはそれぞれ
各変換回路のセレクタ４へ送られる。各変換回路のセレ
クタ４はワード周期の前半（即ち、１回目）ではセレク
タ3bの出力データを選択し、ワード周期の後半（即ち２
回目）ではセレクタ3cの出力データを選択し、選択結果
のデータを出力線34（341〜34n）へ出力する。このよう
にして、2nビット／ワードのパラレルデータが出力線34
に得られる。
次にパラレルデータがシリアルデータに変換する場合
（P/S変換）について述べる。入力線31（311〜31n）よ
り2nビット／ワードのパラレルデータが入力される。入
力線311からのパラレルデータは変換回路301のシフトレ
ジスタ1aでｎビットシフトされた後、更にシフトレジス
タ1cでｎビットシフトされる。このとき、シフトレジス
タ1a,1cのパラレル出力より出力されたｎビットのパラ
レルデータはそれぞれラッチ回路2a,2bにラッチされ
る。同様にして入力線302〜30nからのデータについても
変換回路302〜30nのラッチ回路2a,2bにもｎビットずつ
ラッチされる。このようにして変換回路301〜30nのラッ
チ回路2a,2bにラッチされたデータについて、S/P変換の
場合と同様にして、各変換回路のセレクタ3a,3bが順次
選択して出力する。但し、この場合、ワード周期当り１
回のみ行う。このようにして、各変換回路のセレクタ3a
で選択されたデータはｎビット／ワードのシリアルデー
タとなって出力線33（331〜33n）に出力され、各変換回
路のセレクタ3bで選択されたｎビット／ワードのシリア
ルデータはスルー状態のセレクタ４を介して出力線34
（341〜34n）へ出力される。
（P/S変換）について述べる。入力線31（311〜31n）よ
り2nビット／ワードのパラレルデータが入力される。入
力線311からのパラレルデータは変換回路301のシフトレ
ジスタ1aでｎビットシフトされた後、更にシフトレジス
タ1cでｎビットシフトされる。このとき、シフトレジス
タ1a,1cのパラレル出力より出力されたｎビットのパラ
レルデータはそれぞれラッチ回路2a,2bにラッチされ
る。同様にして入力線302〜30nからのデータについても
変換回路302〜30nのラッチ回路2a,2bにもｎビットずつ
ラッチされる。このようにして変換回路301〜30nのラッ
チ回路2a,2bにラッチされたデータについて、S/P変換の
場合と同様にして、各変換回路のセレクタ3a,3bが順次
選択して出力する。但し、この場合、ワード周期当り１
回のみ行う。このようにして、各変換回路のセレクタ3a
で選択されたデータはｎビット／ワードのシリアルデー
タとなって出力線33（331〜33n）に出力され、各変換回
路のセレクタ3bで選択されたｎビット／ワードのシリア
ルデータはスルー状態のセレクタ４を介して出力線34
（341〜34n）へ出力される。
（発明が解決しようとする課題） しかしながら、前記構成のシリアル／パラレル変換回路
では、シリアルデータからパラレルデータへの変換の場
合には、各変換回路のシフトレジスタ1c,ラッチ回路2a
及びセレクタ3aは、使用されず、また、パラレルデータ
からシリアルデータへの変換の場合には、各変換回路の
シフトレジスタ1b,ラッチ回路2c及びセレクタ3cは使用
されないため、ハード規模が大きくなるという問題点が
あった。
では、シリアルデータからパラレルデータへの変換の場
合には、各変換回路のシフトレジスタ1c,ラッチ回路2a
及びセレクタ3aは、使用されず、また、パラレルデータ
からシリアルデータへの変換の場合には、各変換回路の
シフトレジスタ1b,ラッチ回路2c及びセレクタ3cは使用
されないため、ハード規模が大きくなるという問題点が
あった。
本発明は以上述べた問題点を解決した比較的簡単な回路
構成の変換回路を提供することを目的とする。
構成の変換回路を提供することを目的とする。
（課題を解決するための手段） 本発明は前記問題点を解決するために、ｎ本の第１及び
第２の入力線から入力されるｎビット／ワードのシリア
ルデータを2nビット／ワードのパラレルデータに変換し
てｎ本の第１の出力線に出力する第１の変換と、第１の
入力線からの入力される2nビット／ワードのパラレルデ
ータをｎビット／ワードのシリアルデータに変換してｎ
本の第１及び第２の出力線に出力する第２の変換とを行
う変換回路において、（ａ）前記第１の入力線毎に入力
データをｎビットシフトするｎ個の第１のシフトレジス
タ、（ｂ）対応する前記第１のシフトレジスタのパラレ
ル出力に接続されるｎ個の第１のラッチ回路、（ｃ）前
記ｎ個の第１のラッチ回路の出力を選択することにより
ビット多重を行うｎ個の第１のセレクタ、（ｄ）第１の
変換時には対応する前記第２の入力線の入力データを選
択し、第２の変換時には対応する前記第１のシフトレジ
スタのシリアル出力を選択し、当該選択結果を出力する
ｎ個の第２のセレクタ、（ｅ）対応する前記第２のセレ
クタの出力をｎビットシフトするｎ個の第２のシフトレ
ジスタ、（ｆ）対応する前記第２のシフトレジスタのパ
ラレル出力に接続されるｎ個の第２のラッチ回路、
（ｇ）前記ｎ個の第２のラッチ回路の出力を選択するこ
とによりビット多重を行って前記第２の出力線に出力す
るｎ個の第３のセレクタ、及び（ｈ）第１の変換時には
ワード周期の前半は対応する前記第１のセレクタの出力
を選択し、ワード周期の後半は対応する前記第３のセレ
クタの出力を選択し、第２の変換時には対応する第１の
セレクタの出力を選択し、当該選択結果を前記第１の出
力線に出力するｎ個の第４のセレクタを具備するもので
ある。
第２の入力線から入力されるｎビット／ワードのシリア
ルデータを2nビット／ワードのパラレルデータに変換し
てｎ本の第１の出力線に出力する第１の変換と、第１の
入力線からの入力される2nビット／ワードのパラレルデ
ータをｎビット／ワードのシリアルデータに変換してｎ
本の第１及び第２の出力線に出力する第２の変換とを行
う変換回路において、（ａ）前記第１の入力線毎に入力
データをｎビットシフトするｎ個の第１のシフトレジス
タ、（ｂ）対応する前記第１のシフトレジスタのパラレ
ル出力に接続されるｎ個の第１のラッチ回路、（ｃ）前
記ｎ個の第１のラッチ回路の出力を選択することにより
ビット多重を行うｎ個の第１のセレクタ、（ｄ）第１の
変換時には対応する前記第２の入力線の入力データを選
択し、第２の変換時には対応する前記第１のシフトレジ
スタのシリアル出力を選択し、当該選択結果を出力する
ｎ個の第２のセレクタ、（ｅ）対応する前記第２のセレ
クタの出力をｎビットシフトするｎ個の第２のシフトレ
ジスタ、（ｆ）対応する前記第２のシフトレジスタのパ
ラレル出力に接続されるｎ個の第２のラッチ回路、
（ｇ）前記ｎ個の第２のラッチ回路の出力を選択するこ
とによりビット多重を行って前記第２の出力線に出力す
るｎ個の第３のセレクタ、及び（ｈ）第１の変換時には
ワード周期の前半は対応する前記第１のセレクタの出力
を選択し、ワード周期の後半は対応する前記第３のセレ
クタの出力を選択し、第２の変換時には対応する第１の
セレクタの出力を選択し、当該選択結果を前記第１の出
力線に出力するｎ個の第４のセレクタを具備するもので
ある。
（作用） 本発明の技術的手段は次のように作用する。シリアルデ
ータからパラレルデータに変換する第１の変換の場合に
は、ｎ本の第１の入力線毎に入力されたｎビット／ワー
ドのシリアルデータはそれぞれ第１のシフトレジスタの
パラレル出力よりｎビットのパラレルデータに変換され
た後に各々の第１のラッチ回路にラッチされる。同様
に、ｎ本の第２の入力線毎に入力されたｎビット／ワー
ドのシリアルデータはそれぞれ第２のセレクタ及び第２
のシフトレジスタを介してｎビットのパラレルデータと
して各々の第２のラッチ回路にラッチされる。次に、各
々の第１のセレクタで全ての第１のラッチ回路の出力を
順次選択して出力するビット多重動作がワード周期当り
２回行われ、各々の第３のセレクタで全ての第２のラッ
チ回路の出力を順次選択して出力することにより２回の
ビット多重動作が行われる。各々の第４のセレクタはワ
ード周期の前半では対応する第１のセレクタの出力を選
択し、その後半では対応する第３のセレクタの出力を選
択し、これらの選択の結果をｎ本の第１の出力線に2nビ
ット／ワードのパラレルデータとして出力する。
ータからパラレルデータに変換する第１の変換の場合に
は、ｎ本の第１の入力線毎に入力されたｎビット／ワー
ドのシリアルデータはそれぞれ第１のシフトレジスタの
パラレル出力よりｎビットのパラレルデータに変換され
た後に各々の第１のラッチ回路にラッチされる。同様
に、ｎ本の第２の入力線毎に入力されたｎビット／ワー
ドのシリアルデータはそれぞれ第２のセレクタ及び第２
のシフトレジスタを介してｎビットのパラレルデータと
して各々の第２のラッチ回路にラッチされる。次に、各
々の第１のセレクタで全ての第１のラッチ回路の出力を
順次選択して出力するビット多重動作がワード周期当り
２回行われ、各々の第３のセレクタで全ての第２のラッ
チ回路の出力を順次選択して出力することにより２回の
ビット多重動作が行われる。各々の第４のセレクタはワ
ード周期の前半では対応する第１のセレクタの出力を選
択し、その後半では対応する第３のセレクタの出力を選
択し、これらの選択の結果をｎ本の第１の出力線に2nビ
ット／ワードのパラレルデータとして出力する。
パラレルデータからシリアルデータに変換する第２の変
換の場合には、ｎ本の第１の入力線に入力された2nビッ
ト／ワードのパラレルデータは各々の第１のシフトレジ
スタでｎビットシフトされた後、対応する第２のセレク
タを介して対応する第２のシフトレジスタでｎビットシ
フトされる。次に、各々の第１のシフトレジスタのパラ
レル出力のｎビットのパラレルデータが対応する第１の
ラッチ回路、各々の第２のシフトレジスタのパラレル出
力のｎビットのパラレルデータが対応する第２のラッチ
回路にそれぞれラッチされる。シリアルからパラレルの
場合と同様にして、対応する第１及び第３のセレクタ
で、全ての第１及び第２のラッチ回路の出力を順次選択
することにより、１回のビット多重が行われる。各々の
第１のセレクタの出力は対応する第４のセレクタ（スル
ー状態）を介してｎ本の第１の出力線にｎビット／ワー
ドのシリアルデータとして出力し、各々の第３のセレク
タの出力はｎ本の第２の出力線にｎビット／ワードのシ
リアルデータとして出力する。
換の場合には、ｎ本の第１の入力線に入力された2nビッ
ト／ワードのパラレルデータは各々の第１のシフトレジ
スタでｎビットシフトされた後、対応する第２のセレク
タを介して対応する第２のシフトレジスタでｎビットシ
フトされる。次に、各々の第１のシフトレジスタのパラ
レル出力のｎビットのパラレルデータが対応する第１の
ラッチ回路、各々の第２のシフトレジスタのパラレル出
力のｎビットのパラレルデータが対応する第２のラッチ
回路にそれぞれラッチされる。シリアルからパラレルの
場合と同様にして、対応する第１及び第３のセレクタ
で、全ての第１及び第２のラッチ回路の出力を順次選択
することにより、１回のビット多重が行われる。各々の
第１のセレクタの出力は対応する第４のセレクタ（スル
ー状態）を介してｎ本の第１の出力線にｎビット／ワー
ドのシリアルデータとして出力し、各々の第３のセレク
タの出力はｎ本の第２の出力線にｎビット／ワードのシ
リアルデータとして出力する。
このように、第１のシフトレジスタのシリアル出力を第
２のセレクタを介して第２のシフトレジスタの入力に接
続した構成としたので、第１及び第２の変換のうちいず
れか一方の変換で不要となる回路がなくなるので、前記
従来技術の問題点を解決できるのである。
２のセレクタを介して第２のシフトレジスタの入力に接
続した構成としたので、第１及び第２の変換のうちいず
れか一方の変換で不要となる回路がなくなるので、前記
従来技術の問題点を解決できるのである。
（実施例） 第１図は本発明の一実施例を示すシリアル／パラレル
（S/P）変換回路の構成図である。本実施例のS/P変換回
路10は、ｎ本の入力線21（211〜21n）,22（221〜22
n）、ｎ本の出力線23（231〜23n）,24（241〜24n）が接
続され、これらの信号線に対応してｎ個の同一構成の変
換回路（101〜10n）から構成される。シフトレジスタ11
（前述の第１のシフトレジスタに相当）、ラッチ回路12
（前述の第１のラッチ回路に相当）、セレクタ13（前述
の第１のセレクタに相当）、及びセレクタ14（前述の第
４のセレクタに相当）は、第３図のシフトレジスタ1a、
ラッチ回路2b、セレクタ3b、及びセレクタ４に対応し、
シフトレジスタ15（前述の第２のシフトレジスタに相
当）、ラッチ回路16（前述の第２のラッチ回路）、及び
セレクタ17（前述の第３のセレクタに相当）は、第３図
のシフトレジスタ1b、ラッチ回路2c、セレクタ3cに対応
する。しかし、本実施例では、シフトレジスタ11のシリ
アル出力をセレクタ18を介してシフトレジスタ15の入力
に接続することにより、シフトレジスタ15、ラッチ回路
16、及びセレクタ17は、第３図のシフトレジスタ1c、ラ
ッチ回路2a、及びセレクタ3aの役割も果す。また、入力
線21,22は、第３図の入力線31,32に対応し、出力線23,2
4は第３図の出力線34,33に対応する。新しく設けたセレ
クタ18は入力線22（221〜22n）と、対応する変換回路10
1〜10nのシフトレジスタ15との間に接続され、シリアル
データからパラレルデータへの変換時には入力線22側を
選択し、パラレルデータからシリアルデータの変換時に
はシフトレジスタ11のシリアル出力を選択する。
（S/P）変換回路の構成図である。本実施例のS/P変換回
路10は、ｎ本の入力線21（211〜21n）,22（221〜22
n）、ｎ本の出力線23（231〜23n）,24（241〜24n）が接
続され、これらの信号線に対応してｎ個の同一構成の変
換回路（101〜10n）から構成される。シフトレジスタ11
（前述の第１のシフトレジスタに相当）、ラッチ回路12
（前述の第１のラッチ回路に相当）、セレクタ13（前述
の第１のセレクタに相当）、及びセレクタ14（前述の第
４のセレクタに相当）は、第３図のシフトレジスタ1a、
ラッチ回路2b、セレクタ3b、及びセレクタ４に対応し、
シフトレジスタ15（前述の第２のシフトレジスタに相
当）、ラッチ回路16（前述の第２のラッチ回路）、及び
セレクタ17（前述の第３のセレクタに相当）は、第３図
のシフトレジスタ1b、ラッチ回路2c、セレクタ3cに対応
する。しかし、本実施例では、シフトレジスタ11のシリ
アル出力をセレクタ18を介してシフトレジスタ15の入力
に接続することにより、シフトレジスタ15、ラッチ回路
16、及びセレクタ17は、第３図のシフトレジスタ1c、ラ
ッチ回路2a、及びセレクタ3aの役割も果す。また、入力
線21,22は、第３図の入力線31,32に対応し、出力線23,2
4は第３図の出力線34,33に対応する。新しく設けたセレ
クタ18は入力線22（221〜22n）と、対応する変換回路10
1〜10nのシフトレジスタ15との間に接続され、シリアル
データからパラレルデータへの変換時には入力線22側を
選択し、パラレルデータからシリアルデータの変換時に
はシフトレジスタ11のシリアル出力を選択する。
次に本実施例の動作をｎ＝３の場合について、第２図
（ａ），（ｂ）の動作説明図を参照して説明する。
（ａ），（ｂ）の動作説明図を参照して説明する。
まず、シリアルデータからパラレルデータへ変換する場
合について述べる。
合について述べる。
第２図（ａ）に示すように、入力線211〜213に３ビット
／ワードのシリアルデータが入力される。入力線211か
らのシリアルデータa1,b1,c1はシフトレジスタ11で３ビ
ットシフトされる。このとき、シフトレジスタ11のパラ
レル出力にはa1,b1,c1のパラレルデータが得られ、これ
ら３ビットのデータはラッチ回路12にラッチされる。同
様にして、入力線212,213からのシリアルデータはそれ
ぞれ３ビットのデータとして変換回路102,103のラッチ
回路12にラッチされる。同様にして、入力線221〜223か
らのシリアルデータはセレクタ18、シフトレジスタ15を
介して３ビットのデータとして対応する変換回路101〜1
03のラッチ回路16にラッチされる。次に変換回路101の
セレクタ13は変換回路101〜103のラッチ回路12の第１番
目の出力（１ビット目）を順次選択するビット多重動作
をワード周期当り２回行う。即ち、変換回路101のラッ
チ回路12からa1、変換回路102のラッチ回路12からa2、
変換回路103のラッチ回路12からa3を順次選択し、これ
をもう１度繰り返す。この結果、a1,a2,a3,a1,a2,a3の
シリアルデータを対応するセレクタ14へ出力する。同様
にして、変換回路102のセレクタ13は変換回路101〜103
のラッチ回路12の第２番目の出力（２ビット目）を順次
選択することによりb1,b2,b3,b1,b2,b3のシリアルデー
タを対応さるセレクタ14へ出力し、変換回路103のセレ
クタ13は変換回路101〜103のラッチ回路12の第３番目の
出力（３ビット目）を順次選択することにより、c1,c2,
c3,c1,c2,c3を対応するセレクタ14へ出力する。同様に
して、変換回路101〜103のセレクタ17はそれぞれa1′,a
2′,a3′,a1′,a2′,a3′、b1′,b2′,b3′,b1′,b2′,
b3′、c1′,c2′,c3′,c1′,c2′,c3′のシリアルデー
タを対応するセレクタ14へ出力する。変換回路101〜103
のセレクタ14では、ワード周期の前半ではセレクタ13の
出力を選択し、その後半ではセレクタ14を選択すること
により、出力線231にa1,a2,a3,a1′,a2′,a3′を出力す
る。変換回路102,103のセレクタ14も同様にして選択す
ることにより、第２図（ａ）に示すような６ビット／ワ
ードのパラレルデータが得られる。
／ワードのシリアルデータが入力される。入力線211か
らのシリアルデータa1,b1,c1はシフトレジスタ11で３ビ
ットシフトされる。このとき、シフトレジスタ11のパラ
レル出力にはa1,b1,c1のパラレルデータが得られ、これ
ら３ビットのデータはラッチ回路12にラッチされる。同
様にして、入力線212,213からのシリアルデータはそれ
ぞれ３ビットのデータとして変換回路102,103のラッチ
回路12にラッチされる。同様にして、入力線221〜223か
らのシリアルデータはセレクタ18、シフトレジスタ15を
介して３ビットのデータとして対応する変換回路101〜1
03のラッチ回路16にラッチされる。次に変換回路101の
セレクタ13は変換回路101〜103のラッチ回路12の第１番
目の出力（１ビット目）を順次選択するビット多重動作
をワード周期当り２回行う。即ち、変換回路101のラッ
チ回路12からa1、変換回路102のラッチ回路12からa2、
変換回路103のラッチ回路12からa3を順次選択し、これ
をもう１度繰り返す。この結果、a1,a2,a3,a1,a2,a3の
シリアルデータを対応するセレクタ14へ出力する。同様
にして、変換回路102のセレクタ13は変換回路101〜103
のラッチ回路12の第２番目の出力（２ビット目）を順次
選択することによりb1,b2,b3,b1,b2,b3のシリアルデー
タを対応さるセレクタ14へ出力し、変換回路103のセレ
クタ13は変換回路101〜103のラッチ回路12の第３番目の
出力（３ビット目）を順次選択することにより、c1,c2,
c3,c1,c2,c3を対応するセレクタ14へ出力する。同様に
して、変換回路101〜103のセレクタ17はそれぞれa1′,a
2′,a3′,a1′,a2′,a3′、b1′,b2′,b3′,b1′,b2′,
b3′、c1′,c2′,c3′,c1′,c2′,c3′のシリアルデー
タを対応するセレクタ14へ出力する。変換回路101〜103
のセレクタ14では、ワード周期の前半ではセレクタ13の
出力を選択し、その後半ではセレクタ14を選択すること
により、出力線231にa1,a2,a3,a1′,a2′,a3′を出力す
る。変換回路102,103のセレクタ14も同様にして選択す
ることにより、第２図（ａ）に示すような６ビット／ワ
ードのパラレルデータが得られる。
次にパラレルデータからシリアルデータへ変換する場合
について述べる。
について述べる。
第２図（ｂ）に示すように、入力線211〜213に６ビット
／ワードのパラレルデータが入力される。入力線211か
らのデータa1,a2,a3,a1′,a2′,a3′は変換回路101のシ
フトレジスタ11で３ビットシフトされた後、セレクタ18
を介してシフトレジスタ15に入力されて３ビットシフト
される。このとき、シフトレジスタ11のパラレル出力に
はa1′,a2′,a3′のパラレルデータが得られ、これらの
３ビットのデータはラッチ回路12にラッチされる。ま
た、シフトレジスタ15のパラレル出力の３ビットのデー
タ（a1,a2,a3）はラッチ回路16にラッチされる。同様に
して、入力線212,213のデータも変換回路102,103のシフ
トレジスタ11,15でシフトされ、それぞれ３ビットのデ
ータとして対応するラッチ回路12,16にラッチされる。
次に変換回路101のセレクタ13は変換回路101〜103のラ
ッチ回路12の第１番目の出力を順次選択することにより
a1′,b1′,c1′のシリアルデータをスルー状態のセレク
タ14を介して出力線231に出力する。同様にして変換回
路102,103のセレクタ13もそれぞれ変換回路101〜103の
ラッチ回路12の第２番目，第３番目の出力を順次選択
し、選択結果をそれぞれ出力線232,233に出力する。変
換回路101〜103のセレクタ17もそれぞれ変換回路101〜1
03のラッチ回路16に対して同様な選択を行い、選択結果
を対応する出力線241〜243へ出力する。このようにし
て、第２図（ｂ）に示すような３ビット／ワードのシリ
アルデータが出力線231〜233,241〜243に得られる。
／ワードのパラレルデータが入力される。入力線211か
らのデータa1,a2,a3,a1′,a2′,a3′は変換回路101のシ
フトレジスタ11で３ビットシフトされた後、セレクタ18
を介してシフトレジスタ15に入力されて３ビットシフト
される。このとき、シフトレジスタ11のパラレル出力に
はa1′,a2′,a3′のパラレルデータが得られ、これらの
３ビットのデータはラッチ回路12にラッチされる。ま
た、シフトレジスタ15のパラレル出力の３ビットのデー
タ（a1,a2,a3）はラッチ回路16にラッチされる。同様に
して、入力線212,213のデータも変換回路102,103のシフ
トレジスタ11,15でシフトされ、それぞれ３ビットのデ
ータとして対応するラッチ回路12,16にラッチされる。
次に変換回路101のセレクタ13は変換回路101〜103のラ
ッチ回路12の第１番目の出力を順次選択することにより
a1′,b1′,c1′のシリアルデータをスルー状態のセレク
タ14を介して出力線231に出力する。同様にして変換回
路102,103のセレクタ13もそれぞれ変換回路101〜103の
ラッチ回路12の第２番目，第３番目の出力を順次選択
し、選択結果をそれぞれ出力線232,233に出力する。変
換回路101〜103のセレクタ17もそれぞれ変換回路101〜1
03のラッチ回路16に対して同様な選択を行い、選択結果
を対応する出力線241〜243へ出力する。このようにし
て、第２図（ｂ）に示すような３ビット／ワードのシリ
アルデータが出力線231〜233,241〜243に得られる。
以上ｎ＝３の場合について説明したが、本発明はｎが他
の整数でもよいことは明らかである。
の整数でもよいことは明らかである。
（発明の効果） 以上詳細に説明したように、本発明によれば、第１のシ
フトレジスタのシリアル出力を第２のセレクタを介して
第２のシフトレジスタの入力に接続した構成にすること
により、シリアルデータ及びパラレルデータの相互の変
換のうち、いずれか一方の変換で使用しない回路がなく
なるので、従来技術と比較して大幅にハード規模が減少
し、回路のコストが低減されると共に、回路構成が簡単
化されてLSI化に適合したものとなる。
フトレジスタのシリアル出力を第２のセレクタを介して
第２のシフトレジスタの入力に接続した構成にすること
により、シリアルデータ及びパラレルデータの相互の変
換のうち、いずれか一方の変換で使用しない回路がなく
なるので、従来技術と比較して大幅にハード規模が減少
し、回路のコストが低減されると共に、回路構成が簡単
化されてLSI化に適合したものとなる。
第１図は本発明の一実施例を示すシリアル／パラレル変
換回路の構成図、第２図（ａ），（ｂ）は本実施例の変
換動作の説明図、第３図は従来のシリアル／パラレル変
換回路の構成図である。 10……シリアル／パラレル変換回路、 11,15……シフトレジスタ、 12,16……ラッチ回路、 13,14,17,18……セレクタ、 21（211〜21n）,22（221〜22n）……入力線、 23（231〜23n）,24（241〜24n）……出力線、 101〜10n……変換回路。
換回路の構成図、第２図（ａ），（ｂ）は本実施例の変
換動作の説明図、第３図は従来のシリアル／パラレル変
換回路の構成図である。 10……シリアル／パラレル変換回路、 11,15……シフトレジスタ、 12,16……ラッチ回路、 13,14,17,18……セレクタ、 21（211〜21n）,22（221〜22n）……入力線、 23（231〜23n）,24（241〜24n）……出力線、 101〜10n……変換回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川口 和穂 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 辻 久雄 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内 (56)参考文献 特開 昭62−24715（ＪＰ，Ａ) 特開 昭62−128215（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ｎ本の第１及び第２の入力線から入力され
るｎビット／ワードのシリアルデータを2nビット／ワー
ドのパラレルデータに変換してｎ本の第１の出力線に出
力する第１の変換と、第１の入力線から入力される2nビ
ット／ワードのパラレルデータをｎビット／ワードのシ
リアルデータに変換してｎ本の第１及び第２の出力線に
出力する第２の変換とを行う変換回路において、 （ａ）前記第１の入力線毎に入力データをｎビットシフ
トするｎ個の第１シフトレジスタ、 （ｂ）対応する前記第１のシフトレジスタのパラレル出
力に接続されるｎ個の第１のラッチ回路、 （ｃ）前記ｎ個の第１のラッチ回路の出力を選択するこ
とによりビット多重を行うｎ個の第１のセレクタ、 （ｄ）第１の変換時には対応する前記第２の入力線の入
力データを選択し、第２の変換時には対応する前記第１
のシフトレジスタのシリアル出力を選択し、当該選択結
果を出力するｎ個の第２のセレクタ、 （ｅ）対応する前記第２のセレクタの出力をｎビットシ
フトするｎ個の第２のシフトレジスタ、 （ｆ）対応する前記第２のシフトレジスタのパラレル出
力に接続されるｎ個の第２のラッチ回路、 （ｇ）前記ｎ個の第２のラッチ回路の出力を選択するこ
とによりビット多重を行って前記第２の出力線に出力す
るｎ個の第３のセレクタ、 （ｈ）第１の変換時にはワード周期の前半は対応する前
記第１のセレクタの出力を選択し、ワード周期の後半は
対応する前記第３のセレクタの出力を選択し、第２の変
換時には対応する第１のセレクタの出力を選択し、当該
選択結果を前記第１の出力線に出力するｎ個の第４のセ
レクタ、 とを具備することを特徴とする変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20012288A JPH0738592B2 (ja) | 1988-08-12 | 1988-08-12 | 変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20012288A JPH0738592B2 (ja) | 1988-08-12 | 1988-08-12 | 変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250622A JPH0250622A (ja) | 1990-02-20 |
| JPH0738592B2 true JPH0738592B2 (ja) | 1995-04-26 |
Family
ID=16419189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20012288A Expired - Fee Related JPH0738592B2 (ja) | 1988-08-12 | 1988-08-12 | 変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738592B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE602004015792D1 (de) * | 2003-06-03 | 2008-09-25 | Starent Networks Corp | System und verfahren zur formatierung von daten |
-
1988
- 1988-08-12 JP JP20012288A patent/JPH0738592B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250622A (ja) | 1990-02-20 |
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|---|---|---|---|
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