JPS6257322A

JPS6257322A - デ−タ速度変換処理回路

Info

Publication number: JPS6257322A
Application number: JP60196381A
Authority: JP
Inventors: Takeshi Okazaki; 健岡崎; Kiichi Matsuda; 松田　喜一; Toshitaka Tsuda; 俊隆津田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-09-05
Filing date: 1985-09-05
Publication date: 1987-03-13
Anticipated expiration: 2011-06-19
Also published as: JP2509176B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕直列のｍ個のデータ群から成る直列データと並列なｍ個
のデータ群との間で相互乗り入れを行なうに当たって、
１個の速度変換回路、必要に応じて用いられる第１のセ
レクタ回路、ｍ個のメモリ回路及び第２のセレクタ回路
を用いることによって低速のメモリ回路をその容量を少
なくしつつ高速な直列データと低速な並列データとの間
の所望の相互乗り入れを可能にした。

〔産業上の利用分野〕

本発明はデータ速度変換処理回路に関し、更に詳しく言
えば、高速な直列データと低速な並列データとの相互乗
り入れを小容量、低速のメモリで遂行し得るデータ速度
変換処理回路に関する。

データ通信等においては、その系の中に高速な直列デー
タが伝送（転送）される部分系と低速な並列データが処
理される部分系とが含まれる場合があり、これら速度の
異なる系間でデータを授受するためにはそのインタフェ
ースをとらなければならない。

その際に必要とされるハードウェアは量的に少なく、低
速なものであることが要請される。

〔従来の技術〕

従来においても、第４図に示すようなタイムチャートを
実現するためのデータ多層分離２舎成回路が開発され、
実用に供されている。その第１の例は第５図に示すよう
に、高速の直列データを高速動作が可能なメモリ回路１
００を用いて多層に分離し易いように保持し並び換えて
新たな直列データとして出力し、その出力直列データを
直並列変換回路（Ｓ／Ｐ）１０１にて多層に速度変換す
ることによってデータ多層分離を行なったり、このデー
タ多層分離の逆の動作を生ぜしめることにより多相デー
タ合成を行なう回路である。

もう１つの第２の例は第６図に示すものである。

即ち、高速の直列データを直並列変換回路１１０により
ｍ相の並列出力に速度変換し、その速度変換されたｍ相
の並列出力の各々を各相毎のｍ個のメモリ回路１１１ｉ
１　・・　１１１１ｍ　　（ｉ＝１・・・ｍ）によって
保持し、各相毎のｍ個のメモリ回路１１１ｉ１　・・・
１１１１ｍの出力を所定の基準に従って選択してｍ相の
並列出力とすることによってデータ多層分離を行なった
り、このデータ多層分離の逆の動作を生せしめることに
より多層データ合成を行なう回路である。

〔発明が解決しようとする問題点〕

これらの回路は次のような欠点を有している。

その第１の回路はメキリ回路が１個で足りるが、高速動
作であることを要するため、速度がある速度以上になる
と所期の目的を達成し得なくなる。

又、第２の回路は低速のメモリ回路で足りるが、多数の
メモリ回路を必要として回路全体としての回路規模が大
きくなる。

本発明は斯かる問題点に鑑みて創作されたもので、低速
、小容量のメモリ回路の使用の下で高速の直列データと
低速の並列データとの間のインタフェースをとることの
できるデータ速度変換処理回路を提供することを目的と
する。

〔問題点を解決するための手段〕第１図は本発明の原理ブロック図を示す。第１図におい
て、１は速度変換回路で、直列のｍ個（ｍは２以上の整
数である。）のデータ群から成る直列データとｍ相の第
１の所定並びの並列データとの間の変換を行なうもので
ある。２１　・・・２ｍはメモリ回路で、変換回路に接
続され、第１の所定並びの並列データと第２の所定並び
の並列データとの並び換えを行なうものである。３は第
１のセレクタ回路で、ｍ１固のメモリ回路２１　・・・
２ｍの第２の所定並びの並列データと並列なｍ個のデー
タ群との間の並び換えを行なうものである。４は必要に
応じて、変換回路１とｍ個のメモリ回路２′１　　・・
・２’ｍとの間に接続され、変換回路１の所定並びの並
列データとｍ個のメモリ回路２１．　　・・・２’ｍの
所定並びの並列データとの相互間で所定の関係で並び換
えるための第２のセレクタである。

〔作用〕

直列のｍ個のデータ群から成る直列データは変換回路１
でｍ相の第１の所定並びの並列データに変換される。そ
して、このｍ相の第１の所定並びの並列データは必要に
応じて、第２のセレクタ４において、所定並びの並列デ
ータが所定の関係で並び換えられる。このような所定並
びの並列データはｍ個のメモリ回路２１　・・・２ｍ　
　（又は２′。

・・・２′ｍ）で第２（又は第３）の所定並びの並列デ
ータへ並び換えられる。並び換えられた第２（又は第３
）の所定並びの並列データは第１のセレクタ回路で並列
なｍ個のデータ群に並び換えられてデータ多層分離が行
なわれる。又、このデータ多層分離処理の逆動作を生ぜ
しめることにより多層データ合成を行なうことができる
。

このようなデータ速度変換処理は直列データが並列に変
換されたデータ又は並列となっているデータについて直
並列又は並直列への速度変換をするための処理を行なっ
ているから低速なメモリ回路で足りることになるし、そ
のためのメモリ回路数も並列相数だけあれば足りること
になる。

〔実施例〕

第２図は本発明の一実施例を示す。第２図において、１
０は直列のｍ個（ｍは２以上の整数である。）のデータ
群（ｎサンプル単位のデータから成る。）から成る直列
データをｍ相の第１の所定並びの並列データに変換を行
なう速度変換回路である。１１は必要に応じて設けられ
た（第１の）セレクタ回路で、速度変換回路１からの所
定並びの並列データに対し所定の関係での並び換えを行
なう。この所定の関係は次式で表される。

ｎ＝ｍＸｊ＋ｋ（Ｏ≦に≦ｍａｎ、ｍ、ｊ、には整数）そして、上式に
おいて、ｋが奇数のとき、シフト無（スルー）で、ｋが
偶数のとき、シフト有である。

１２＋　　・・・１２ｍはｍ個のメモリ回路で、セレク
タ回路１１からの所定並びの並列データを記憶し、該所
定並びの並列データとは異なる所定並びの並列データと
して出力するものである。

１３はｍ個のメモリ１２１　・・・１２ｍからの所定並
びの並列データを上述のｋの値に応じた並列なｍ個のデ
ータ群に並び換える第２のセレクタ回路である。

次に、このような構成の下での本発明のデータ速度変換
処理態様を説明する。入力直列データはｎサンプル単位
のデータから成るデータ群がｍ個連なって構成されてい
るものとする（第３図のＡ参照）。

この入力直列データは速度変換回路１０において第３図
のＢに示す如く速度変換されてｍ相の並列データとして
出力される。そして、セレクタ回路１１において上述し
た式に従った新たなｍ相の並列データ（第３図のＣ参照
）に変換される。

この新たなｍ相の並列データは各相毎に対応するメモリ
回路に記憶され、第３図のＤの如く並び換えられたｍ相
の並列データがｍ個のメモリ回路１２１　・・・１２ｍ
から出力される。

ｍ個のメモリ回路ＩＬ　　・・・１２ｍからのｍ相の並
列データはセレクタ回路１３において上述したｋの値に
応じて所定の関係で切り換えられて第３図のＥに示す如
き並列のｍ個のデータ群とされて出力される。

上記実施例においては、各々ｎサンプル単位のデータを
有するｍ個のデータ群から成る直列データをｎサンプル
単位でｍ相の並列データに変換する例について説明した
が、このデータ多層分離処理の逆変換を各構成要素、叩
ちセレクタ回路１３、ｍ（ＩＩのメモリ回路１２１　・
・・１２ｍ１セレクタ回路１１、及び速度変換回路１０
に生せしめるように各構成要素を構成することによって
、多層データ合成処理を行なうことができる。

又、これらの場合において、上記の式においてに＝奇数
とする場合にはセレクタ回路１１を除くことができる。

〔発明の効果〕

以上説明したように本発明によれば、低速で、小容量の
メモリ回路の使用の下で高速の直列データと低速の並列
データとの間のインタフェースを取ることができる

【図面の簡単な説明】

第１１！ｌは本発明の原理ブロック図、第２図は本発明
の一実施例を示す図、第３図は本発明実施例の説明に用いるタイムチャート、第４図はデータ多層分離・合成のためのタイムチャート
、第５図は第１の従来回路例を示す図、第６図は第２の従来回路例を示す図である。第１図において、ｌは速度変換回路、２、・・・２ｍ１２’ｔ　　・・・２′□はメモリ回路
、３．３’：４はセレクタ回路である。 ■　　　　　　　　　　。タイム　チャート第８図（鏡き）

Claims

【特許請求の範囲】

（１）直列のｍ個（ｍは２以上の整数である。）のデー
タ群から成る直列データとｍ相の第１の所定並びの並列
データとの間の変換を行なう速度変換回路（１）と、速度変換回路（１）の第１の所定並びの並列データと第
２の所定並びの並列データとの並び換えを行なうｍ個の
メモリ回路（２＿１・・・２＿ｍ）と、ｍ個のメモリ回
路（２＿１・・・２＿ｍ）の第２の所定並びの並列デー
タと並列なｍ個のデータ群との並び換えを行なうセレク
タ回路（３）とを備えて構成したことを特徴とするデー
タ速度変換処理回路。
（２）直列のｍ個（ｍは２以上の整数である。）のデー
タ群から成る直列データとｍ相の第１の所定並びの並列
データとの間の変換を行なう速度変換回路（１）と、速度変換回路（１）の第１の所定並びの並列データと第
２の所定並びの並列データとの間の並び換えを行なう第
１のセレクタ回路（４）と、第１のセレクタ回路（４）
の第１の所定並びの並列データと第３の所定並びの並列
データとの間の並び換えを行なうｍ個のメモリ回路（２
′＿１・・・２′＿ｍ）と、ｍ個のメモリ回路（２′＿１・・・２′＿ｍ）の第３の
所定並びの並列データと並列なｍ個のデータ群との並び
換えを行なう第２のセレクタ回路（３′）とを備えて構
成したことを特徴とするデータ速度変換処理回路。
（３）速度変換回路（１）、ｍ個のメモリ回路（２＿１
・・・２＿ｍ）及びセレクタ回路（３）の各々はデータ
多層分離を行なうように構成されていることを特徴とす
る特許請求の範囲第１項記載のデータ速度変換処理回路
。
（４）速度変換回路１、第１のセレクタ回路４、ｍ個の
メモリ回路（２′＿１・・・２′＿ｍ）及び第２のセレ
クタ回路（３′）の各々はデータ多層分離を行なうよう
に構成されていることを特徴とする特許請求の範囲第２
項記載のデータ速度変換処理回路。
（５）速度変換回路（１）、ｍ個のメモリ回路（２＿１
・・・２＿ｍ）及びセレクタ回路（３）の各々にはデー
タ多層合成を行なうように構成されていることを特徴と
する特許請求の範囲第１項記載のデータ速度変換処理回
路。
（６）速度変換回路（１）、第１のセレクタ回路（４）
、ｍ個のメモリ回路（２′＿１・・・２′＿ｍ）及び第
２のセレクタ回路（３′）の各々はデータ多層合成を行
なうように構成されていることを特徴とする特許請求の
範囲第２項記載のデータ速度変換処理回路。