JPH03107225A - フレームアライナ回路 - Google Patents
フレームアライナ回路Info
- Publication number
- JPH03107225A JPH03107225A JP1243443A JP24344389A JPH03107225A JP H03107225 A JPH03107225 A JP H03107225A JP 1243443 A JP1243443 A JP 1243443A JP 24344389 A JP24344389 A JP 24344389A JP H03107225 A JPH03107225 A JP H03107225A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- clock
- aligner
- pulse
- circuit
- Prior art date
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- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ伝送に係り、特に２系統のクロック系
を持つフレームアライナ回路に関するものである。
を持つフレームアライナ回路に関するものである。
従来の７レ一ムアクイナ回路の一例を第３図に示し説明
する。
する。
図において、２１は伝送路信号、２２および２３はこの
伝送路信号２１を入力とするフレームアライナ、２４お
よび２５はクロックおよびフレームパルス、２６および
２７Ｆｉクロツクおよびフレームパルスである。
伝送路信号２１を入力とするフレームアライナ、２４お
よび２５はクロックおよびフレームパルス、２６および
２７Ｆｉクロツクおよびフレームパルスである。
そして、従来、この種のフレームアライナは、この第３
図に示すように、クロック２４およびフレームパルス２
５とクロック２６およびフレームパルス２７の２系統の
クロックφフレームパルスに対し、フレームアライナ２
２およびフレームアライナ２３のように２系統のフレー
ムアライナを有する構成となってい友。
図に示すように、クロック２４およびフレームパルス２
５とクロック２６およびフレームパルス２７の２系統の
クロックφフレームパルスに対し、フレームアライナ２
２およびフレームアライナ２３のように２系統のフレー
ムアライナを有する構成となってい友。
上述した従来のフレームアライナは、２系統のクロック
・フレームパルスに対しそれぞれ１つずつのフレームア
ライナを持っている。ここで、伝送路信号のクロックと
装置内のクロックの乗せ替えをスタッフインク操作など
によって行う場合、フレームアライナは複雑なフレーム
アライメント処理が要求される。このフレームアライナ
を二つ持つ従来の方式では、回路規模が大きくなりすぎ
るという課題があった。
・フレームパルスに対しそれぞれ１つずつのフレームア
ライナを持っている。ここで、伝送路信号のクロックと
装置内のクロックの乗せ替えをスタッフインク操作など
によって行う場合、フレームアライナは複雑なフレーム
アライメント処理が要求される。このフレームアライナ
を二つ持つ従来の方式では、回路規模が大きくなりすぎ
るという課題があった。
本発明の７レ一ムアライナ回路は、第１のクロックと第
２のクロックの何れかを選択しかつ第１のフレームパル
スと第２のフレームパルスの何れかを選択するセレクタ
と、このセレクタに接続されそのセレクタ出力のクロッ
クおよびフレームパルスから所望の位相のクロックおよ
びフレームパルスを作成するパルス発生回路と、このノ
くルス発生回路に接続され伝送路信号を入力とする第１
のフレームアライナと、この第１のフレームアライナお
よび上記パルス発生回路に接続され上記第１のクロック
および上記第１のフレームパルスを入力とする第２のフ
レームアライナと、上記第１のフレームアライナおよび
上記パルス発生回路に接続され上記第２のクロックおよ
び上記第２のフレームパルスを入力とする第３のフレー
ムアライナを有するものである。
２のクロックの何れかを選択しかつ第１のフレームパル
スと第２のフレームパルスの何れかを選択するセレクタ
と、このセレクタに接続されそのセレクタ出力のクロッ
クおよびフレームパルスから所望の位相のクロックおよ
びフレームパルスを作成するパルス発生回路と、このノ
くルス発生回路に接続され伝送路信号を入力とする第１
のフレームアライナと、この第１のフレームアライナお
よび上記パルス発生回路に接続され上記第１のクロック
および上記第１のフレームパルスを入力とする第２のフ
レームアライナと、上記第１のフレームアライナおよび
上記パルス発生回路に接続され上記第２のクロックおよ
び上記第２のフレームパルスを入力とする第３のフレー
ムアライナを有するものである。
本発明においては、複雑な処理機能を有するメインのフ
レームアライナを選択されたクロック系で動作させ、２
系統のクロックおよび７レームパルスに対応する２つの
フレームアライナでクロックの乗せ替えを行う。
レームアライナを選択されたクロック系で動作させ、２
系統のクロックおよび７レームパルスに対応する２つの
フレームアライナでクロックの乗せ替えを行う。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明によるフレームアライナ回路の一実施例
を示すブロック図である。
を示すブロック図である。
図において、１は伝送路信号、５はクロック７とクロッ
ク８の何れかを選択しかつフレームパルス８とフレーム
パルス１０の何れかを選択するセレクタ、６はこのセレ
クタ５に接続されそのセレクタ出力のクロックおよびフ
レームパルスかう所望の位相のクロックおよびフレーム
パルスを作成するパルス発生回路、２はこのパルス発生
回路６に接続され伝送路信号１を入力とするフレームア
ライナ、３はこのフレームアライナ２および−（ルス発
生回路６に接続されクロック１およびフレームパルス８
を入力とするフレームアライナ、４はフレームアライナ
２およびパルス発生回路６に接続されクロック９および
フレームパルス１０ｔ−人力とするフレームアライナで
ある。
ク８の何れかを選択しかつフレームパルス８とフレーム
パルス１０の何れかを選択するセレクタ、６はこのセレ
クタ５に接続されそのセレクタ出力のクロックおよびフ
レームパルスかう所望の位相のクロックおよびフレーム
パルスを作成するパルス発生回路、２はこのパルス発生
回路６に接続され伝送路信号１を入力とするフレームア
ライナ、３はこのフレームアライナ２および−（ルス発
生回路６に接続されクロック１およびフレームパルス８
を入力とするフレームアライナ、４はフレームアライナ
２およびパルス発生回路６に接続されクロック９および
フレームパルス１０ｔ−人力とするフレームアライナで
ある。
つぎにこの第１図に示す実施例の動作を説明する。
まず、セレクタ５は２つのクロック系のうちのクロック
１およびフレームパルス８、またはクロツク９およびフ
レームパルス１０のどちらかを選択し、パルス発生回路
６へ送出する。そして、）くルス発生回路６は、選択さ
れたりｐツクおよびフレームパルスから所望の位相のク
ロックおよびフレームパルスを作成ｆｂ。
１およびフレームパルス８、またはクロツク９およびフ
レームパルス１０のどちらかを選択し、パルス発生回路
６へ送出する。そして、）くルス発生回路６は、選択さ
れたりｐツクおよびフレームパルスから所望の位相のク
ロックおよびフレームパルスを作成ｆｂ。
つぎに、フレームアライナ２は、スタッフインク操作等
による伝送路クロックからパルス発生回路６の出力クロ
ックおよび出力フレームパルスへの伝送路信号１の乗せ
替えや、フレーム同期の確立およびオーバヘッドの終端
などの複雑な処理を行う。また、フレームアライナ３は
、パルス発生回路６の出力クロックおよび出力フレーム
パルスを書き込み位相とし、クロックＴおよびフレーム
パルス８を読み出し位相として、フレームアライナ２の
出力のアライメントを行う。フレームアライナ４は、パ
ルス発生回路６の出力クロックおよび出力フレームパル
スを書き込み位相とし、クロック９およびフレームパル
ス１０を読み出し位相として、フレームアライナ２の出
力のアライメントを行り。そして、このフレームアライ
ナ３とフレームアライナ４は、２つのクロック系の間の
僅かな位相差を吸収するための、回路規模の小さなフレ
ームアライナである。
による伝送路クロックからパルス発生回路６の出力クロ
ックおよび出力フレームパルスへの伝送路信号１の乗せ
替えや、フレーム同期の確立およびオーバヘッドの終端
などの複雑な処理を行う。また、フレームアライナ３は
、パルス発生回路６の出力クロックおよび出力フレーム
パルスを書き込み位相とし、クロックＴおよびフレーム
パルス８を読み出し位相として、フレームアライナ２の
出力のアライメントを行う。フレームアライナ４は、パ
ルス発生回路６の出力クロックおよび出力フレームパル
スを書き込み位相とし、クロック９およびフレームパル
ス１０を読み出し位相として、フレームアライナ２の出
力のアライメントを行り。そして、このフレームアライ
ナ３とフレームアライナ４は、２つのクロック系の間の
僅かな位相差を吸収するための、回路規模の小さなフレ
ームアライナである。
第２図は第１図におけるフレームパルス８とフレームバ
ルス１Ｇおよびパルス発生回路６の出力フレームパルス
の位相を表わした説明図で、セレクタ５でクロックＴお
よびフレームパルス８が選択された場合における、フレ
ームパルス８とフレームパルス１０とパルス発生回路６
の出力フレームパルス間の位相関係を表わしたものであ
る。
ルス１Ｇおよびパルス発生回路６の出力フレームパルス
の位相を表わした説明図で、セレクタ５でクロックＴお
よびフレームパルス８が選択された場合における、フレ
ームパルス８とフレームパルス１０とパルス発生回路６
の出力フレームパルス間の位相関係を表わしたものであ
る。
この第２図において、（＆）はフレームパルス８の位相
を示したものであシ、伽）はパルス発生回路６の出力フ
レームパルス位相、（１）は７レームパルス１０の位相
を示したものである。そして、１１はフレームパルス１
０の位相許容範囲を示す。
を示したものであシ、伽）はパルス発生回路６の出力フ
レームパルス位相、（１）は７レームパルス１０の位相
を示したものである。そして、１１はフレームパルス１
０の位相許容範囲を示す。
パルス発生回路６の出力フレームパルスは、フレームパ
ルス８のｍビット前に位相が設定されており、さらにフ
レームアライナ３が、２ｍビットのメモリ容量を持つよ
うにすれば、フレームパルス８の位相は、メモリ容量の
丁度中心になる。また、ｍの値全フレームパルス８と７
レームパルス１０の位相差よシもおおきくとっておけば
、フレームアライナ４でビットの読み誤シは生じない。
ルス８のｍビット前に位相が設定されており、さらにフ
レームアライナ３が、２ｍビットのメモリ容量を持つよ
うにすれば、フレームパルス８の位相は、メモリ容量の
丁度中心になる。また、ｍの値全フレームパルス８と７
レームパルス１０の位相差よシもおおきくとっておけば
、フレームアライナ４でビットの読み誤シは生じない。
これは、セレクタ５がクロック９およびフレームパルス
１０ｔ−選択した場合も同様である。
１０ｔ−選択した場合も同様である。
このようにして、フレームパルス８とフレームパルス１
０の位相差の２倍以上のメモリを、フレームアライナ３
とフレームアライナ４の各々が持つことによシ、回路規
模が最も大きくなるフレームアライナ２を１つで済ませ
ることができ、フレームアライナ全体の回路規模を小さ
くすることができる。
０の位相差の２倍以上のメモリを、フレームアライナ３
とフレームアライナ４の各々が持つことによシ、回路規
模が最も大きくなるフレームアライナ２を１つで済ませ
ることができ、フレームアライナ全体の回路規模を小さ
くすることができる。
以上説明したように本発明は、複雑な処理機能’ｆｃ有
ｆるメインのフレームアライナを選択されたクロック系
で動作させ、２系統のクロックおよびフレームパルスに
対応する２つのフレームアライナでクロックの乗せ替え
を行うことにより、従来のようにフレームアライナ全体
を２つ持つ必要がなく、回路規模を小さくすることがで
きる効果がある。
ｆるメインのフレームアライナを選択されたクロック系
で動作させ、２系統のクロックおよびフレームパルスに
対応する２つのフレームアライナでクロックの乗せ替え
を行うことにより、従来のようにフレームアライナ全体
を２つ持つ必要がなく、回路規模を小さくすることがで
きる効果がある。
第１図は本発明によるフレームアライナ回路の一実施例
を示すブロック図、第２図は第１図におけるフレームパ
ルスおよびパルス発生回路の出力フレームパルスの位相
を表わし九説明図、第３図は従来のフレームアライナ回
路や一例を示すブロック図である。 １・・・・伝送路信号、２〜４・・・・フレームアライ
ナ ５６１１＠１１セレクタ、６・・・・パルス発生回
路、１・・・・クロック、８・・・・フレームパルス、
９１Ｉ＠＋１＋１クロツク、１０１１・ｅ・フレームパ
ルス
を示すブロック図、第２図は第１図におけるフレームパ
ルスおよびパルス発生回路の出力フレームパルスの位相
を表わし九説明図、第３図は従来のフレームアライナ回
路や一例を示すブロック図である。 １・・・・伝送路信号、２〜４・・・・フレームアライ
ナ ５６１１＠１１セレクタ、６・・・・パルス発生回
路、１・・・・クロック、８・・・・フレームパルス、
９１Ｉ＠＋１＋１クロツク、１０１１・ｅ・フレームパ
ルス
Claims (1)
- 第１のクロックと第２のクロックの何れかを選択しかつ
第１のフレームパルスと第２のフレームパルスの何れか
を選択するセレクタと、このセレクタに接続され該セレ
クタ出力のクロックおよびフレームパルスから所望の位
相のクロックおよびフレームパルスを作成するパルス発
生回路と、このパルス発生回路に接続され伝送路信号を
入力とする第１のフレームアライナと、この第１のフレ
ームアライナおよび前記パルス発生回路に接続され前記
第１のクロックおよび前記第１のフレームパルスを入力
とする第２のフレームアライナと、前記第１のフレーム
アライナおよび前記パルス発生回路に接続され前記第２
のクロックおよび前記第２のフレームパルスを入力とす
る第３のフレームアライナを有することを特徴とするフ
レームアライナ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243443A JPH0758950B2 (ja) | 1989-09-21 | 1989-09-21 | フレームアライナ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243443A JPH0758950B2 (ja) | 1989-09-21 | 1989-09-21 | フレームアライナ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03107225A true JPH03107225A (ja) | 1991-05-07 |
| JPH0758950B2 JPH0758950B2 (ja) | 1995-06-21 |
Family
ID=17103957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1243443A Expired - Lifetime JPH0758950B2 (ja) | 1989-09-21 | 1989-09-21 | フレームアライナ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758950B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370162B1 (en) | 1997-07-02 | 2002-04-09 | Nec Corporation | Frame aligner including two buffers |
-
1989
- 1989-09-21 JP JP1243443A patent/JPH0758950B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370162B1 (en) | 1997-07-02 | 2002-04-09 | Nec Corporation | Frame aligner including two buffers |
| CN1106097C (zh) * | 1997-07-02 | 2003-04-16 | 日本电气株式会社 | 含有两个缓冲器的帧同步器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758950B2 (ja) | 1995-06-21 |
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