JPH073864B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH073864B2 JPH073864B2 JP59120401A JP12040184A JPH073864B2 JP H073864 B2 JPH073864 B2 JP H073864B2 JP 59120401 A JP59120401 A JP 59120401A JP 12040184 A JP12040184 A JP 12040184A JP H073864 B2 JPH073864 B2 JP H073864B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- resistance element
- grid
- resistance
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明はマスタースライス形半導体装置に関する。
従来より、マスタースライス形半導体装置で用いられる
配線は予め決められている配線格子上に配設することに
より、配線の規則性が保たれている。しかし素子間の接
続部分では一般にこの規則性は保持されない。その理由
を以下説明する。
配線は予め決められている配線格子上に配設することに
より、配線の規則性が保たれている。しかし素子間の接
続部分では一般にこの規則性は保持されない。その理由
を以下説明する。
第１図は従来例に係る抵抗素子と配線との接続関係を示
す上面図であり、１は縦側の配線格子,2は横側の配線格
子（実線部）であり、11は抵抗素子である。31,32,33は
配線格子上に設けられた配線（斜線部）であり、21,22,
23は配線31,32,33を抵抗素子11に接続するための開孔部
（ばつ印部）である。配線31においては、隣接する配線
格子と短絡しない距離が保たれているが、配線32は近接
しすぎており、また配線33は重なつている。このため配
線31と配線32との間の配線格子や配線33の右隣りの配線
格子に配線の配設ができなくなり、配線を配設できる配
線格子数が減少していた。これは抵抗精度を保持するた
め、また製造技術上の制約のため抵抗素子の抵抗幅を一
律に定めていたからである。それにまた従来は、ゲート
アレイの規模が小さく必要な配線数もさほど多くなかつ
たので配線格子に余裕があつた。さらに計算機に依る自
動配線処理プログラムの機能が単純であつたために、短
い距離の空き格子が生じていても有効に利用できなかつ
た。
す上面図であり、１は縦側の配線格子,2は横側の配線格
子（実線部）であり、11は抵抗素子である。31,32,33は
配線格子上に設けられた配線（斜線部）であり、21,22,
23は配線31,32,33を抵抗素子11に接続するための開孔部
（ばつ印部）である。配線31においては、隣接する配線
格子と短絡しない距離が保たれているが、配線32は近接
しすぎており、また配線33は重なつている。このため配
線31と配線32との間の配線格子や配線33の右隣りの配線
格子に配線の配設ができなくなり、配線を配設できる配
線格子数が減少していた。これは抵抗精度を保持するた
め、また製造技術上の制約のため抵抗素子の抵抗幅を一
律に定めていたからである。それにまた従来は、ゲート
アレイの規模が小さく必要な配線数もさほど多くなかつ
たので配線格子に余裕があつた。さらに計算機に依る自
動配線処理プログラムの機能が単純であつたために、短
い距離の空き格子が生じていても有効に利用できなかつ
た。
ところで近年のゲートアレイの規模の増大に伴う配線数
の増加によりチツプサイズが大型化し、このため良品の
歩留りの低下を招いている。一方、最近の製造技術の向
上により抵抗素子形状の微細加工も可能となり、抵抗値
精度の良い抵抗素子形状の自由度も拡大している。ま
た、自動配線処理プログラムの機能の向上により、空き
格子を有効に利用できる様になつてきている。
の増加によりチツプサイズが大型化し、このため良品の
歩留りの低下を招いている。一方、最近の製造技術の向
上により抵抗素子形状の微細加工も可能となり、抵抗値
精度の良い抵抗素子形状の自由度も拡大している。ま
た、自動配線処理プログラムの機能の向上により、空き
格子を有効に利用できる様になつてきている。
本発明は上記の点に鑑みて提案されたものであり、すべ
ての配線格子の有効利用を可能とする半導体装置の提供
を目的とする。
ての配線格子の有効利用を可能とする半導体装置の提供
を目的とする。
本発明は、抵抗素子と、この抵抗素子上に設けられた複
数の開孔部と、これらの開孔部を介して前記抵抗素子に
接続される複数の配線とを有し、前記複数の配線を含め
て配線系全体が規則性ある配線格子を形成するマスター
スライス形半導体装置において、 前記抵抗素子の形状を、前記複数の開孔部間で、その幅
および長さを部分的に可変にすることにより、前記開孔
部が前記配線格子上に位置するようにした事を特徴とす
る。
数の開孔部と、これらの開孔部を介して前記抵抗素子に
接続される複数の配線とを有し、前記複数の配線を含め
て配線系全体が規則性ある配線格子を形成するマスター
スライス形半導体装置において、 前記抵抗素子の形状を、前記複数の開孔部間で、その幅
および長さを部分的に可変にすることにより、前記開孔
部が前記配線格子上に位置するようにした事を特徴とす
る。
以下図面を参照して本発明の実施例を説明する。
第２図は本発明の実施例に係る抵抗素子と配線との接続
関係を示す上面図である。12は抵抗素子であり、所定の
抵抗値が得られるように抵抗素子の幅および長さを変え
てある。24,25,26は抵抗素子12との接続のための開孔部
であり、所定の配線格子上に配置されている。また34,3
5,36はそれぞれ開孔部24,25,26を介して抵抗素子12に接
続するための配線（ハツチング部）であり、配線格子上
に配置されている。また37,38は配線であり、これらも
所定の配線格子上に配置されている。
関係を示す上面図である。12は抵抗素子であり、所定の
抵抗値が得られるように抵抗素子の幅および長さを変え
てある。24,25,26は抵抗素子12との接続のための開孔部
であり、所定の配線格子上に配置されている。また34,3
5,36はそれぞれ開孔部24,25,26を介して抵抗素子12に接
続するための配線（ハツチング部）であり、配線格子上
に配置されている。また37,38は配線であり、これらも
所定の配線格子上に配置されている。
このように抵抗形状を変更することにより所定の抵抗値
を維持しながら各開孔部や各配線等を配線格子上に配置
できる。
を維持しながら各開孔部や各配線等を配線格子上に配置
できる。
このように本発明によれば、抵抗素子に接続する配線お
よびこれに隣接する配線、さらに接続用の開孔部を所定
の配線格子上に配設できるので配線格子の有効利用が可
能となり、半導体装置の小型化を図ることができる。
よびこれに隣接する配線、さらに接続用の開孔部を所定
の配線格子上に配設できるので配線格子の有効利用が可
能となり、半導体装置の小型化を図ることができる。
また、開孔部位置が配線格子点上に存在することになる
ため、自動配線処理プログラムの入力情報がシンプルな
ものになり、演算処理時間が短縮される。
ため、自動配線処理プログラムの入力情報がシンプルな
ものになり、演算処理時間が短縮される。
第１図は従来例に係る抵抗素子と配線との接続関係を示
す上面図，第２図は本発明の実施例に係る抵抗素子と配
線との接続関係を示す上面図である。 1,2……配線格子,11,12……抵抗素子,21,26……開孔部
（ばつ印部）,31,39……配線（斜線部）。
す上面図，第２図は本発明の実施例に係る抵抗素子と配
線との接続関係を示す上面図である。 1,2……配線格子,11,12……抵抗素子,21,26……開孔部
（ばつ印部）,31,39……配線（斜線部）。
Claims (1)
- 【請求項１】直線状に連続して延びる抵抗素子と、この
抵抗素子上に互いに隣接して設けられた第１、第２、お
よび第３の開孔部と、前記抵抗素子と直交する方向に延
在され、前記開孔部を介して前記抵抗素子に接続される
複数の配線とを有し、前記複数の配線を含めて配線系全
体が規則性ある配線格子を形成するマスタースライス形
半導体素子において、 前記抵抗素子は、前記第１と第２の開孔部間の抵抗幅と
前記第２と第３の開孔部間の抵抗幅を変えることによ
り、前記配線との接続部に対応する開孔部が前記配線格
子上に位置するようにした事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59120401A JPH073864B2 (ja) | 1984-06-12 | 1984-06-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59120401A JPH073864B2 (ja) | 1984-06-12 | 1984-06-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60263444A JPS60263444A (ja) | 1985-12-26 |
| JPH073864B2 true JPH073864B2 (ja) | 1995-01-18 |
Family
ID=14785298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59120401A Expired - Lifetime JPH073864B2 (ja) | 1984-06-12 | 1984-06-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073864B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01216552A (ja) * | 1988-02-24 | 1989-08-30 | Nec Corp | マスタースライス半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4249193A (en) * | 1978-05-25 | 1981-02-03 | International Business Machines Corporation | LSI Semiconductor device and fabrication thereof |
-
1984
- 1984-06-12 JP JP59120401A patent/JPH073864B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60263444A (ja) | 1985-12-26 |
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