JPH0738682B2

JPH0738682B2 - 画像信号処理プロセツサ

Info

Publication number: JPH0738682B2
Application number: JP58201038A
Authority: JP
Inventors: 允晴多々内; 国雄佐藤; 啓介中島; 長晴浜田; 登末森; 隆久保
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-10-28
Filing date: 1983-10-28
Publication date: 1995-04-26
Anticipated expiration: 2010-04-26
Also published as: JPS6094576A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、画像信号処理プロセッサに係り、特に、画像
信号処理プロセッサとして必要な構成部分を１チップLS
I（大規模集積回路）内に収納させた画像信号処理プロ
セッサに関する。

〔発明の背景〕

フアクシミリ、OCR、高機能コピー機、ハンドスキヤナ
などのように光電変換読み取りセンサを備えた製品にお
ける画像信号処理は、製品の相違や機種の相違によつて
まちまちである。従つてこれらの製品は、それぞれの画
像信号処理に適した専用の画像信号処理回路を備えてお
り、この画像信号処理回路を別の製品や機種に適用する
ことができない。

例えばフアクシミリの分野においては、（１）送信原稿サイズと受信記録紙サイズ及び線密度（２）送信原稿と読み取りセンサの相対位置（３）読み取りセンサからのイメージ信号の振幅（４）性能上（画質上）の設定値などの値によつて、画像信号処理態様が相違する。CCIT
T（国際電信電話諮問委員会）の勧告でグループIII（G
III）のフアクシミリは、1728画素を８本/mmの線密度
（主走査方向）で１ラインずつ画面の左側からMH符号あ
るいはMR符号によつて送受信することが標準モードとし
て定められている。これは紙幅が216mmのA4サイズある
いはレターサイズの原稿を送受信するためのものであ
る。しかし実際には、紙幅が257mmのB4サイズの原稿を
送信できる送信機とA4サイズの受信機の交信もある。ま
た線密度に関しても、８本/mmのフアクシミリばかりで
はなく、12本/mm,16本/mmあるいは200本／インチ,240本
／インチ,300本／インチ,400本／インチなどのフアクシ
ミリが製造あるいは開発されており、これらのフアクシ
ミリは自由に交信できることが望ましい。このために
は、各種のフアクシミリはそれぞれが画像データを縮
少、拡張する機能をもたなければならない。

また、市販されているCCDセンサなどの光電変換読み取
りセンサのイメージ信号の出力は、画素毎に別チヤンネ
ルで出力するもの、１チヤンネルで出力するもの、ある
いは波形整形して出力するものなどがある。またイメー
ジ信号の振幅も光源の輝度ばらつき、センサの感度ばら
つきによつてばらつきが発生し、原稿濃度によつて変化
する。これらによりイメージ信号の振幅は10倍以上も変
化するのでその整合が必要である。

また、中間調画像の読み取り方法に、組織的デイザ法が
ある。これはイメージ信号をスライスするレベルをある
パターンに従つて１画素毎に切り換える方法である。こ
のパターンの設定、また読み取り時のγ補正の設定値の
決定が必要である。

また、フアクシミリは副走査方向の走査ピツチを変化さ
せ、情報量の少ない領域を早送りする機能をもつてい
る。このため送信すべき原稿の情報量を判定する線密度
判定機能が必要である。

更にまた、センサーは１画素毎に感度のばらつきがあ
り、これを補正する機能が必要である。

従来の画像信号処理プロセッサにおいては、前述したよ
うに使用条件により各機能が異なり、それぞれ前記各機
能について専用の回路構成を採用しなければならないと
いう認識があったため、前記画像信号処理プロセッサを
１チップLSIで構成する場合には、アナログ信号処理部
とそれに関連する制御部分、デジタル信号処理部とそれ
に関連する制御部分というように、各構成部分を個別に
LSI化し、それらのLSIを適宜組み合わせて使用してい
た。

このため、画像信号処理プロセッサの製品や機種が相違
する毎に、その処理を行なうための新しいLSIを設計、
開発しなければならないため、従来の画像信号処理プロ
セッサは、開発費の上昇に伴う製品コストの上昇を招い
たり、複数のLSIの使用により小型化の妨げになるとい
う問題を有するものであった。

従って、本発明は、このような問題点を除去するために
なされたものである。

〔発明の目的〕

本発明の１つの目的は、画像信号処理プロセッサにおい
て必要とされる各種の構成部分の中の殆んどの部分を１
チップLSIに収納させるようにした画像信号処理プロセ
ッサを提供することである。

また、本発明のもう１つの目的は、外部接続されるセン
サ等の変更に伴い、画像信号処理プロセッサにおいて実
行される１つまたは複数の機能の変更を、内部レジスタ
の値の変更だけで対処させるようにした画像信号処理プ
ロセッサを提供することである。

〔発明の概要〕

上記目的を達成するために、本発明は、センサから入力
されるアナログ信号の歪補正を行ない、デジタル信号と
して出力するアナログ信号処理部と、前記デジタル信号
の主及び副走査線密度を指定された走査線密度に各変換
するデジタル信号処理部と、センサを駆動するセンサ駆
動部と、前記各部の動作タイミングを設定するタイマ及
びシーケンサと、外部接続の制御装置にデータバス及び
コントロールバスを介して結合されるインタフェースを
それぞれ具備し、さらに、前記インタフェースは、前記
LSIにおける動作モード、各種コマンド、各種のパラメ
ータ値をアドレスに対応して設定するレジスタと、前記
外部接続の制御装置から供給されるデータに基づいて前
記レジスタのアドレス書き込みを行なうコントローラ
と、前記デジタル信号処理部からの出力デジタル信号を
前記外部接続の制御装置に供給するバスバッファとを具
備し、１チップLSIにより構成された画像信号処理プロ
セッサを得ることを特徴とするもので、これにより１つ
の画像信号処理プロセッサを多様に利用できるようにし
たものである。

〔発明の実施例〕

以下、本発明の一実施例について詳細に説明する。第１
図は本発明によるプロセツサ10とその周辺の回路構成の
一例である。１はアナログ信号処理部、２はデイジタル
信号処理部、３はラインメモリ、４はセンサドライバイ
ンターフエイス（センサI/F）、５はタイマ、６はシー
ケンサ、７はμCPUインターフエイス（μCPUI/F）、８
はμCPUである。

本発明のプロセツサ10は１チツプのLSIとして作られ、
このLSIはアナログ信号処理部1,デイジタル信号処理部
2,センサI/F4,タイマ5,シーケンサ6,μCPUI/F7を備え
る。

センサ（CCDラインセンサなど）を駆動するためのタイ
ミング信号をセンサI/F4で発生し、上記タイミング信号
に同期したアナログのイメージ信号をアナログ信号処理
部１に入力する。

アナログ信号処理部１は特開昭56−157575号に記載され
たものとほぼ同じである。このアナログ信号処理部１は
光学系、例えばレンズや光源などに起因する信号歪特性
を記憶しておくことによつて、センサから入来するイメ
ージ信号を正しくデイジタル化する。上記デイジタル化
されたイメージ信号はデイジタル信号処理部２に入力す
る。デイジタル信号処理部２では、上記デイジタル信号
をフアクシミリ等の装置に必要な情報形態に変換し、μ
CPUI/F7を通してμCPU8のバスラインへ送出したり、シ
リアル情報として出力する。

デイジタル信号処理部２のもつ機能としては、主走査方
向及び副走査方向の線密度変換（主に縮少）あるいは前
記した線密度判定などがある。副走査方向の線密度を変
換するためには、前ラインあるいは前々ラインの情報を
記憶しておく必要がある。ラインメモリ３はこのために
接続される。

デイジタル信号処理部２ではμCPU8のバスラインからの
情報をμCPUI/F7を通して受け取り、シリアル情報とし
て出力することも可能である。これにより、フアクシミ
リ等の信号受信時にデータを記録装置に出力するための
インターフエイスの役割をはたすことができる。

タイマ５はセンサ駆動のくり返し時間を定めたり、セン
サからのイメージ信号のうち有効部分を切り出したりす
るためのタイミング信号等を発生する。

シーケンサ６はこのプロセツサ全体を動作させるための
タイミング信号等を発生する。

第２図は第１図に示したLSI10のブロツク構成図をより
詳細に記した一実施例である。

11はサンプルホールド回路、12はピークホールド回路、
13はA/D・D/A変換回路、14は差分変復調回路、15はRA
M、16はA/D変換回路の各回路ブロツクで、これらはアナ
ログ信号処理部１に相当する。21は主走査線密度変換回
路、22はアドレスカウンタ、23はビデオバスバツフア、
24は副走査線密度変換回路、25は線密度判定回路、26は
シリアル出力回路、27はラツチ回路の各回路ブロツク
で、これらはデイジタル信号処理部２に相当する。31は
RAMで歪特性信号を記憶する。71はコントローラ、72は
システムバスバツフア、73はレジスタで、これらはμCP
UI/F7を構成する。91はμCPU8のコントロールバス、92
はデータバスである。93はシステムバスでシステムバス
バツフアを通してデータバス92に接続されている。94は
ビデオバスである。

第３図は第２図に示す各ブロツクに関する動作タイムチ
ヤートである。第３図を参照して第２図に示すプロセツ
サ10の動作を説明する。

本発明に係る画像信号処理プロセッサは、外部接続され
たμCPU8のプログラムをμCPUI/F7の内部のレジスタ73
にデータとして書き込むことにより、上記プロセッサの
動作モードが定められ、かつ、上部プロセッサの所要の
動作の開始及び停止等の機能が達成される。本プロセツ
サ10の動作の一例を以下に述べる。

まず、μCPU8はレジスタやカウンタなどをリセツト（セ
ツト）するために、リセツト信号（RESET）を本プロセ
ツサ10に入力する。その後コントローラ71を通して、レ
ジスタ73を設定し本プロセツサの動作モードを決める。
次に、同じレジスタ73の中にあるワークイネーブルレジ
スタを書き換える。即ちプロセツサイネーブル信号（PR
CE）を立てることによつて、本プロセツサ10はすでに定
められたモードの動作を開始する。この時、まずセンサ
I/F4からセンサ駆動パルスが始めて発生する。最初に入
力されるイメージ信号は通常正しい読み取りデータには
なり得ない。複数回センサを駆動した後、レジスタ73に
あるピークホールドイネーブル信号（PEAKE）を立て
る。これによりピークホールド回路12の動作を開始し、
イメージ信号の白の最大値（第３図のタイムチヤートで
は最少値；センサからのイメージ信号は白信号が下側に
出力する。）を検出する。なお、サンプルホールド回路
11はPRCE信号が出力された時点で動作を開始する。次
に、１ラインに渡つて白の情報を読み取り、この白のイ
メージ情報に含まれる信号歪量をRAM15に記憶する。こ
のための信号歪記憶指令信号（WCOM）はレジスタ73を書
き換えることによつて立てる。

CCDラインセンサを用いた場合、レンズの周辺光量低
下，光源のむら、あるいはセンサ自体の感度のばらつき
などが原因となつて、上記信号歪は第３図に示すような
形状になることが多い。この信号歪を一般にはシエーデ
イング波形と呼んでいる。

WCOM信号が立つと、サンプルホールド回路11の出力であ
るイメージ信号の初期値を検出するため、複数回（本実
施例では23回）のセンサ駆動をくり返す。A/D・D/A変換
回路13で初期値（イメージ信号の始まりの複数画素、本
実施例では８画素，に於ける最少値；黒よりの出力値）
を検出する。次のイメージ信号（24回目）時にA/D・D/A
変換回路13で、追従比較方式によるA/D変換を実行し、
かつ差分変復調回路14で、差分信号に変調する。そし
て、この差分信号をRAM15に記憶する。

なお、A/D・D/A変換回路13のリフアレンス電圧にピーク
ホールド回路12の出力電圧を用いることによつて、セン
サからのイメージ信号の出力振幅のばらつきに対する補
正を行なう。

また、イメージ信号の１画素ごとの感度を補正するモー
ドを指定するワークイネーブルレジスタ（表８に示すレ
ジスタの１つ）の第０ビットである各画素補正感度補正
モード指定ビット（AADJ）に１が設定されている場合、
イメージ信号の25回目に、１画素ごとの歪信号をアナロ
グ信号処理部１で作成し、これをビデオバスを通してRA
M31に記憶する。RAM31は本LSIプロセツサ10の外部に接
続する。

その後画像情報を含んだイメージ信号がセンサより入力
すると、このイメージ信号はサンプルホールド回路11で
波形整形され、ピークホールド回路12でピーク値が検出
される。このピーク値がA/D・D/A変換回路13のリフアレ
ンス電圧とされる。RAM15から読み出された信号は差分
変復調回路14で復調され、A/D・D/A変換回路13でD/A変
換されて、シエーデイング波形信号を再生する。再生さ
れたシエーデイング波形信号はA/D変換回路16のリフア
レンス電圧として入力される。この結果、A/D変換回路1
6から歪のないデイジタル信号を出力することができ
る。

なおイメージ信号の１画素ごとの感度補正を実行する場
合も、センサからのイメージ信号と同期してRAM31を読
み出し、その出力をA/D・D/A変換回路13でD/A変換し、
各画素ごとの歪を再生する。A/D変換回路16のリフアレ
ンス電圧に各画素ごとの歪を入力することによつて補正
を行なう。

感度補正したデイジタルのイメージ信号は、デイジタル
信号処理部２に入力され、上記デイジタルイメージ信号
に同期して信号処理を施され、μCPUI/F7のシステムバ
スバツフア72を介してμCPU8に出力される。また、シリ
アル出力回路26でシリアル信号に変換されて本プロセツ
サ10の外部に出力される。

本プロセツサ10において、A/D変換回路16はその出力が
多値（４ビツトのバイナリ）のモードと２値のモードに
区分される。前記のデイザ法による中間調情報の出力
は、２値のモードに含まれる。

多値のモードでは４ビツトのバイナリ信号を２画素分ま
とめて８ビツトにし、ラインメモリ３に出力することが
できる。この時センサの１画素ごとの補正した情報を、
ラインメモリ３に出力することも可能である。

２値のモードでは、その出力を主走査線密度変換回路21
に入力し、レジスタ73の中に定められた動作で線密度変
換を実行し、ビデオバスバツフア23を通してラインメモ
リ３に記憶する。この時、ラインメモリ３のアドレス信
号を本プロセツサ10内のアドレスカウンタ22で発生す
る。主走査線密度変換回路21から出力される現ラインの
２値データと同期してラインメモリ３から読み出された
前ライン及び前々ラインの２値データを副走査線密度変
換回路24に入力する。副走査線密度変換回路24はレジス
タ73からの指示に従つて線密度変換動作を実行する。そ
の結果はシステムバスバツフア72を通してμCPU8に出力
される。

タイマ５は、センサ駆動の周期や、本プロセツサ10から
出力するデイジタルイメージ信号の有効部分の切り出し
制御を行なう。またシーケンサ６は、これまで述べてき
た動作を実行するのに必要なタイミング信号などを発生
する。

以下、第２図の回路ブロツクについて詳細に説明する。

第４図はサンプルホールド回路11の回路図の概要であ
る。第５図は第４図の各部のタイムチヤートである。表
１はレジスタ73から第４図に示すサンプルホールド回路
11の各回路へ入力する信号に関するレジスタ割付けをま
とめたものである。110はデコーダTrC₁,TrC₂,TrS₁,Tr
S₂,TrS,TrC,TrI₁,TrI₂,TrIOはMOSトランジスタである。
実際のLSIではＣ−MOS（コンプリメンタリMOS）を用い
ているが、図示を簡単にするため単一のMOSで代表させ
ている。ゲート入力がハイレベルのとき上記MOSトラン
ジスタはオン状態となるような正論理である。ANDS1,AN
DS2,ANDC1,ANDC2はアンドゲート、IN1はインバータ、OP
−Ｓはオペアンプ、C₁,C₂,C₃はコンデンサである。イメ
ージ信号１（Image Sig.1）とイメージ信号２（Image S
ig.2）はセンサからの入力信号、V_BLは黒レベルを示す
直流電圧で、外部より入力する。イメージ信号出力（Im
age Sig.0）はサンプルホールドした出力信号である。

デコーダ110の出力R111,R112,R113,R114,R115,R116,R11
7,R118,R119の信号によつて本回路の回路動作が定ま
る。これらの信号はレジスタ73の３ビツトのレジスタSM
D0,SMD1,SMD2をデコーダ110でデコードすることによつ
て得ることができる。上記入力信号R111〜119は表１の
ように定められる。サンプルホールド回路11は６つのモ
ードで動作する。第１のモードは１チャネル化された出
力をもつセンサからのイメージ信号をImage Sig.1とし
て入力し、第５図（１）のごとき波形にて、サンプルホ
ールドし、かつ黒レベルをV_BLにおさえる。オペアンプO
P−Ｓの出力をサンプルホールドしたイメージ信号出力
（Image Sig.0）として出力する。なお第５図でφ_S1は
サンプリングパルス、φ_C1はイメージ信号の黒レベルを
電圧V_BLに合致させるためのクランプパルスである。

第２のモードは第１のモードと同様に動作させるが、MO
SトランジスタTrIOをハイ・インピーダンスにして、サ
ンプルホールドされた信号をイメージ信号出力（Image
Sig.0）として出力しない。

第３のモードは、２チヤンネルの出力センサ出力をImag
e Sig.1,2として入力し、第５図（２）のごときタイミ
ングで、サンプルホールドと黒レベルクランプを実行す
る。φ_S2はサンプリングパルス、φ_C2はクランプパルス
である。このときサンプルホールド信号はImage Sig.0
に出力される。

第４のモードは第３のモードと同様であるが、サンプル
ホールドしたイメージ信号（Image Sig.0）を出力しな
い。

第５のモードは外部回路でサンプルホールドしたイメー
ジ信号をイメージ信号１の端子からオペアンプOP−Ｓに
入力させるモードで、Image Sig.2の端子から外部回路
にサンプリングパルスφ_Ｓを与え、Image Sig.0の端子
から外部回路にクランプパルスφ_Ｃを与える。φ_Ｓは第
５図（１）のφ_S1、φ_Ｃは同図（１）のφ_C1と同一信号
である。

第６のモードは第５のモードと同じようにφ_S,φ_Ｃを出
力し、Image Sig.1のイメージ信号をそのままイメージ
信号（Image Sig.）として、本プロセツサ10の内部に供
給するモードである。

第６図はピークホールド回路12の詳細な回路ブロツクの
一例である。120はカウンタ、121はデコーダ、122はバ
ススイツチ、123はデイジタルコンパレータ、ANP1〜３
はアンドゲート、INP1〜３はインバータ、TrPO,TrPP,Tr
PI及びTrP0〜ｎ（本実施例ではｎ＝255）はMOSトランジ
スタで正論理で記述する。COMPPはアナログコンパレー
タ、OP−２はオペアンプ、Ｒ−Ｐは抵抗ストリングであ
る。

第７図は第６図に示すピークホールド回路12の動作を説
明するためのタイムチヤートである。センサスタート信
号φ_TGに同期してイメージ信号（Image Sig.0）が入力
する。この時はカウンタ120がリセツトされているとす
れば、デコーダ121はMOSトランジスタTrPOを選択する。
従つてオペアンプOP−２の出力PEAKはV₀ボルトを示す。
（但し、レジスタ73からの入力信号APEAKEはロウレベル
とする。）次に、タイマ５からの信号PAPWがハイレベル
になると、アナログコンパレータCOMPPの出力信号が反
転するまで、カウンタ120はUPモードで駆動される。そ
の結果、イメージ信号（Image Sig.0）のピーク値（白
ピーク）がオペアンプOP−２の出力PEAKに得られる。
（但し、レジスタ73の出力PEAKEはロウレベル）センサ
スタート信号φ_TGがダウンクロツク（DOWNCLK）に入力
され、ピーク値が１抵抗ストリング分だけ下がる。

抵抗ストリングＲ−Ｐは次式で表わされるように各ノー
ドの電圧を定めている。

即ちV₀〜Vnまでが等比級数となる。これは、イメージ信
号ピーク値の大小にかかわらず、一定の割合の量子化誤
差にするためである。

本LSI10では、V_BL電圧は外部からの入力信号で最大3.5V
まで許容する。今V_BL＝3.5VとするとV₀＝3.4V,V₂₅₅＝1.
5Vに設定される。この間を（１）式に従つて区分する
と、イメージ信号のピーク値出力PEAKの量子化誤差は1.
1％以下になる。

カウンタ120の出力信号はバススイツチ122を通して、シ
ステムバス93に与えられる。これによりμCPU8はカウン
タ120の出力信号を読み取ることができる。またμCPU8
からレジスタ73にPEAK0〜７の信号を書き込み、この値
をカウンタ120にロードすることによつて、ピーク値出
力PEAKを一定値に設定することもできる。

レジスタ73に書き込まれたPDM2〜７の値とカウンタ120
のQ₂〜Q₇の値をデイジタルコンパレータ123で比較し、
カウンタ123の出力がPDM2〜７の値より小さくなつた
時、カウンタ123のインクリメントを止めることができ
る。即ち、PDM2〜７の値よりピーク値出力PEAKが下がら
ないようにすることができる。これは、黒原稿を読み取
る場合、ピーク値出力PEAKが黒レベルまで追従してしま
うのを防ぎ、黒情報を黒として検出するために必要であ
る。

レジスタ73の出力PEAKEをハイレベルにすると、カウン
タ120の動作が止まり、ピーク値出力PEAKは一定の値を
保持する。またAPEAKEをハイレベルにすると、抵抗スト
リングＲ−Ｐの選ばれた電圧がPEAKOに出力されると同
時にPEAKIに入力した電圧がPEAK信号としてA/D・D/A変
換回路13に出力される。

デイジタルコンパレータ123の出力FLEXGはレジスタ73に
入力されイメージ信号のピーク値がPDM2〜７で設定した
値より低いか高いかをμCPU8に知らせることができる。
この機能を用いると光源の輝度低下などをμCPU8で判断
することができる。

第８図はA/D・D/A変換回路13の詳細な回路ブロツクの一
例である。

130はカウンタ、131は加算回路、132,133はデコーダ、1
34は初期値レジスタである。この初期値レジスタ134
は、表８のレジスタ名称欄に示される初期値設定レジス
タFD0乃至FD7の出力をラッチする。135はバススイツ
チ、Ｒ−Ａは抵抗ストリング、TrA0〜ｎ′,TrAH,TrAS,T
rAAはMOSトランジスタ、COMPAはコンパレータ、OP3〜４
はオペアンプである。

第９図は第８図に示すA/D・D/A変換回路13の動作を説明
するためのタイムチヤートである。

A/D・D/A変換回路13がA/D変換動作をするのは第３図で
説明したように、シエーデイング波形書き込み指令WCOM
が立つた時である。その時、まずタイマ５よりSMSK信号
を入力し、SMSKから８画素分のイメージ信号の立上りを
初期値として検出する。この動作はカウンタ130に８画
素分のゲート信号（シーケンサ６にて作る。）を与え第
６図のピークホールドと同様な動作を実行すればよい。
この時のカウンタ130の出力を初期値レジスタ134にラツ
チする。初期値レジスタ134にはシステムパス93を通し
て、μCPU8から書き込むこともできるし、読み出すこと
も可能である。

初期値が定まると、その値がデコーダ132に出力され
る。MOSトランジスタTrA0〜TrAn′のどれか１つが選択
されてオン状態となり、その出力電圧とイメージ信号Im
age Sig.0がコンパレータCOMPAで比較される。コンパレ
ータCOMPAの出力に応じてカウンタ130がインクリメント
またはデクリメントをくり返し、オペアンプOP−３とOP
−４の出力にはシエーデイング波形が出力される。即
ち、このA/D変換動作はいわゆる追従比較形A/D変換方式
と呼ばれるものである。コンパレータCOMPAの出力が差
分変復調回路14に入力される。

次に、イメージ信号Image Sig.0が入力すると、これに
同期してA/D・D/A変換回路13はD/A変換動作を行う。差
分変復調回路14から復調された復調信号がカウンタ130
に入力されると、書き込み時にコンパレータCOMPAの出
力で制御されたと同様の動作をする。その結果、ほぼシ
エーデイング波形をオペアンプOP−３とOP−４の出力信
号DAO,OP4−０として再生することができる。

抵抗ストリングＲ−Ａの各ノードの電圧V₀〜Vn′（ｎ′
＝127）は抵抗ストリングＲ−Ｐで求めた（１）式と同
様に表わされ、等比級数になつている。また、抵抗スト
リングＲ−Ａの両端にはピークホールド回路12の出力信
号PEAKとV_BLが与えられ、PEAK−V₀とV₀−V_BLの電圧比は
6:4に設計されている。即ちシエーデイング波形はピー
ク値に対して60％まで追従して、補正することが可能で
ある。

レジスタ73からの信号ADMODE0,1によつて、デコーダ133
の出力が定まり、その結果、このA/D・D/A変換回路13は
表２に示す３つのモードで動作する。

第１と第３のモードでは第８図のトランジスタTrAAがオ
ン状態にある。その結果、オペアンプOP−４の出力OP4
−０には、再生されたシエーデイング波形が出力され
る。

第２のモードではトランジスタTrASがオンする。第４の
モードではトランジスタTrAHがオンし、それぞれ入力端
子SLICE,HTONEからの入力信号がオペアンプOP4に入力さ
れ、インピーダンス変換された信号がOP4−０に出力さ
れる。出力OP4−０の信号はA/D変換回路16に入力され
る。

第１と第３のモードは、A/D・D/A変換回路13では全く同
一の動きをするが、A/D変換回路16において異なつたモ
ードになる。

第10図は差分変復調回路14及びRAM15の回路ブロツクの
一例である。

141は差分変調回路、142は差分復調回路、143はバスス
イツチである。

第３図のタイミングチヤートにあるシエーデイング波形
記憶時には、A/D・D/A変換回路13のコンパレータCOMPA
の出力を入力し、差分変調回路141を動作させ、差分デ
ータをバイナリ信号としてRAM15に記憶する。差分変調
回路141はアツプダウンカウンタを用いて構成される。
上記シエーデイング波形記憶時以外はRAM15からのデー
タを差分復調回路142に受け、差分値をほぼ直線で近似
するような復調信号を発生する。

RAM15の内容はバススイツチ143、システムバス93、バス
バッファ72、表８のレジスタ名称欄に示されるシェーデ
ィング波形レジスタSD0乃至SD7をそれぞれ通してμCPU8
に知らせることが出来る。また、μCPU8から表８のレジ
スタ名称欄に示すシェーディング波形レジスタSD0乃至S
D7に書き込むことにより、RAM15にシエーデイングデー
タを書き込むことも可能である。

第11図はA/D変換回路16の詳細な回路ブロツクの一例で
ある。

161はデコーダ、162はバイナリエンコーダ、163は４−
８ビツト変換デコーダ、164はセレクタ、165はデイザパ
ターン用RAM、166はデコーダ、167はγ補正用MOSトラン
ジスタ群、168は切換スイツチ、OP5はオペアンプ、COMP
AD_０〜ｎはコンパレータ（本LSIではｎ＝15）、Ｒ−AD
1,2は抵抗ストリングである。TrAD_０〜ｎはMOSトランジ
スタである。

このA/D変換回路16は並列に接続されたコンパレータCOM
PAD_０〜ｎによりフラツシユタイプのA/D変換を行う。ま
ずA/D変換を行う範囲は次のようにして定める。A/D.D/A
変換回路13のオペアンプOP4の出力OP40と外部からの直
流電圧V_DAL（通常V_DAL＝V_BL）を抵抗ストリングＲ−AD1
で分圧する。分圧値はレジスタ73からの信号DAL0〜３を
デコーダ166でデコードし、TrAD_０〜ｎの１つを選択す
ることによつて得られ、オペアンプOP5でインピーダン
ス変換された出力になる。

本LSI10の信号DAL0〜３は４ビツトのバイナリ信号であ
る。以上より抵抗ストリングＲ−AD2のリフアレンス電
圧はオペアンプOP4の出力OP40とオペアンプOP5の出力OP
50で定められる。

また、オペアンプOP4,OP5の出力OP40,OP50の電圧をリニ
アに区分してコンパレータCOMPAD_０〜ｎに入力するので
はなく、よりよい画質を得るために、本LSI10では８通
りのγ補正（リニアも含む）ができる。このγ補正の値
はレジスタ73の出力γCONT_０〜２をデコーダ161でデコ
ードしてγ補正用MOSトランジスタ群167を制御すること
によつて選択できる。

コンパレータCOMPAD_{０〜ｎ−１}の出力はバイナリエンコ
ーダ162によつて４ビツトのバイナリ信号に変換され、
更に４−８ビツト変換回路163にて４ビツトを２つ並べ
た形の８ビツト信号に変換される。この８ビツト信号は
ビデオバス94に接続される。

またレジスタ73からの出力SLICE0〜３とデイザパターン
RM165の出力を選択してセレクタ164に与える切換スイツ
チ168は、レジスタ73の出力ADMODE0と１の組合せによつ
て制御される。この制御は表２のモードと対応し、モー
ド1,2は２値データ、モード3,4はデイザ信号を出力す
る。２値データを出力する場合、４ビツトのSLICE信号
によつてセレクタ164を駆動し、コンパレータCOMPAD
_０〜ｎの出力のうち１つを２値データPDATAとする。デ
イザを出力する場合には、システムバス93を通してμCP
U8から書き込まれたRAM165の内容に応じたスライスレベ
ルでスライスした２値データPDATAを出力することがで
きる。RAM165は４×４のマトリツクスに４ビツトの情報
（計64ビツト）を記憶するものである。RAM165に入力す
る情報により、任意のデイザパターンでイメージ信号を
読み取ることができる。

第12図は主走査線密度変換回路21の詳細な回路ブロツク
の一例である。

線密度変換指令パルス発生回路はm/（ｍ＋１）指令発生
回路211と（ｍ−１）/m指令発生回路212から成る。213
はセレクタ、214は線密度演算回路、214A,214B,214Cは
シフトレジスタ、215はセレクタ、216,217はカウンタ、
218はセレクタ、219はシリアルパラレル変換回路であ
る。ANDEはアンドゲートである。

レジスタ73から、ｍの値が３ビツトのバイナリ信号m0,m
1,m2としてm/（ｍ＋１）指令発生回路211と（ｍ−１）/
m指令発生回路212に与えられる。A/D変換回路16で発生
した２値データPDATAに同期したクロツクCCKの（ｍ＋
１）回に対し１回のパルスをm/（ｍ＋１）指令発生回路
211で発生する。同様に（ｍ−１）/m指令発生回路212で
はクロツク信号CCKのｍ回に１回のパルスを発生する。
今、（ｍ＋１）回に１回のパルスをN₁回、ｍ回に１回の
パルスをN₂回くり返したとすれば、（ｍ＋１）N₁＋mN₂
回のクロツクパルスCCKの間に（N₁＋N₂）回のパルスが
発生する。このパルスの発生時の２値データPDATAを削
減すれば、次式で表わされる線密度変換（縮少）が行わ
れることになる。

次に（ｍ＋１）N₁＋mN₂回のクロツクパルスCCKの間に発
生する（N₁＋N₂）回のパルスに同期した２値データPDAT
Aのみを有効データとすれば、縮少率P₂は次式になる。

逆に、（ｍ＋１）N₁＋mN₂回のクロツクパルスCCKの間に
発生する（N₁＋N₂回のパルスCCKの間に発生する（N₁＋N
₂）回のパルスの発生期間に２価データPDATAを増加すれ
ば拡大が可能になる。この拡大率Ｑは次式になる。

上記N₁＋N₂の値をレジスタ73のk₀〜k₃の４ビツトのバイ
ナリ信号で与え、これをカウンタ217のロード信号とす
る。またレジスタ73の信号l₀〜l₁₅を例えばN₁をハイレ
ベル,N₂をロウレベルとしてセレクタ218に入力する。

例えばN₁＝4,N₂＝５とすると、k₀〜k₃に“9"をバイナリ
信号で与える。そしてｌ_０〜８にはl₀＝0,l₁＝1,l₂＝0,
l₃＝1,l₄＝0,l₅＝1,l₆＝0,l₇＝1,l₈＝０（1:ハイレベル
でm/（ｍ＋１）のパルス、0:ロウレベルで（ｍ＋１）/m
のパルスをセレクタ213で選ぶと仮定する。）を与え
る。これによりl₀〜l₈の信号がくり返しセレクタ213に
与えられ、m/（ｍ＋１）と（ｍ＋１）/mの出力パルスが
順次、TMSK信号として得られる。

（２），（３），（４）式よりの範囲の縮少・拡大が可能である。

P₁とP₂はレジスタ73のLDCM信号によつて区分される。P₁
とP₂の関係はTMSK信号が互いに逆極性になつているにす
ぎない。

上記TMSK信号によつて縮少演算回路214とレジスタ214A
〜Ｃが縮少処理を実行する。レジスタ73で与えられた２
ビツトの信号LDLによつて、表３に示すような演算を実
行しながら２値データPDATAを削減し、縮少（線密度変
換）処理を実行する。２ビツトの信号LDLはＡ〜Ｄまで
４ケ設定することができ、演算を順次切換えることも可
能である。

縮少されたデータはシリアル−パラレル変換回路219に
よつて８ビツトの信号に変換されてビデオバス94に出力
される。

（３）式で表わされる拡大率Q₁,Q₂はTMSK信号をシリア
ル出力回路26に与えることによつて達成できる。但し、
２値データPDATAを拡大して出力することはできない。
拡大に関しては後述する。

第13図は副走査線密度変換回路24及びビデオバス94まわ
りの回路ブロツクの一例である。

240は副走査線密度演算回路、241A〜Ｃは、８ビツトの
ラツチ回路で、これらは副走査線密度変換回路24を構成
する。94Aはビデオリードバス、94Bはビデオライトバ
ス、941,944,945はセレクタ、942,943はラツチ回路、94
6はバススイツチである。

第13図の回路はレジスタ73のVMODE0,1の２ビツトの信号
により表４に示すような４つのモードで動作する。

第１のモードはセレクタ944,941及びラツチ回路942によ
つてA/D変換回路16の多値情報、４−８変換回路163の出
力をビデオリードバス94Aに出力する。上記多値情報は
アドレスカウンタ22からのアドレス信号のもとにメモリ
３に書き込まれる。

第２のモードでは主走査線密度変換回路21からの２値デ
ータがセレクタ944、ラツチ回路942、セレクタ941を通
して、ビデオリードバス94Aに出力され、同時にラツチ
回路241Cに現ラインのデータとしてラツチされる。ビデ
オリードバス94Aの出力信号はラインメモリ３に記憶さ
れる。そして前ライン及び前々ラインのデータをライン
メモリ３から読み出し、それぞれラツチ回路241Bと241A
にラツチする。演算回路240では８画素の２値データを
同時に演算する。演算回路240はレジスタ73のSSMODE0と
１によつて表５に示す３つの演算を実行し、その結果を
ラツチ回路943に出力する。ラツチ回路943のデータはラ
インメモリ３の前々ラインに記憶される。ラツチ回路24
1Aにラツチされた前々ラインのデータはすでに演算回路
240で演算された結果、これはセレクタ945、バススイツ
チ946を通してシステムバス93に出力される。そしてμC
PU8のデータバス92に読み出すことができる。この第２
のモードでは、センサの各画素ごとの感度を補正するこ
とはできない。

第３のモードは、センサの各画素ごとの歪感度を補正
し、かつ主走査線密度変換回路21を通して、主走査方向
のみ縮少したデータをμCPU8のデータバス92に出力す
る。主走査線密度変換回路21からの２値データをセレク
タ944、ラツチ回路942を通して、セレクタ945に入力す
る。上記２値データをセレクタ945で選び、バススイツ
チ946でシステムバス93に出力する。そしてμCPU8のデ
ータバス92に出力する。

第４のモードは主走査線密度変換回路21で縮少されない
２値データをセレクタ944、ラツチ回路942、セレクタ94
1を通して、ビデオリードバス94A及びラツチ回路241Cに
与える。そして副走査線密度演算されたデータをセレク
タ945、バススイツチ946、バスバツフア72を通して、デ
ータバス92に出力する。この時、センサの各画素ごとの
感度補正は可能である。

以上、第３と第４のモードは本LSI10への入力クロツク
信号CLKに対し1/4の周波数でセンサを駆動する場合にの
み動作可能である。後述するがセンサ駆動には上記クロ
ツク信号CLKの1/2と1/4の２通りがある。

アドレスカウンタ22はラインメモリ３とRAM31のアドレ
ス信号を発生する。

第14図はシリアル出力回路26の詳細な回路ブロツクの一
例である。

261は８ビツトのパラレルインシリアルアウトのシフト
レジスタ、262はカウンタ、263,264はセレクタである。

まずシリアル出力のモードとしては、センサにて読み取
つたデータを、センサ駆動周波数に同期した２値データ
をSDATAとして出力するモードと、μCPU8のデータバス9
2からのデータ（通常、フアクシミリの場合は受信信
号）を出力するモードとがある。

上記のモードを区別するのは、レジスタ73の出力R/Tの
信号である。前者のモードでは２値データPDATA及びク
ロツク信号TCLKが主走査線密度変換回路21から入力さ
れ、セレクタ264及び263を通つて、それぞれデータSDAT
A及びクロツク信号SCLKになる。この時のデータSDATAは
主走査線密度変換回路21にて縮少されたデータを出力す
ることができるが、拡大は不可能である。

後者のモードでは、システムバス93からシフトレジスタ
261に書き込まれたデータが、外部からの入力クロツク
信号RCLKIに同期したクロツク信号SCLKと共にデータ出
力SDATAとなる。セレクタ263はクロツク信号RCLKIを選
びカウンタ262に出力する。カウンタ262は主走査線密度
変換回路21からのTMSK信号を受けると動作を停止し、か
つシフトレジスタ261へのクロツクパルスSFCLKも停止す
る。この時クロツク信号SCLKの出力は停止しない。こう
することによつて、同一のデータを複数回SDATA信号と
して出力することができる。これが拡大データである。
カウンタ262がインクリメントされ、８カウントされる
と、８ビツトのシフトレジスタ261の内容は全てSDATA信
号として出力されたことになる。そこで、μCPU8に対す
るデータ要求信号DREQを立てる。DACK信号を受けると８
ビツトのデータがデータバス92からバスバツフア72を通
してシフトレジスタ261にとり込まれ、同時にカウンタ2
62がリセツトされる。外部からのクロツクRCLKIによつ
て上記動作をくり返す。この動作はいわゆるDMAC（ダイ
レクトメモリアクセスコントローラ）による。

第15図は線密度判定回路25の回路ブロツクの一例であ
る。

251B,251Cはパラレルインシリアルアウトのシフトレジ
スタ、252は変化点検出回路、253はダウンパルス発生回
路、254はカウンタ、256は判定数発生回路、257はデイ
ジタルコンパレータである。

副走査線密度変換回路24のラツチ回路241Bと241Cからの
８ビツトのパラレルデータはシフトレジスタ251Bと251C
によつてシリアルデータに変換される。シフトレジスタ
251Cの内容は現ラインデータ、シフトレジスタ251Bの内
容は前ラインのデータである。この２つのデータ間に存
在する白から黒，黒から白への変化点が検出回路252で
検出され、その数がカウンタ254にて計数される。以上
は副走査方向に対する変化点を検出するもので、レジス
タ73の出力VR0を“1"とした場合はシフトレジスタ251C
の前々ラインデータ、VR1を“1"にした場合はシフトレ
ジスタ251Bの前ラインのデータに白から黒、あるいは黒
から白への変化点が検出されてカウンタ254に出力され
る。

カウンタ254にはダウンクロツク信号DOWNが入力され
る。これは、細かい文字等による変化点の数と大きな文
字による変化点の数を区別するためのものである。１ラ
イン全体にわたりダウンクロツク信号DOWNがカウンタ25
4に入力した場合、大きな文字が紙面いつぱいに書かれ
ている時の変化点数と小さな文字が紙面の一部に書かれ
ている時との区別がつかなくなる。線密度判定として
は、前者の大きな文字は粗い線密度、後者の小さな文字
は密な線密度にすることが望ましい。

レジスタ73からの信号LEAK0,1,2によつてダウンクロツ
ク信号DOWNは表６のように発生する。

またレジスタ73からの信号LDTH0〜３によつて、判定数
発生回路256から表７のようなバイナリ信号が発生す
る。この出力信号とカウンタ254の出力とがコンパレー
タ257で比較され、カウンタ254の出力が大きくなつた
時、信号LDD8としてレジスタ73に入力される。μCPU8は
この信号を読み取ることによつて送信すべき線密度を決
定する。

第16図はセンサI/F4の回路ブロツクの一例である。41,4
4はクロツク信号CLKの周期を1/2にするデバイダ、42は
セレクタ、43はセンサタイミング発生回路である。

プロセツサ10の外部からの入力クロツク信号CLKをデバ
イダ41,44で1/2に分周する。レジスタ73からの信号SDRV
により、セレクタ42はCLK/2かCLK/4かどちらかの信号を
選択して、センサタイミング発生回路43に入力する。こ
の入力信号CCKはイメージ信号の周波数に同期する。SDR
V信号によつて、センサ駆動周波数を高速モードと低速
モードに分ける。高速モードは低速モードの２倍のスピ
ードでセンサを駆動する。

センサタイミング発生回路43は、センサ用のセンサスタ
ート信号φ_TG,クロツク信号φ_I,センサリセツト信号φ
_Ｒあるいは本プロセツサ10内のサンプルホールド回路11
に必要なサンプリングパルスφ_S,クランプパルスφ_Ｃを
発生する。センサスタート信号φ_TGは外部トリガ信号TR
IGと、タイマ５の出力信号SMSKとのどちらか長いパルス
に同期して発生する。

第17図はタイマ５の詳細な回路ブロツクである。51はカ
ウンタ、52〜56,60はデイジタルコンパレータ、57〜59
はセツトリセツト付フリツプフロツプである。カウンタ
51は13ビツトあり、センサI/F4から出力されるセンサ画
素周波数に同期したクロツク信号CCKをカウントする。
このカウンタ51はセンサスタート信号φ_TGから8K画素ま
でカウントすることができる。

第18図は第17図に示すタイマ５の動作を説明するための
タイムチヤートである。センサスタート信号φ_TGが入力
した後のクロツク信号CCKによつてカウンタ51が動作
し、通常以下のような信号を発生する。

まず、センサのダミービツト数を意味するレジスタ73か
らの設定値DMB0〜５にカウンタ51の出力が等しくなつた
時、コンパレータ52からパルスが発生し、フリツプフロ
ツプ57がセツトされる。これがSMSK信号の始まりであ
る。そして、カウンタ51の出力がレジスタ73からの設定
値TIME7〜12に等しくなつた時、、フリツプフロツプ57
がリセツトされてSMSK信号は終了する。SMSK信号をセン
サI/F4に入力して次のセンサスタート信号φ_TGを発生す
る。但し、外部トリガ信号TRIGはロウレベルとする。

同様にレジスタ73の設定値VMST0〜11に応じてVMSK信号
が発生する。ところで、このVMSK信号を終了させる信号
TCは以下のようにして得る。ビデオアドレスカウンタ22
の出力とレジスタ73の設定値VMEND2〜11をコンパレータ
60で比較し両者が等しくなつた時にTC信号を発生し、こ
の信号によつてフリツプフロツプ58をリセツトする。

全く同様に、設定値PAPWL5〜12とPAPWR5〜12の値に応じ
て、フリツプフロツプ59が駆動され信号PAPWを発生す
る。

PAPW信号はすでに説明したがピークホールド回路12に入
力され、ハイレベルの期間のみピークホールド動作が行
われる。

VMSK信号はイメージ信号の有効部分を表わし、ハイレベ
ルの期間の信号のみがシステムバス93に出力される。

SMSK信号の立上りはA/D・D/A変換回路13に入力して、初
期値を設定するのに用いる。終了はセンサI/F4に入力し
て、TRIG信号と比べ長い方に同期してセンサスタート信
号φ_TGを発生する。

シーケンサ６では各回路ブロツクへのタイミング信号を
発生する。シーケンサ６はカウンタ，シフトレジスタ及
びゲート回路等で構成される。

μCPUI/F7のうちコントローラ71はμCPU8のコントロー
ルバス91から信号を受け、レジスタ73へのデータの書き
込み、読み出しを行つたり、μCPU8へのインタラプト信
号を発生したりすることは一般的なμCPU8のインターフ
エイスと同様である。また、フアクシミリなどでは、セ
ンサの駆動周期と、実際に必要なデータとが同期しない
場合が多い。例えば紙送りのためのパルスモータ等への
駆動同期とセンサ駆動周期とが一致しない。そのため、
本プロセツサ10の外部からデータ要求信号SCANを入力す
ると、次のセンサスタート信号に続くイメージ信号をデ
イジタル化し、情報としてデータバス92に出力するよう
なコントロール回路がコントローラ71に含まれる。

以上説明してきたようなレジスタ73の内容をまとめたも
のが表８である。

コントローラ71にはレジスタ73を選ぶための５ビツトの
アドレスカウンタがあり、その設定値によつて、レジス
タ73に内容を書き込んだり、読み出したりする。

▲▼はチツプセレクト信号でロウレベルの時、μCP
U8と本LSIとの間でデータのやりとりが可能になる。RS
はレジスタセレクト信号であり、ロウレベルでマドレス
レジスタ、ハイレベルでコマンドレジスタを選択する。

▲▼,RSがロウレベルのときアドレスレジスタが選
択される。この時、コントローラ71に書き込み指令信号
（R/W）のロウレベルが入力すると、データバス92のア
ドレスデータがアドレスレジスタAR0〜４に書き込まれ
る。次にRSをハイレベルにすれば、AR0〜４に書き込ま
れたアドレスにあるコマンドレジスタが選ばれる。書き
込み／読み出し指令信号（R/W）によつて、上記コマン
ドレジスタへの内容の、書き込み／読み出しが可能にな
る。

本プロセツサではジエネラルリセツト信号（RESET）を
入力した後、書き込み指令信号と書き込みデータを同期
して入力すれば、コマンドレジスタのアドレスは“0"か
ら“1D"までが順次切りかわり、全てのコマンドレジス
タにデータを書き込むことができる。

コマンドレジスタの内容について以下に説明する。

"0"番地はモード選択レジスタである。ADM0,ADM1は表２
で説明したADMODE0,1に相当し、SSM0,1は表５のSSMODE
0,1に相当し、VM0,1は表４のVDMODE0,1に相当する。LML
ESSには、ラインメモリ３が接続されてないシステム（R
AM31も付けられない）の場合に“1"を入力する。この場
合、２値化（デイザ信号も可）された画情報をシステム
バス93,システムバスバツフア72からシステムバス92へ
出力し、またはシリアル出力回路26からシリアルデータ
として出力する。この時、主走査方向のデータの縮少が
可能である。

R/Tは本プロセツサが読み取りモード（Ｔ）で動作する
のか受信モード（Ｒ）で動作するのかの指令信号で第14
図のシリアル出力回路26などで使われる。

“1"番地にはワークイネーブルレジスタが格納されてい
る。MAGEは拡大許可信号で“1"で拡大を実行する。REDE
は縮少許可信号で、“1"で縮少を実行する。INTEはμCP
U8へのインタラプト信号の許可信号で、“0"の時はイン
タラプト信号を発生しない。DMAEはDMAモードでのデー
タリクエスト信号（DREQ）の許可信号である。

PRCEは本プロセツサの動作許可信号で“1"になると本プ
ロセツサが動作を開始する。

WCOMはRAM15へのシエーデイング波形の書き込み指令信
号で、“1"にすると一度だけ書き込み動作を実行する。

VBSTは本文の中で特に説明をしなかつたが、次のような
内容である。本プロセツサではラインメモリ３に記憶さ
れた１ライン分の情報をバーストモードで外部に転送す
ることが可能である。これは最高速でデータを転送する
場合に用いられ、VBSTを立てると本モードでの動作を実
行する。

AADJはセンサ各画素の感度補正の実行を許可するレジス
タである。

“2"〜“7"番地は第17図，第18図で説明したタイマに関
する設定値である。

“8",“9"番地のVR0,1、LEAK0,1,2、LDTH1〜４は第15
図，表６、表７で説明した線密度判定に関するものであ
る。またSMD0〜２は表１で説明したセンサI/F4に係り、
SDRVはセンサ駆動周波数の設定用で第16図で説明したも
のである。

“A"番地はピークホールド回路12に関するもので第６図
で説明したものである。

“B",“C"番地のDAL0〜3,SLICE0〜3,γCONTはA/D変換回
路16に関係し、第11図で説明したものである。

ALLR0,1はセンサ各画素ごとの感度補正用のレジスタで
後で説明する。

“D",“E",“F"番地は線密度変換に関するもので第12図
で説明したものである。

“10"〜“17"番地はハーフトーンレジスタHS1乃至HS16
と呼ばれるもので、第11図に示すように、デイザパター
ン用RAM165に値を設定するためのレジスタであり、任意
のパターンを書き込むことができる。

“18"番地のLDLA〜Ｄは第12図のセレクタ215への入力信
号を設定するもので演算動作を決定する。

“19",“1A"番地はVMSK信号の終了を示すTC信号を作る
ためのレジスタで第17図に説明したものである。

1B番地はピーク値を呼んだり設定したりするためのレジ
スタで、第６図で説明したものである。

“1C"番地はシエデイング波形の初期値に関するもので
第８図に説明したものである。

“1D"番地はシエーデイング波形記憶用RAM15の内容をリ
ード／ライトするもので、約1.5KビツトのRAM15の内容
を見ることができる。

次にセンサ各画素ごとの感度補正の動作について説明す
る。

表８のワークイネーブルレジスタのAADJを立てて動作を
開始した場合、第３図のタイミングチヤートにあるRAM1
5へのシエーデイング波形の書き込み動作までは全く変
化がない。次のイメージ信号の入力と同期して感度補正
を実行する。第19図に感度補正時の波形の一例を示す。
イメージ信号のピーク値PEAKに対し、第８図のA/D・D/A
変換回路13にあるオペアンプOP4の出力OP4−０は、イメ
ージ信号のエンベローブになる。第19図に示すような感
度ばらつきには追従できない。

OP4−０信号が第11図に示すA/D変換回路16に入力される
と、レジスタ73からの信号DAL0〜３によつてオペアンプ
OP5の出力OP5−０は第19図のような波形になる。出力信
号OP4−０とOP5−０をγ補正用スイツチ167によりOP4−
０側の電圧ステツプが大きくなるようにしてコンパレー
タCOMPAD_０〜ｎ（本LSIではｎ＝15）の比較電圧にす
る。出力信号OP4−０とOP5−０の間の電圧をｎ等分する
のではなく等比較級に近くなるよう分割する。出力信号
OP4−０とOP5−０の範囲にあるイメージ信号の感度ばら
つきがデイジタル信号に変換され、バイナリエンコーダ
162,4−８デコーダ163で信号変換されビデオバス94から
RAM31に記憶される。

次にRAM31から読み出されたデータは、ビデオバス94を
通つてラツチ回路27に入り、ラツチ回路27から第８図の
A/D・D/A変換回路13にある加算回路131に入力される。
この時、RAM31からの信号はバイナリ信号である。カウ
ンタ130の出力からは第19図の出力信号OP4−０に相当す
るデジタル信号が得られ、これに感度ばらつきに関する
ラツチ回路27からのデジタル信号を加算回路131で加え
る。こうすることによつて出力信号OP4−０には第19図
の感度ばらきを有するイメージ信号が再生される。この
信号をもとにA/D変換回路16でイメージ信号をデイジタ
ル信号に変換すれば、感度ばらつきを補正したデイジタ
ル信号を得ることができる。

コマンドレジスタの“C"番地にあるALLR0,1による動作
は以下のようである。

第11図にあるDAL0〜３を設定することにより、第19図の
OP5−０の出力値を選ぶことができる。即ち、感度補正
可能な範囲を変えることができる。この範囲を変えると
きは、第８図での加算回路131への入力の値も変えなけ
れば、元のイメージ信号を再生することができない。本
プロセツサ10では、加算回路132のラツチ回路27からの
桁を変えることによつて、上記範囲を３つの状態に変え
ることができる。最も小さな範囲を“1"とすると、
“2",“4"倍の範囲を選択できる。

第19図のPEAK値をイメージ信号のピーク値より大きくす
る（外部回路により、入力PEAKIに入力する。）ことに
より、第19図のエンペロープOP4−０より上部にとび出
した感度に対する補正も可能である。

以上述べたように、本実施例によれば、外部接続の制御
装置、ラインメモリ、主RAMのように比較的大容量の部
分を除き、画像信号処理プロセッサにおいて必要最小限
の部分を１チップLSIで構成し、かつ、その機能の変更
はインターフェイスの内部にあるレジスタの値を変更す
るだけで達成できるようにしたので、製品や機種の相違
があっても、ハードウエアを共通化できることにより、
コストを低下させることができ、しかも、小型化も可能
になる。

また、本実施例の画像信号処理プロセッサをファクシミ
リに用いた場合においても、（１）送信原稿サイズと受信記録サイズが異なる場合
の画像伝送。

（２）送信原稿読み取りピツチ（線密度）と受信記録
ピツチが異なる場合の画像伝送。

（３）センサ位置に対して、原稿の送信開始位置が異
なる場合の画像読み取り。

（４）光電変換を行うためのコントロール信号やクロ
ツク波形が異なるセンサを用いる場合の画像読み取り。

（５）光電変換後のイメージ信号の大きさ、出力フオ
ーマツトが異なるセンサを用いる場合の画像読み取り。

（６）１ビツト単位での歪補正が必要な場合の画像読
み取り。

のような各動作を、インターフェイスの内部にあるレジ
スタの値を変更するだけで達成することができる。

また、このプロセツサは、前述のフアクシミリ用読み取
り操作のみならず、光学的読み取り機能を有する種々の
装置に適用可能である。以下簡単に本プロセツサを適用
した場合の効果について述べる。

（１）インテリジエント・コピー機本プロセツサの線密度変換回路を用いて、任意倍率の拡
大縮少ハードウエアを容易に実現できる。また、本プロ
セツサにより処理されたデータを、マイクロプロセッサ
で管理できるため、図面中に定められた記号やわくを書
いておくことにより、高度な編集操作を行う装置をソフ
トウエアのみの変更で実現できるというメリツトがあ
る。

（２） OCR 従来、OCRは高速なプロセツサを多数個用い認識率の向
上を計つていた。また、OCRはフアクシミリと異なり、
読めなかつた文字に対しては２値化レベルを変化させ再
試行を行なう機能も有している。これらの高級な読み取
り操作に対しても、本プロセツサを用いることにより、
２値化レベルの変更はもとより、自動的に線密度の判定
を行い、読みたい部分のみを詳しく読むという操作も容
易に実現できる。

（３）ハンド・スキヤナ本プロセツサはLSI化を指向しており、ハンド・スキヤ
ナのような小型化，軽量化，低消費電力化、低価格化が
望まれる装置に対しては充分にそのニーズに対応できる
ものである。

以上のように、本発明のプロセツサはフアクシミリ以外
の広汎な応用が可能である。

〔発明の効果〕

本発明に係わる画像信号処理プロセッサによれば、比較
的大容量を占める構成部分を除いて、画像信号処理プロ
セッサにおいて必要最小限の部分を１チップLSIで構成
し、かつ、その機能の変更はインターフェイスの内部に
あるレジスタの値を変更するだけで達成できるように構
成したので、適用される製品や機種の相違があったとし
ても、ハードウエアの共通化を計ることができ、それに
伴って、画像信号処理プロセッサの製品コストを低下さ
せたり、小型化された画像信号処理プロセッサを得るこ
とができるという効果があり、さらに、製品の信頼性を
増加できるという効果もある。

【図面の簡単な説明】

第１図はプロセツサの概略ブロツク図、第２図はプロセ
ツサの詳細なブロツク図、第３図はタイミングチヤー
ト、第４図はサンプルホールド部の回路図、第５図
（１），（２）はタイミングチヤート、第６図はピーク
ホールド部のブロツク図、第７図はタイミングチヤー
ト、第８図はA/D・D/A変換部のブロツク図、第９図はタ
イミングチヤート、第10図は変復調部のブロツク図、第
11図はA/D変換部のブロツク図、第12図，第13図は線密
度変換部のブロツク図、第14図は出力部のブロツク図、
第15図は線密度判定部のブロツク図、第16図はセンサI/
Fのブロツク図、第17図はタイマ部のブロツク図、第18
図はタイミングチヤート、第19図は入出力波形図であ
る。１……アナログ信号処理部、２……デイジタル信号処理
部、４……センサI/F部、５……タイマ部、６……シー
ケンサ部、７……μCPUI/F部、10……信号処理プロセツ
サSLI、71……コントローラ、73……レジスタ。

フロントページの続き (72)発明者中島啓介茨城県日立市幸町３丁目１番１号株式会社日立製作所日立研究所内 (72)発明者浜田長晴茨城県日立市幸町３丁目１番１号株式会社日立製作所日立研究所内 (72)発明者末森登神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所戸塚工場内 (72)発明者久保隆神奈川県横浜市戸塚区戸塚町180番地日立通信システム株式会社内 (56)参考文献特開昭58−172062（ＪＰ，Ａ) 特開昭57−119561（ＪＰ，Ａ) 特開昭58−177063（ＪＰ，Ａ) 特開昭58−21970（ＪＰ，Ａ) 安田靖彦著「新版ファクシミリの基礎と応用」２刷（昭58−８−25）電子通信学会Ｐ．292−296

Claims

【特許請求の範囲】

【請求項１】１チップLSIにより構成された画像信号処
理プロセッサであって、センサから入力されるアナログ信号の歪補正を行ない、
デジタル信号として出力するアナログ信号処理部と、前記デジタル信号の主及び副走査線密度を指定された走
査線密度に各変換するデジタル信号処理部と、センサを駆動するセンサ駆動部と、前記各部の動作タインミングを設定するタイマ及びシー
ケンサと、外部接続の制御装置にデータバス及びコントロールバス
を介して結合されるインタフェースをそれぞれ具備し、
さらに、前記インタフェースは、前記LSIにおける動作モードま
たは各種コマンドまたは各種のパラメータ値がアドレス
に対応して設定されるレジスタと、前記外部接続の制御装置から供給されるアドレスデータ
に基づいて、前記動作モードまたは各種コマンドまたは
各種のパラメータ値を前記レジスタに書き込みを行なう
コントローラと、前記デジタル信号処理部からの出力デジタル信号を前記
外部接続の制御装置に供給するバスバッファとを具備していることを特徴とする画像信号処理プロセッ
サ。
【請求項２】前記インタフェース内にあるレジスタは、
アドレスレジスタ、及び、前記アドレスレジスタのアド
レスに従って選択されるモードレジスタ、コマンドレジ
スタ、パラメータレジスタからなっていることを特徴と
する特許請求の範囲第１項記載の画像信号処理プロセッ
サ。
【請求項３】前記アナログ信号処理部は、入力アナログ
信号をピークホールドするピークホールド回路と、前記
ピークホールドした値を基準信号として入力アナログ信
号をアナログ−デジタル（A/D）変換し、かつ、歪補正
されたデジタル信号をデジタル−アナログ（D/A）変換
するA/D・D/A変換回路と、前記A/D・D/A変換回路の出力
デジタル信号を差分変復調することにより歪補正された
デジタル信号に変換する差分変復調回路及びメモリ（RA
M）と、前記歪補正されたデジタル信号を基準信号とし
て入力アナログ信号をアナログ−デジタル（A/D）変換
するA/D変換回路からなることを特徴とする特許請求の
範囲第１項記載の画像信号処理プロセッサ。
【請求項４】前記デジタル信号処理部は、前記インタフ
ェース内にあるレジスタの指示に従って主走査線及び副
走査線の各密度変換を行なう主及び副走査線密度変換回
路と、前記主及び副走査線密度変換回路に結合されたビ
デオバスと、前記ビデオバスに結合されたラッチ回路
と、バスバッファを介して前記ビデオバスに結合可能な
外部接続のラインメモリ及びRAMとを具備し、前記ライ
ンメモリは前記主走査線密度変換回路で走査線密度変換
を行なった数ライン分の２値データを、また、前記RAM
は前記アナログ入力信号におけるセンサ感度のバラツキ
を示すデジタルデータをそれぞれ少なくとも記憶するも
のであることを特徴とする特許請求の範囲第１項記載の
画像信号処理プロセッサ。