JPS6094576A - 画像信号処理プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔発明の利用分野〕 本発明は画像信号処理プロセッサに係り、特に光電変換
読み取りセンサなどから出力されるアナログ画像信号の
処理に多様に対応できるプロセッサ圧関する。 〔発明の背景〕 ファクシミリ、ＯＣＤ、高機能コピー機、ハンドスキャ
ナなどのように光電変換読み取りセンサな備えた製品に
おける画像信号処理は、製品の相違や機種の相違によっ
てまちまちである。従ってこれらの製品は、それぞれの
画像信号処理に適した専用の画像信号処理回路を備えて
おり、この画像信号処理回路を別の製品や機種に適用す
ることができない。 例えばファクシミリの分野においては、（１）送信原稿
サイズと受信記録紙サイズ及び線密度 （２）送信原稿と読み取りセンサの相対位置（３）読み
取りセンサからのイメージ信号の振幅（４）性能上（画
質上）の設定値 などの値によって、画像信号処理態様が相違する。 ＣＣＩＴＴ（国際電信電話諮問委員会）の勧告でグルー
プｍ（Ｇ■）のファクシミリは、１７２８画素を８本／
　ｍｍの線密度（主走査方向）で１ラインずつ画面の左
側からＭＨ符号あるいはＭＲ符号によって送受信するこ
とが標準モードとして定められている。これは紙幅が２
１６ｍｍ０Ａ４サイズあるいはレターサイズの原稿を送
受信するためのものである。しかし実際には、紙幅が２
５７　ｍｍのＢ４サイズの原稿を送信できる送信機とＡ
４サイズの受信機の交信もある。また線密度に関しても
、８本／關のファクシミリばかりではなく、１２本／ｍ
ｍ、１６本／　ｍｍあるいは２００本／インチ。 ２４０本／インチ、３００本／インチ、４００本／イン
チなどのファクシミリが製造あるいは開発できることが
望ましい。このためには、各種のファクシミリはそれぞ
れが画像データを縮少、拡張する機能をもたなければな
らない。 また、市販されているＣＣＤセンサなどの光電変換読み
取りセンサのイメージ信号の出力は、１画素毎に別チャ
ンネルで出方するもの、１チヤンネルで出力するもの、
あるいは波形整形して出方するものなどがある。またイ
メージ信号の振幅も光源の輝度ばらつき、センサの感度
ばらつきによってばらつきが発生し、原稿濃度によって
変化する。これらによりイメージ信号の振幅は１０倍以
上も変化するのでその整合が必要である。 また、中間調画像の読み取り方法に、組織的ディザ法が
ある。これはイメージ信号をスライスするレベルをある
パターンに従って１画素毎に切り換える方法である。こ
のパターンの設定、また読み取り時のｒ補正の設定値の
決定が必要である。 また、ファクシミリは副走査方向の走査ピッチを変化さ
せ、情報量の少ない領域は早送りする機能をもっている
。このため送信すべき原稿の情報量を判定する線密度判
定機能が必要である。 更にまた、センサーは１画素毎に感度のばらつきがあり
、これを補正する機能が必要である。 従来の信号処理回路は、以上のような各機能に対応する
専用の回路構成となっていたので、製品や機種の相違に
対しては、それぞれ新しい処理回路の設計、製作が必要
であった。 〔発明の目的〕 本発明の目的は、複数の製品及び機種の画像信号処理に
対応できる画像信号処理ブ０七ツサを提供することにあ
る。 〔発明の概要〕 この目的火達成するため、本発明は、入力されるアナロ
グ信号に含まれる補正歪とこのアナログ信号をディジタ
ル信号に変換する信号処理機能をもつアナログ４６号処
理部と、このアナログ信号処理部から出力されるディジ
タル信号を入力してこの信号から光電変換画像の粗密を
判定すると共にこのディジタル信号の指定された線密度
への変換処理を実施するディジタル信号処理部と、光電
変換読み取りセンナへの駆動信号を発生するセンサ駆動
部と、これらの各部を制御するタイマ及びシーケンサと
、これらと外部処理装置を接続するインターフェースを
その内部に備え、このインターフェースは前記アナログ
信号処理部とディジタル信号処理部とセンナ駆動部とタ
イマとシーケンサの動作モードまたは機能を制御するレ
ジスタと、このレジスタに外部処理装置から制御内容を
設定し、この制御内容を読み出して前記各部を制御する
コントローラとを備えたことを特徴とし、これＫよって
１つの画像信号処理プロセッサを多様に利用できるよう
忙したことを特徴とする。 〔発明の実施例〕 以下、本発明の一実施例について詳細に説明する。第１
図は本発明によるプロセッサ１０とその周辺の回路構成
の一例である。１はアナログ信号処理部、２はディジタ
ル信号処理部、３はラインメモリ、４はセンサトリイパ
インターフェイス（センサＩ／Ｆ）、５はタイマ、６は
シーケンサ、７はμＣＰＵインターフェイス（μＣＰＵ
Ｉ／Ｆ）、８はμＣＰＵである。 本発明のプロセッサ１０は１チツプのＬＳＩとして作ら
れ、このＬＳＩはアナログ信号処理部１゜ディジタル信
号処理部２．センサＩ／Ｆ４．　タイマ５．シーケンサ
６、μＣＰＵＩ／Ｆ７を備える。 センサ（ＣＯＤラインセンサなと）な駆動するためのタ
イミング信号なセンサＩ／Ｆ４で発生し、上記タイミン
グ信号に同期したアナログのイメージ信号をアナログ信
号処理部１に入力する。 アナログ信号処理部１は特願昭５５−６０５６５号に記
載されたものとほぼ同じである。このアナログ信号処理
部１は光学系、例えばレンズや光源などに起因する信号
歪特性を記憶しておくことによって、センサから入来す
るイメージ信号を正シクテイシタル化する。上記ディジ
タル化されたイメージ信号はディジタル信号処理部２に
入力する。ディジタル信号処理部２では、上記ディジタ
ル信号をファクシミリ等の装置に必要な情報形態に変換
し、μＣＰＵＩ／Ｆ７を通してμＣＰＵ８のパスライン
へ送出したり、シリアル情報として出力する。 ディジタル信号処理部２のもつ機能としては、主走査方
向及び副走査方向の線密度変換（主に縮少）あるいは前
記した線密度判定などがある。副走査方向の線密度を変
換するためには、前ラインあるいは前々ラインの情報を
記憶しておく必要がある。ラインメモリ３はこのために
接続される。 ディジタル信号処理部２ではμＣＰＵ８のパスラインか
らの情報をμＣＰＵＩ／Ｆ７を通して受け取り、シリア
ル情報として出力することも可能である。これにより、
ファクシミリ等の信号受信時にデータを記録装置に出力
するためのインターフェイスの役割をはだすことができ
る◎タイマ５はセンサ駆動のくり返し時間を定めたり、
センサからのイメージ信号のうち有効部分を切り出した
りするためのタイミング信号等を発生する。 シーケンサ６はこのプロセッサ全体を動作させるための
タイミング信号等を発生する。 第２図は第１図に示したＬ８１１０のブロック構成図を
より詳細に記した一実施例である。 １１はサンプルホールド回路、１２はピークホールド回
路、１３はＡ／Ｄ・Ｄ／Ａ変換回路、処理部ｌに相当す
る。２１は主走査線密度変換回路、２２はアドレスカウ
ンタ、２３はビデオバスバッファ、２４は副走査線密度
変換回路、２５は線密度判定回路、２６はシリアル出力
回路、２７はラッチ回路の各回路ブロックで、これらは
ディジタル信号処理部２に相当する。３１はＲＡＭで歪
特性信号を記憶する。７１はコントローラ、７２はシス
テムバスバッファ、７３はレジスタで、これらはμＣＰ
ＵＩ／Ｆ７１ｆｉｔ構成する。９１はμＣＰＵ８のコン
トロールバス、９２はデータパステアル。９３はシステ
ムバスでシステムバスバッファを通してデータバス９２
に接続されている。 ９４はビデオバスである。 第３図は第２図に示す各ブロックに関する動作タイムチ
ャートである。第３図を参照して第２図に示すプロセッ
サ１０の動作を説明する。 本プロセッサ１０はμＣＰＵ８のプログラムに従ってレ
ジスタ７３にデータを書き込むことで、動作モードが定
められ、かつ動作の開始、停止などを行うことができる
。本プロセッサ１０の動作の一例を以下に述べる。 まず、μＣＰＵ８はレジスタやカウンタなどをリセット
（セット）するために、リセット信号（ＲＥ８ＢＴ）を
本プロセッサ１ｏに入力する。その後コントローラ７１
を通して、レジスタ７３を設定し本プロセッサの動作モ
ードを決める。次に、同シレシスタ７３の中にあるワー
クイネーブルレジスタを書き換える。即ちプロセッサイ
ネーブル信号（ＰＲＣＢ）を立てることによって、本プ
ロセッサｌＯはすでに定められたモードの動作を開始ス
る。この時、まずセンサＩ／Ｆ４からセンサ駆動パルス
が始めて発生する。最初に入力されるイメージ信号は通
常圧しい読み取りデータにはなり得ない。複数回センサ
を駆動した後、レジスタ７３にあるピークホールドイネ
ーブル信号（ＰＥＡＫＥ）を立てる。これによりピーク
ホールド回路１２の動作を開始し、イメージ信号の白の
最大値（第３図のタイムチャートでは最少値；センサか
らのイメージ信号は白信号が下側に出力する。）を検出
する。なお、サンプルホールド回路１１はＰ、ＲＣＥ信
号が出力された時点で動作を開始する。 次に、１ラインに渡って白の情報を読み取り、この白の
イメージ情報に含まれる信号歪第をＲＡＭ１５に記憶す
る。このための信号歪記憶指令信号（ＷＣＯＭ）はレジ
スタ７３を書き換えることによって立てる。 ＣＯＤラインセンサを用いた場合、レンズの周辺光量低
下、光源のむら、あるいはセンサ自体の感度のばらつき
などが原因となって、上記信号歪は第３図に示すような
形状になることが多い。この信号歪を一般にはシェーデ
ィング波形と呼んでいる。 Ｗ　Ｃ、ＯＭ信号が立つと、サンプルホールド回路１１
の出力であるイメージ信号の初期値を検出するため、複
数回（本実施例では２３回）のセンナ駆動をくり返す。 Ａ／Ｄ　−Ｄ／Ａ変換回路１３で初期値（イメージ信号
の始まりの複数画素、本実施例では８画素、に於ける最
少値；黒よりの出方値）を検出する。次のイメージ信号
（２４回目）時ＫＡ／Ｄ・Ｄ／Ａ変換回路１３で、追従
比較方式によるＡ／Ｄ変換を実行し、かつ差分変復調回
路１４で、差分信号に変調する。そして、この差分信号
を几ＡＭ１５に記憶する。 なお、Ａ／Ｄ−Ｄ／Ａ変換回路１３のリファレンス電圧
にピークホールド回路１２の出方電圧を用いることによ
って、センサからのイメージ信号の出力振幅のばらつき
に対する補正を行なう。 また、イメージ信号の１画素ごとの感度を補正するため
のワークイネーブルレジスタ；各画素感度補正（ＡＡＤ
Ｊ　ニレジスタフ３の中のｌレジメで作成し、これをビ
デオバスな通して几ＡＭ３１に記憶する。ＲＡＭ３１は
本ＬＳＩプロセッサ１０の外部に接続する。 その後画像情報を含んだイメージ信号がセンサより入力
すると、このイメージ信号はサンプルホールド回路１１
で波形整形され、ピークホールド回路１２でピーク値が
検出される。このピーク値がＡ／Ｄ　−Ｄ／Ａ変換回路
１３のリファレンス電圧とされる。ＲＡＭ１５かも読み
出された信号は差分変復調回路１４で復調され、Ａ／Ｄ
・Ｄ／Ａ変換回路１３で１）／Ａ変換されて、シェーデ
ィング波形信号を再生する。再生されたシェーディング
波形信号はＡ／Ｄ変換回路１６のリファレンス電圧とし
て入力される。この結果、Ａ／Ｄ変換回路１６から歪の
ないディジタル信号を出力することができる。 なおイメージ信号の１画素ごとの感度補正を実行する場
合も、センサかものイメージ信号と同期して几ＡＭ３１
’に読み出し、その出力をＡ／Ｄ・Ｄ／Ａ変換回路１３
でＤ／Ａ変換し、各画素ごとの歪な再生する。Ａ／Ｄ変
換回路１６のリファレンス電圧に各画素ごとの歪を入力
することにょって補正を行なう。 感度補正したディジタルのイメージ信号は、ディジタル
信号処理部２に入力され、上記ディジタルイメージ信号
に同期して信号処理を施され、μＣＰＵＩ／Ｆ７のシス
テムバスバッファ７２を介してμＣＰＵ８に出力される
。または、シリアル出力回路２６でシリアル信号に変換
されて本プロセッサ１０の外部に出力される。 本プロセッサｌＯにおいて、Ａ／Ｄ変換回路１６はその
出力が多値（４ビツトのバイナリ）のモードと２値のモ
ードに区分される。前記のディザ法による中間調情報の
出力は、２値のモードに含まれる。 多値のモードでは４ビツトのバイナリ信号な２画素分ま
とめて８ビツトにし、ラインメモリ３に出力することが
できる。この時センサの１画素ごとの補正した情報を、
ラインメモリ３に出力することも可能である。 ２値のモードでは、その出力を主走査線密度変換回路２
１に入力し、レジスタ７３の中に定められた動作で線密
度変換を実行し、ビデオバスバッファ２３を通してライ
ンメモリ３に記憶する。この時、ラインメモリ３のアド
レス信号を本プロ七の２値データと同期してラインメモ
リ３から読み出された前ライン及び前々ラインの２値デ
ータを副走査線密度変換回路２４に入力する。副走査線
密度変換回路２４はレジスタ７３かもの指示に従って線
密度変換動作を実行する。その結果はシステムバスバッ
ファ７２を通してμＣＰＵ８に出力される。 タイマ５は、センサ駆動の周期や、本プロセッサ１０か
ら出力するデ゛イジタルイメージ信号の有効部分の切り
出し制御を行なう。またシーケンサ６は、これまで述べ
てきた動作を実行するのに必要なタイミング信号などを
発生する。 以下、第２図の回路ブロックについて詳細に説明する。 第４図はサンプルホールド回路１１０回路図の概要であ
る。第５図は第４図の各部のタイムチャートである。表
１はレジスタ７３から第４図に示すサンプルホールド回
路１１の各回路へ入力する信号に関するレジスタ割付は
ンまとめたものである。１１０はデコーダ、ＴｒＣｌ、
ＴｒＣ２，ＴｒＳＩｅ　ＴｒＳ　、Ｔｒ８．ＴｒＣ，Ｔ
ｒｌｌ。 ＴｒＩ２．ＴｒＩＯはＭＯＳトランジスタである。 実際のＬＳＩではＣ−ＭＯＳ（コンプリメンタリＭＯ８
）を用いているが、図示を簡単にするため単一のＭＯＳ
で代表させている。ゲート入力がハイレヘルのとき上記
ＭＯ８）ランジスタはオン状態となるような正論理であ
る。ＡＮＤＳ　１．ＡＮＤＳ２．ＡＮＩ）Ｃ１，ＡＮＤ
Ｃ２はアンドゲート、ＩＮＩはインバータ、０Ｆ−８は
オペアンプ、０１　ｍ　”２　＋　０３はコンデンサで
ある。イメージ信号１　（Ｉｍａｇｅ　Ｓｉｇ、１）と
イメージ信号２（Ｉｍａｇｅ　Ｓｉｇ、２）はセンサか
らの入力信号、ＶＢＬは黒レベルを示す直流電圧で、外
部より入力する。 イメージ信号出力（Ｉｍａｇｅ　８１ｇ、Ｏ）はサンプ
ルホールドした出力信号である。 デコーダ１１０の出力Ｒ１１ｌ、Ｒ１１２，Ｒ１１３、
Ｒ１１４，Ｒ１１５，Ｒ１１６，Ｒ１］７゜Ｒ１１８，
Ｒ１１９の信号によって本回路の回路動作が定まる。こ
れらの信号はレジスタ７３０３ビツトのレジスタＳＭＤ
０．８ＭＤＩ、ＳＭＤ２をデコーダ１１０でデコードす
ることによって得ることができる。上記入力信号Ｒ１１
１〜１１９は表１のように定められる。サンプルホール
ド回路１１は６つのモードで動作する。第１のモードは
１チヤンネル化された出力をもつセンサかものイメージ
信号をＩｍａｇｅ　Ｓｉｇ。１として入力し、第５図（
１）のごとき波形にて、サンプルホールドし、かつ愚レ
ベルをＶＢＬ　におさえる。オペアンプ０Ｆ−８の出力
をサンプルホールドしたイメージ信号出力（Ｉｍａｇｅ
　Ｓｉｇ、Ｏ）として出力する。 なお第５図でφ８１はサンプリングパルス、φ。□はイ
メージ信号の黒レベルを電圧ＶＢＬ　に合致させるため
のクランプパルスである。 第２のモードは第１のモードと同様に動作させるが、Ｍ
ＯＳ）ランジスタＴｒＩＯをハイΦインピーダンスにし
て、サンプルホールドされた信号なイメージ信号出力（
Ｉｍａｇｅ　８ｉｇ、０　）として出力しない＠ 第３のモードは、２チヤンネルのセンサ出力をＩｍａｇ
ｅ　８ｊｇ、１．２として入力し、第５図（２）のごと
きタイミングで、サンプルホールドと黒レベルクランプ
を実行する。φｓ２はサンプリングパルス、φｃ２はク
ランプパルスである。このときサンプルホールド信号は
Ｉｍａｇｅ　８ｉｇ、Ｏに出力される。 第４のモードは第３のモードと同様であるが、サンプル
ホールドしたイメージ信号（Ｉｍａｇｅ８１ｇ、Ｏ）を
出力しない。 第５のモードは外部回路でサンプルホールドしたイメー
ジ（Ｎ　％　’！−イメージ信号ｌの端子からオペアン
プ０Ｐ−８に入力させるモードで、ＩｍａｇｅＳ最ｇゆ
２の端子から外部回路にサンプリングパルスφ８を与え
、Ｉｍａｇｅ　８ｉｇａＯの端子から外部回路にクラン
プパルスφ。を与える。φ８は第５図（１）のφ８１、
φＣは同図（１）のφｃ１　と同一信号である。 第６のモードは第５のモードと同じようにφＢ、φＣを
出力し、Ｉｍａｇｅ　８１ｇ、１のイメージ信号をその
ままイメージ信号（Ｉｍａｇｅ　ＳＩｇ、）として、本
プロセッサ１０の内部に供給する゛モードである。 第６図はピークホールド回路１２の詳細な回路ブ、ロッ
クの一例である。１２０はカウンタ、１２１はデコーダ
、１２２はバススイッチ、１２３はディジタルコンパレ
ータ、ＡＮＰＩ〜３はアンドゲート、ＩＮＰｌ〜３はイ
ンバータ、ＴｒＰＯ。 ＴｒＰＰ、ＴｒＰＩ及びＴｒＰＯ〜ｎ（本実施例ではｎ
　＝　２５５　）はＭＯＳ）ランジスタで正論理で記述
する。ＣＯＭＰＦはアナログコンパレータ、０Ｐ−２は
オペアンプ、Ｒ−Ｐは抵抗ストリングである。 第７図は第６図に示すピークホールド回路１２の動作を
説明するためのタイムチャートである。 センサスタート信号φ！Ｇに同期してイメージ信号（Ｉ
ｍａｇｅ　８ｉｇ。０）が入力する。この時カウンタ１
２０がリセットされているとすれば、デコーダｌ　２１
１ｔ、ＭＯＳ　トラｙジスタＴｒＰＯを選択する。従っ
てオペアンプ０Ｐ−２の出力ＰＢＡＫはｖ０ボルトを示
す。（但し、レジスタ７３からの入力信号ＡＰＩ１３Ａ
ＫＦ！はロウレベルとする。）次に、タイマ５からの信
号ＰＡＰＷがハイレベルになると、アナログコンパレー
タＣ０ＭＰＰの出力信号が反転するまで、カウンタ１２
０はＵＰ奇モード駆動される。その結果、イメージ信号
（Ｉｍａｇｅ　Ｓ１ｇ、Ｏ）のピーク値（白ピーク）が
オペアンプ０Ｐ−２の出力ＰＢＡＫに得られる。（但し
、レジスタ７３の出力ＰＦ）ＡＫＥはロウレベル）セン
サスタート信号φＴｏがダウンクロック（ＤＯＷＮＣＬ
Ｋ）に入力され、ピーク値が１抵抗ストリング分だけ下
がる。 抵抗ストリング几−Ｐは次式で表わされるように各ノー
ドの電圧な定めている。 即ちｖｏ〜ｖｏまでが等比較数となる。これは。 イメージ信号ピーク値の大小にかかわらず、一定の割合
の量子化誤差にするためである。 本ＬＳＩｌ０では、■ＢＬ電圧は外部からの入力信号で
最大３．５ｖまで許容する。今ＶＢＬ　”３．５■とす
るとＶ。＝　３．４　ＶＩ　ＶＩ　ｓ　ａ＝　１．５　
Ｖに設定される。この間＋１（１）式に従って区分する
と、イメージ信号のピーク値出力ＰＦｉＡＫの量子化誤
差はｉ、ｉｌ以下になる。 カウンタ１２０の出力信号はバススイッチ１２２を通し
て、システムパス９３に与えられる。これによりμＣＰ
Ｕ８はカウンタ１２０の出力信号を読み取ることができ
る。またμＣＰＵ８かもレジスタ７３ＫＰＥＡＫＯ〜７
の信号を書き込み、この値をカウンタ１２０にロードす
ることによって、ピーク値出力ＰＥＡＫを一定値に設定
することもできる。 レジスタ７３に書き込まれたＰＤＭ２〜７の値とカウン
タ１２０のＱ２〜Ｑ７の値をディジタルコンパレータ１
２３で比較し、カウンタ１２３の出力がＰＤＭ２〜７の
値より小さくなった時、カウンタ１２３のインクリメン
トを止めることができる。即ち、ＰＤＭ２〜７の値より
ピーク値出力ＰＢＡＫが下がらないようにすることがで
きる。 これは、黒原稿を読み取る場合、ピーク値出力ＰＥＡＫ
が黒レベルまで追従してしまうのを防ぎ、黒情報を黒と
して検出するために必要である。 レジスタ７３の出力ＰＢＡＫＥをハイレベルにすると、
カウンタ１２０の動作が止まり、ピーク値出力ＰＥＡＫ
は一定の値を保持する。またＡＰＥＡＫＢをハイレベル
にすると、抵抗ストリングＲ−Ｐの選ばれた電圧がＰＥ
ＡＫＯに出力されるディジタルコンパレータ１２３の出
力ＦＬＢＸＧはレジスタ７３に入力されイメージ信号の
ピーク値がＰＤＭ２〜７で設定した値より低いか高いか
をμＣＰＵ８に知らせることができる。この機能を用い
ると光源の輝度低下などをμＣＰＵ８で判断することが
できる。 第８図はＡ／Ｄ　＠Ｄ／Ａ変換回路１３の詳細な回路ブ
ロックの一例である。 １３０はカウンタ、１３１は加算回路、１３２゜１３３
はデコーダ、１３４は初期値レジスタ、１３５はパスス
イッチ、Ｒ−Ａは抵抗ストリング、ＴｒＡ（１〜ｎ’、
ＴｒＡＨ，ＴｒＡＳ、ＴｒＡＡはＭＯＳ）ランジスタ、
ＣＯＭＰＡはコンパレータ。 ＯＦ３〜４はオペアンプである。 第９図は第８図に示すＡ／Ｄ−Ｄ／Ａ変換回路１３の動
作を説明するためのタイムチャートであるＯ Ａ／Ｄ−Ｄ／Ａ変換回路１３がＡ／Ｄ変換動作をするの
は第３図で説明したように、シェーディング波形書き込
み指令ＷＣＯＭが立った時である。 その時、まずタイマ５より８Ｍ８に信号を入力し。 ８Ｍ８Ｋから８画素分のイメージ信号の立上りを初期値
として検出する。この動作はカウンタ１３０に８画素分
のゲート信号（シーケンサ６にて作る。）を与え第６図
のピークホールドと同様な動作を実行すればよい。この
時のカウンタ１３０の出力を初期値レジスタ１３４にラ
ッチする。初期値レジスタ１３４にはシステムパス９３
を通して、μＣＰＵ８かも書き込むこともできるし、読
み出すことも可能である。 初期値が定まると、その値がデコーダ１３２に出力され
る。ＭＯＳ）ランジスタＴｒＡＯ〜Ｔｒ人ｎ′のどれか
１つが選択されてオン状態となり、その出力電圧とイメ
ージ信号Ｉｍａｇｅ　８ｉｇ、０がコンパレータＣＯＭ
ＰＡで比較される。コンパレータＣＯＭＰＡの出力に応
じてカウンタ１３０がインクリメントまたはデクリメン
トをくり返し、オペアンプ０Ｐ−３と０Ｐ−４の出力に
はシェーディング波形が出力される。即ち、とのＡ／Ｄ
変換動作はいわゆる追従比較形Ａ／Ｄ変換方式と呼ばれ
るものである。コンパレータＣＯＭＰＡの出力が差分変
復調回路１４に入力される。 次に、イメージ信号Ｉｎムｓａｇｓ　８ｉｇ、Ｏが入力
すると、これに同期してＡ／Ｄ　＠Ｄ／Ａ変換回路１３
はＤ／Ａ変換動作を行う。差分変復調回路１４から復調
された復調信号がカウンタ１３０に入力されると、書き
込み時にコンバレーｉｃＯＭＰＡの出力で制御されたと
同様の動作をする。その結果、はぼシェーディング波形
をオペアンプ０Ｆ−３と０Ｆ−４の出方（１号ＤＡＯ，
０Ｐ４−０として再生することができる。 抵抗ストリング′Ｒ−人の各ノードの電圧ｖｏ〜Ｖ、’
　（ｄ＝　１２７　）ｔｔ、抵抗Ｘ　）　リン／ｎ−Ｐ
−”Ｑ’ｌｅめた（１）式と同様に表わされ、等比較数
になっている。また、抵抗ストリングＲ−Ａの両端には
ビー６＝４に設計されている。即ちシェーディング波形
はピーク値に対して６ｏ−まで追従して、補正すること
が可能である。 レジスタ７３からの信号ＡＤＭＯＤＢＯ，ＩＫよって、
デコーダ１３３の出方が定まり、その結果、このＡ／Ｄ
−Ｄ／Ａ変換回路１３は表２に示す３つのモードで動作
する。 表　２ 第１と第３のモードでは第８図のトランジスタＴｒＡＡ
がオン状態にある。その結果、オペアンプ０Ｆ−４の出
力０Ｐ４−０には、再生されたシェーディング波形が出
力される。 第２のモードではトランジスタＴ　ｒ　Ａ　Ｓがオンす
る。第４のモードではトランジスタＴ　ｒ　Ａ　Ｈがオ
ンし、それぞれ入力端子５ＬＩＣＢ、）ＩＴＯＮＥかも
の入力信号がオペアンプＯＰ４に入力され、インピーダ
ンス変換された信号が０Ｆ４−０に出力される。出力Ｏ
Ｐ　４−００信号はＡ／Ｄ変換回路１６に入力される。 第１と第３のモードは、Ａ／Ｄ・Ｄ／Ａ変換回路１３で
は全く同一の動きをするが、Ａ／Ｄ変換回路１６におい
て異なったモードになる。 第１θ図は差分変復調回路１４及びＲＡＭ１５の回路ブ
ロックの一例である。 １４１は差分変調回路、１４２は差分復調回路、１４３
はバススイッチである。 第３図のタイミングチャートにあるシェーディング波形
記憶時には、Ａ／Ｄ　＠Ｄ／Ａ変換回路１３のコンパレ
ータＣＯＭＰＡの出力を入力し、差分変調回路１４１を
動作させ、差分データをバイナリ信号としてＲＡＭ１５
に記憶する。差分変調回路１４１はアップダウンカウン
タを用いて構成される。上記シェーディング波形記憶時
以外はＲＡＭ１５からのデータを差分復調回路１４２に
受け、差分値をほぼ直線で近似するような復調信号を発
生する。 ＲＡＭ１５の内容はバススイッチ１４３、システムバス
９３、バスバッファ７２を通してμＣＰＵ８に知らせる
ことが出来る。またμＣＰＵ８からＲＡＭ１５にシェー
ディングデータを書き込むことも可能である。 第１１図はＡ／Ｄ変換回路１６の詳細な回路ブロックの
一例である。 １６１はデコーダ、１６２はバイナリエンコーダ、１６
３は４−８ビツト変換デコーダ、１６４はセレクタ、１
６５はディザパターン用ＲＡＭ。 １６６はデコーダ、１６７はｒ補正用ＭＯ８）ランジス
タ群、１６８は切換スイッチ、Ｏ２０はオペアンプ、Ｃ
ＯＭＰＡＤ、〜、はコンパレータ（本ＬＳＩではＨｗ　
ｌ　５　）、Ｒ−ＡＤＺ、２は抵抗ストリングである。 Ｔ　ｒ　Ａ　Ｄ　６〜．はＭ０８トランジスタである。 とのＡ／Ｄ変換回路１６は並列に接続されたコンパレー
タＣＯＭＰＡＤ。−３によりフラッシュタイプのＡ／Ｄ
変換を行う。まずＡ／Ｄ変換を行う範囲は次のようにし
て定める。Ａ／Ｄ　＠Ｄ／Ａ変換回路１３のオペアンプ
ＯＰ４の出力０Ｐ４０と外部からの直流電圧ｖｏ　Ａ　
１．（”ＡＮ　ＶＤＡＬ＝ＶＩＩＬ）を抵抗ストリング
Ｒ−ＡＤＺで分圧する。分圧値はレジスタ７３からの信
号ＤＡＬＯ〜３をデコーダ１６６でデコードし、Ｔ　ｒ
　Ａ　Ｄ　６〜ゎ　の１つを選択することによって得ら
れ、オペアンプＯＰ５でインピーダンス変換された出力
になる。 本ＬＳ　Ｉ　１０ノ信号ＤＡＬＯ〜３は４ピツ）＋７）
バイナリ信号である。以上より抵抗ストリングＲ−ＡＤ
２のリファレンス電圧はオペアンプＯＰ４の出力０Ｐ４
０とオペアンプＯＰ５の出力ＯＰ２Ｏで定められる。 また、オペアンプＯＰ４．ＯＰ５の出力０Ｐ４０．０Ｐ
５０の電圧をリニアに区分してコンパレータＣＯＭＰＡ
Ｄ０〜３　に入力するのではなく、よりよい画質を得る
ために、本Ｌ８１１０では８通りのｒ補正（リニアも含
む）ができる。とのｒ補正の値はレジスタ７３の出力γ
Ｃ０ＮＴ０〜２　をデコーダ１６１でデコードしてｒ補
正用ＭＯ８）２ンジスタ群１６７を制御することＫよっ
て選択できる。 コンパレータＣＯＭＰＡＤ０〜．−１の出力はバイナリ
エンコーダ１６２によって４ビツトのバイナリ信号に変
換され、更に４−８ビツト変換回路１６３にて４ピツト
を２つ並べた形の８ビット信号に変換される。この８ビ
ット信号はビデオバス９４に接続される。 またレジスタ７３からの出力５ＬＩＣＥＯ〜３とディザ
パターン几ＡＭ１６５の出方を選択してセレクタ１６４
に与える切換スイッチ１６８は、レジスタ７３の出力Ａ
ｌ）ＭＯＤＥＯと１の組合せによって制御される。この
制御は表２のモードと対応し、モード１．２は２値デー
タ、モード３゜４はディザ信号を出力する。２値データ
を出方する場合、４ビツトの８ＬＩＣＦ！信号によって
セレクタ１６４を駆動し、コンパレータＣＯＭＰＡＤＱ
ｘ、の出力のうち１つを２値デー／ＰＤＡＴＡとする。 ディザな出力する場合には、システムバス９３を通して
μＣＰＵ８から書き込まれたＲＡＭ１６５の内容に応じ
たスライスレベルでスライスした２値データＰＤＡＴＡ
を出力することができる。ＲＡＭ１６５は４×４のマト
リックスに４ピツトの情報（計６４ビット）を記憶する
ものである。几ＡＭ１６５に入力する情報により、任意
のディザパターンでイメージ信号を読み取ることができ
る。 第１２図は主走査線密度変換回路２１の詳細な回路ブロ
ックの一例である。 線密度変換指令パルス発生回路はｍｌ（ｍ−１−１）指
令発生回路２１１と（ｍ　−１）　／　ｍ指令発生回路
２１２から成る。２１３はセレクタ、２１４は線密度演
算回路、２１４Ａ、２１４Ｂ、２１４Ｃはシフトレジス
タ、２１５はセレクタ、２１６゜２１７はカウンタ、２
１８はセレクタ、２１９はシリアルパラレル変換回路で
ある。ＡＮＤＥはアンドゲートである。 レジスタ７３から、ｍの値が３ビツトのバイナリ信号ｍ
　Ｏ，ｍｌ　、　ｍ　２としてｍｌ（ｍ＋１）指令発生
回路２１１と（ｍ−１）／ｍ指令発生回路２１２に与え
られる。Ａ／Ｄ変換回路１６で発生した２値データＰＤ
ＡＴＡに同期したクロックＣＣＫの（ｍ＋１）回に対し
１回のパルスなｍｌ（ｍ＋１）指令発生回路２１１で発
生する。同様Ｋ　（ｍ　−１）　／　ｍ指令発生回路２
１２ではクロック信号ＣＣＫ　ｆ）ｍ回に１回のパルス
を発生する。 今、（ｍ＋１）回に１回のパルスをＮ１回、ｍ回＜ｉ回
のパルスをＮ２回くり返したとすれば、（ｍ　＋　１　
）　Ｎ　１　＋　ｍ　Ｎ　２回のり０ツクバｈｘｃｃＫ
の間に（Ｎ　、＋　Ｎ　２　）回のパルスが発生する。 このパルスの発生時の２値データＰＤＡＴＡを削減すれ
ば、次式で表わされる線密度変換（縮少）が行われるこ
とになる。 Ｎ□十Ｎ２ Ｐ、＝″”　（ｍ＋１）Ｎｌ十ｍＮ２ 次Ｋ（ｍ＋ｘ）Ｎ、＋ｍＮｔ回のり０７クパルＸＣＣＫ
の間に発生する（Ｎ１＋Ｎｚ）回のパルスに同期した２
値データＰＤＡＴＡのみを有効データとすれば、縮少率
Ｐ、は次式になる。 逆に＊　（ｍ＋１　）Ｎ、＋　ｍＮ、回のりｏツクパル
スＣＣＫの間に発生する（Ｎ、＋Ｎ２）回のパルスの発
生期間に２値データＰＤＡＴＡを増加すれば拡大が可能
になる。この拡大率Ｑは次式になる。 上記Ｎ１＋Ｎ、の値をレジスタ７３０ｋ。〜ｋ。 ０４ビツトのバイナリ信号で与え、これをカウンタ２１
７のロード信号とする。またレジスタ７３の信号１゜〜
Ｕ、を例えばＮ工をハイレベル。 Ｎ２をロウレベルとしてセレクタ２１８に入力する。 例えばＮ１＝４．Ｎ２＝５とすると、ｋ０〜に烏に”９
”Ｉｆｆバイナリ信号で与える。そして１０〜８にはｉ
　ｏ＝Ｏ，ｊ　１＝ｌ、　Ｉ　、ｅ＝Ｑ、　ｌ　、＝ｌ
、ノ、＝Ｏ９１　Ｂ＝１．ｌ　＠＝Ｏ，ｌ　７＝１．１
　ｇ＝Ｏ（４：　／’イレペルでｍ／（ｍ−ｚ）のパル
ス、０：ロウレベルテ（ｍ　＋　１　）　／　ｍのパル
スをセレクタ２１３でＭぶと仮定する。）を与える。こ
れにより１０〜ｊ８の信号がくり返しセレクタ２１３に
与えられ、ｍ／（ｍ＋１）と（ｍ＋１）７ｍの出カバル
スが順次、ＴＭＳＫ信号として得られる。 （２）、　（３）、　（４）式より の範囲の縮少・拡大が可能である。 ＰｏとＰ、はレジスタ７３のＬＤＣＭ信号によって区分
される。ＰｌとＰ、の関係はＴＭ８に信号が互いに逆極
性になっているにすぎない。 上記ＴＭ８に信号によって縮少演算回路２１４とレジス
タ２１４Ａ〜Ｃが縮少処理を実行する。 レジスタ７３で与えられた２ビツトの信号ＬＤＬによっ
て１表３に示すような演算を実行しながら２値データＰ
ＤＡＴＡを削減し、縮少（線密度変換）処理を実行する
。２ビツトの信号ＬＤＬはＡ〜Ｄまで４ケ設定すること
ができ、演算を順次切換えることも可能である。 表　３ 縮少されたデータはシリアル−パラレル変換回路２１９
によって８ビツトの信号に変換されてビデオバス９４に
出力される。 （３）式で表わされる拡大率Ｑ□ｔＱ１はＴＭ８に信号
をシリアル出力回路２６に与えることによって達成でき
る。但し、２値データＰＤＡＴＡを拡大して出力するこ
とはできない。拡大に関しては後述する。 第１３図は副走査線密度変換回路２４及びビデオ−バス
９４まわりの回路ブロックの一例である。 ２４０は副走査線密度演算回路、２４１Ａ−Ｃは、８ビ
ツトのラッチ回路で、これらは副走査線密度変換回路２
４を構成する。９４Ａはビデオリードバス、９４Ｂはビ
デオライトバス、９４１゜９４４．９４５はセレクタ、
９４２．９４：１１はラッチ回路、９４６はバススイッ
チである。 第１３図の回路はレジスタ７３のＶＭＯＤＥＯｌの２ビ
ツトの信号により表４に示すような４つのモードで動作
する。 第１のモードはセレクタ９４４，９４１及びラッチ回路
９４２によってＡ／Ｄ変換回路１６の多値情報、４−８
変換回路１６３の出方をビデオリードバス９４Ａに出方
する。上記多値情報はアドレスカウンタ２２からのアド
レス信号のもとにメモリ３に書き込まれる。 第２のモードでは主走査線密度変換回路２１からの２値
データがセレクタ９４４、ラッチ回路９４２、セレクタ
９４１を通して、ビデオリードバス９４Ａに出方され、
同時にラッチ回路２４１Ｃに現ラインのデータとし

【ラ
ッチされる。ビデオリードバス９４Ａの出力信号はライ
ンメモリ３に記憶される。そして前ライン及び前々ライ
ンのデータをラインメモリ３から読み出し、それぞれラ
ッチ回路２４１Ｂと２４１Ａにラッチする。演算回路２
４０では８側素の２値データを同時に演算する。演算回
路２４０はレジスタ７３の５５Ｍ０ＤＥｏと１によって
表５に示す３つの演算を実行し、その結果をラッチ回路
９４３に出力する。 ラッチ回路９４３のデータはラインメモリ３の前々ライ
ンに記憶される。ラッチ回路２４１Ａにラッチされた前
々ラインのデータはすでに演算回路２４０で演算された
結果で、これはセレクタ９４５、バススイッチ９４ｒｙ
を通してシステムバス９３に出力される。モしてμＣＰ
Ｕ８のデータバス９２′に読み出すことができる。この
第２のモードでは、センサの各画素ごとの感度を補正す
ることはできない。 表　４ 表　５ 第３のモードは、センナの各画素ごとの歪感度を補正し
、かつ主走査線密度変換回路２１を通して、主走査方向
のみ縮少したデータなμＣＰＵ８のデータバス９２に出
力する。主走査線密度変換回路２１からの２値データを
セレクタ９４４、ラッチ回路９４２を通して、セレクタ
９４５に入力する。上記２値データをセレクタ９４５で
選び。 バススイッチ９４６でシステムバス９３に出力ｆる。そ
してμＣＰＵ８のデータバス９２に出力する。 第４のモードは主走査線密度変換回路２１で縮少されな
い２値データをセレクタ９４４、ラッチ回路９４２．セ
レクタ９４１ｖ通して、ビデオリードパス９４Ａ及びラ
ッチ回路２４１Ｃに与える・そして副走査線密度演算さ
れたデータをセレクタ９４５、バススイッチ９４６、パ
スバッファ７２を通して、データバス９２に出力する。 この時、センサの各画素ごとの感度補正は可能である。 以上、第３と第４のモードは本Ｌ８１１０への入力クロ
ック信号ＣＬＫに対し１／４の周波数でセンサを駆動す
る場合にのみ動作可能である。後述するがセンサ駆動に
は上記クロック信号ＣＬＫの１／２と】／４の２通りが
ある。 アドレスカウンタ２２はラインメモリ３とＲＡＭ３１の
アドレス信号を発生する。 第１４図はシリアル出力回路２６の詳細な回路ブロック
の一例である。 ２６１は８ビツトのパラレルインシリアルアウトのシフ
トレジスタ、２６２はカウンタ、２６３゜２６４はセレ
クタである。 まずシリアル出力のモードとしては、センサにて読み取
ったデータを、センサ駆動周波数に同期した２値データ
を８ＤＡＴＡとして出力するモードと、μＣＰＵ８のデ
ータバス９２かものデータ（通常、ファクシミリの場合
は受信信号）ｔｉｅ出力するモードとがある。 上記のモードを区別するのは、レジスタ７３の出力Ｒ／
Ｔの信号である。前者のモードでは２値データＰＤＡＴ
Ａ及びクロック信号ＴＣＬＫが主走査線密度変換回路２
１から入力され、セレクタ２６４及び２６３を通って、
それぞれデータ８ＤＡＴＡ及びクロック信号８ＣＬＫに
なる。この時のデータ８ＤＡＴＡは主走査線密度変換回
路２１にて縮少されたデータを出力することができるが
。 拡大は不可能である。 後者のモードでは、システムバス９３からシフトレジス
タ２６１に書き込まれたデータが、外部からの入力クロ
ック信号ＲＣＬＫＩに同期したクロック信号８ＣＬＫと
共にデータ出力８ＤＡＴＡとなる。セレクタ２６３はク
ロック信号ＲＣＬＫＩを選びカウンタ２６２に出力する
。カウンタ２６２は主走査線密度変換回路２１かものＴ
Ｍ８に信号を受けると動作を停止し、かつシフトレジス
タ２６１へのクロックパルス８ＦＣＬＫも停止ｆる。 この時クロック信号８ＣＬＫの出力は停止しない。 こうすることによって、同一のデータを複数回８ＤＡＴ
Ａ信号として出力することができる。これが拡大データ
である。カウンタ２６２がインクリメントされ、８カウ
ントされると、８ビツトのシフトレジメタ２６１の内容
は全て５ＤＡＴＡ信号として出力されたことになる。そ
こで、μＣＰＵ８に対するデータ要求信号ＤＲＦｉＱを
立てる。 ＤＡＣＫ信号を受けると８ビツトのデータがデータバス
９２からバスバッファ７２を通してシフトレジスタ２６
１にとり込まれ、同時にカウンタ２６２がリセットされ
る。外部からのクロックＲＣＬＫＩによって上記動作を
くり返す。この動作はいわゆるＤＭＡＣ（ダイレクトメ
モリアクセスコントローラ）による。 第１５図は線密度判定回路２５０回路回路ブロック例で
ある。 ２５１Ｂ、２５１Ｃはパラレルインシリアルアウトのシ
フトレジスタ、２５２は変化点検出回路、２５３はダウ
ンパルス発生回路、２５４はカウンタ、２５６は判定数
発生回路、２５７はディジタルコンパレータである。 副走査線密度変換回路２４のラッチ回路２４１Ｂと２４
ＩＣからの８ビツトのパラレルデータはシフトレジスタ
２５１Ｂと２５ＩＣによってシリアルデータに変換され
る。シフトレジスタ２５１Ｃの内容は現ラインデータ、
シフトレジスタ２５１Ｂの内容は前ラインのデータであ
る。この２つのデータ間に存在する白から黒、黒から白
への変化点が検出回路２５２で検出され、その数がカウ
ンタ２５４にて計数される。以上は副走査方向に対する
変化点を検出するもので、レジスタ７３の出力ＶＲＯを
１１１１とした場合はシフトレジスタ２５１Ｃノ前ｋ　
９４　ｙ　チー　ｐ、ＶＲｘ＆”ｘ”にｃ？ＪＪ％合は
シフトレジスタ２５１Ｂの前ラインのデータに白から黒
、あるいは黒から白への変化点が検出されてカウンタ２
５４に出力される。 ＷＮ’入力される。これは、細かい文字等による変化点
の数と大きな文字による変化点の数を区別するためのも
のである。ｌライン全体にわたりダウンクロック信号Ｄ
ＯＷＮがカウンタ２５４に入力した場合、大きな文字が
紙面いっばいに書かれている時の変化点数と小さな文字
が紙面の一部に書かれている時との区別がつかなくなる
。線密度判の 定としては、前ｆ天きな文字は粗い線密楊さな文字は密
な線密度にすることが望ましく・。 レジスタ７３からの信号ＬＢＡＫ０，１．２によってダ
ウンクロック信号］）　ＯＷ　Ｎ　）’！、表６のよう
に発生する。 またレジスタ７３からの信号Ｌ　Ｄ　Ｔ　Ｈｏ〜３によ
って、判定数発生回路２５６から表７のようなバイナリ
信号が発生する。この出力信号とカウンタ２５４の出力
とがコンノ（レータ２５７で比較され、カウンタ２５４
の出力が大きくなった時、信号ＬＤＤ８としてレジスタ
７３に入力される。 μＣＰＵ８はこの信号を読み取ることによって送信すべ
き線密度を決定する。 表　６ 表　７ 第１６図はセンサＩ／Ｆ４の回路ブロックの一例である
。４１．４４はクロック信号ＣＬＫの周期をｌ／２にす
るデバイダ、４２はセレクタ、４３はセンサタイミング
発生回路である。 プロセッサ１０の外部からの入力クロック信号ＣＬＫを
デバイダ４１．４４で１／２に分周する。 レジスタ７３からの信号８ＤＲＶにより、セレクタ４２
はＣＬＫ／２かＣＬＫ／４かどちらかの信号を選択して
、センサタイミング発生回路４３に入力する。この入力
信号ＣＣＫはイメージ信号の周波数に同期する。８ＤＲ
Ｖ信号によって、センサ駆動周波数を高速モードと低速
モードに分ける、高速モードは低速モードの２倍のスピ
ードでセンサを駆動する。 センサタイミング発生回路４３は、センサ用のセンサス
タート信号φア。、クロック信号φ□、センサリセット
信号φ８あるいは本プロセッサ１０内のサンプルホール
ド回路１１に必要なサンプリングパルスφ８．クランプ
パルスφ。を発生する。センサスタート信号φＴＯは外
部トリガ信号ＴＲＩＧと、タイマ５の出力信号８Ｍ５Ｋ
とのどちらか長いパルスに同期して発生する。 １１１１７図はタイマ５の詳細な回路ブロックである。 ５１はカウンタ、５２〜５６．６０はディジタルコンパ
レータ、５７〜５９はセットリセット付フリップフロッ
プである。カウンタ５１は１３ビツトあり、センサＩ／
Ｆ４から出力されるセンサ画素周波数に同期したクロッ
ク信号ＣＣＫをカウントする。このカウンタ５１はセン
サスタート信号φ、０から８に画素までカウントするこ
とができる。 第１８図は第１７図に示すタイマ５の動作を説明するた
めのタイムチャートである。センサスタート信号φ、。 が入力した後のクロック信号ＣＣＫによってカウンタ５
１が動作し、通常以下のような信号を発生する。 まず、センサのダミービット数を意味するレジスタ７３
からの設定値ＤＭＢＯ〜５にカウンタ５１の出力力等し
くなった時、コンパレータ５２からパルスが発生し、フ
リップフロップ５７がセットされる。これが８Ｍ８に信
号の始まりである。 そして、カウンタ５１の出力がレジスタ７３かもの設定
値ＴＩＭＥ７〜１２に等しくなった時、フリップフロッ
プ５７がリセットされて８Ｍ５Ｋ信号は終了する。８Ｍ
８に信号なセンサＩ／Ｆ４に入力して次のセンサスター
ト信号φＴＧ　を発生する。但し、外部トリガ信号ＴＲ
ＩＧはロウレベルとする。 同様にレジスタ７３の設定値ＶＭＳＴＯ〜１１に応じて
ＶＭ８に信号が発生する。ところで、とのＶＭＳＫ信号
を終了させる信号ＴＣは以下のようにして得る。ビデオ
アドレスカウンタ２２の出力とレジスタ７３の設定値Ｖ
ＭＦＩＮＤ２〜ｌｌ’にコンパレータ６０で比較し両者
が等しくなった時にＴＣ信号を発生し、この信号によっ
てフリップフロップ５８１にリセットする。 全く同様に、設定値ＰＡＰＷＬ５〜１２とＰＡＰＷＲ５
〜１２の値に応じて、フリップフロップ５９が駆動され
信号ＰＡＰＷを発生する。 ＰＡＰＷ信号はすでに説明したがピークホールド回路１
２に入力され、ハイレベルの期間のみピークホールド動
作が行われる。 ＶＭＳＫ信号はイメージ信号の有効部分を表わシ、ハイ
レベルの期間の信号のみがシステムバス９３に出力され
る。 ８Ｍ８に信号の立上りはＡ／Ｄ・Ｄ／Ａ変換回路１３に
入力して、初期値を設定するのに用いる。 終了はセンサＩ／Ｆ４に入力して、ＴＲＩＧ信号と比べ
長い方に同期してセンサスタート信号φＴＧを発生する
。 シーケンサ６では各回路ブロックへのタイミング信号を
発生する。シーケンサ６はカウンタ、シフトレジスタ及
びゲート回路等で構成される。 μＣＰＵＩ／Ｆ７のうちコントローラ７１はμＣＰＵ８
のコントロールパス９１から信号を受け、レジスタ７３
へのデータの書き込み、読み出しを行ったり、μＣＰＵ
　８へのインクラブド信号を発生したりすることは一般
的なμＣＰＵ８のインターフェイスと同様である。また
、１フアクシミリなどでは、センサの駆動周期と、実際
に必要なデータとが同期しない場合が多い。例えば紙送
りのためのパルスモータ等への駆動同期とセンサ駆動周
期とが一致しない。そのため、本プロセッサ１０の外部
からデータ要求信号８ＣＡＮを入力すると、次のセンサ
スタート信号に続くイメージ信号なディジタル化し、情
報としてデータバス９２に出力するようなコントロール
回路がコントローラ７１に含まれる。 以上説明してきたよ５なレジスタ７３の内容なまとめた
ものが表８である。 コントローラ７１にはレジスタ７３を選ぶための５ビツ
トのアドレスカウンタがあり、その設定値によって、レ
ジスタ７３に内容を書き込んだり、読み出したりする、 Ｃ８はチップセレクト信号でロウレベルの時、ウレベル
でマドレスレジスタ、ハイレベルでコマンドレジスタを
選択する。 Ｃ８，Ｒ８がロウレベルのときアドレスレジスタが選択
される。この時、コントローラ７１に書き込み指令信号
（、Ｒ／Ｗ）のロウレベルが入力すると、データバス９
２のアドレスデータがアドレスレジスタＡ几Ｏ〜４に書
き込まれる。次に′ｋＬＳをハイレベルにすれば、ＡＲ
Ｏ〜４に書き込まれたアドレスにあるコマンドレジスタ
が選ばれる。 書き込み／読み出し指令信号（Ｒ／Ｗ）によって、上記
コマンドレジスタへの内容の、書き込み／読み出しが可
能になる。 本プロセッサではジェネラルリセット信号（ＲｇｓＥ’
ｒ）を入力した後、書き込み指令信号と書き込みデータ
を同期して入力すれば、コマンドレジスタのアドレスは
Ｉｏｌから１ｌｌＤ″までが順次切りかわり、全てのコ
マンドレジスタにデータを書き込むことができる。 コマンドレジスタの内容について以下に説明する。 ｌｌＯｌｌ番地はモード選択レジスタである。ＡＤＭＯ
，ＡＤＭＩは表２で説明したＡＤＭＯＤＥｏ。 １に相当し、８８Ｍ０．１は表５の８８Ｍ０ＤＩｉｉＯ
，ＩＫ相当、シ、ＶＭＯ，ＩＧ’！表４のＶＤＭＯＤＥ
ｏ、１に相当する。ＬＭＬ］１３８８には、ラインメモ
リ３が接続されてないシステム（ＲＡＭ３１も付けられ
ない）の場合に１ｌＩｌを入力する。この場合、２値化
（ディザ信号も可）された画情報をシステムバス９３．
システムバスバッファ７２からシステムバス９２へ出力
し、またはシリアル出力回路２６からシリアルデータと
して出力する。 この時、主走査方向のデータの縮少が可能である。 Ｒ／Ｔは本プロセッサが読み取りモード（Ｔ）で動作す
るのか受信モード（Ｒ）で動作するのかの指令信号で第
１４［ｇ””；リアル出力回路２６などで使われる。 １ｌＩｌ番地にはワークイネーブルレジスタが格納され
ている。ＭＡＧＥは拡大許可信号で１１１１１で拡大を
実行する。ＲＥＤＥは縮少許可信号で、１１ｍで縮少を
実行する。ＩＮＴＥはμＣＰＵ８へのインタラブド信号
の許可信号で、＠Ｏ１１の時はインタラブド信号な発生
しない。ＤＭＡＥはＤＭＡモードでのデータリクエスト
信号（Ｄ：ａＥＱ）の許可信号である。 ＰＲＣＥは本プロセッサの動作許可信号でＩ１１″にな
ると本プロセッサが動作を開始する。 の ＷＣＯＭｔ’！、ＲＡＭ１５ベクエーデイング波形の書
き込み指令信号で、′ｌｌ″にすると一度だけ書き込み
動作を実行する。 ＶＢ８　Ｔは本文の中で特に説明をしなかったが、次の
ような内容である。本プロセッサではラインメモリ３に
記憶された１ライン分の情報をバーストモードで外部に
転送することが可能である。 これは量高速でデータを転送する場合に用いられ。 ＶＢＳＴを立てると本そ−ドでの動作を実行する。 ＡＡＤＪはセンナ各画素の感度補正の実行を許可するレ
ジスタである。 １１２１′〜−７一番地は第１７図、第１８図で説明し
たタイマに関する設定値である。 ｌ　８　＊、ｌ　９　”ｌ地’）ＶＲＯ＊　１．ＬＢＡ
Ｋｏ。 １、　２、ＬＤＴＨ１〜４は第１５図９表６．表７で説
明した線密度判定に関するものである。また８ＭＤＯ〜
２は表１で説明したセンサＩ／Ｆ４に係り、８ＤＲＶは
センサ駆動周波数の設定用で第１６図で説明したもので
ある。 ”　Ａ　”番地はピークホールド回路１２に関するもの
で第６図で説明したものである。 ＊ＢＩ、ＩＣ＠番１（７）ＤＡＬＯ〜３，５ＬＩＣ１０
〜３．ｊｃＯＮＴはＡ／Ｄ変換回路１６に関係し、ｇｔ
ｔ図で説明したものである。 ＡＬＬＲｏ、１はセンサ各画素ごとの感度補正用のレジ
スタで後で説明する。 Ｗ　Ｄ　１．Ｉ　Ｂ　１．Ｉ　Ｆ　Ｉ番地は線密度変換
に関するもので第１２図で説明したものである。 １１０１〜１１７１番地はディザパターン用のＲＡＭ　
１６５で、任意のパターンを書き込むことができる。 １１　Ｂ　１番地のＬＤＬＡ〜Ｄは第１２図のセレクタ
２１５への入力信号を設定するもので演算動作を決定す
る。 ”１９”、”ＩＡ”番地はＶＭＳＫ信号の終了を示すＴ
Ｃ信号な作るためのレジスタで第１７図に説明したもの
である。 １Ｂ番地はピーク値を読んだり設定したりするためのレ
ジスタで、第６図で説明したものである。 １１０１番地はシエデイング波形の初期値に関するもの
で第８図に説明したものである。 １１　］）　Ｉｔ番地はシェーディング波形記憶用ＲＡ
Ｍ１５の内容をり−ド／ライトするもので、約１．５に
ビットのＲＡＭｌ５の内容を見ることができる。 次にセンサ各画素ごとの感度補正の動作について説明す
る。 表８のワークイネーブルレジスタのＡＡＤＪを立てて動
作を開始した場合、第３図のタイミングチャートにある
ＲＡＭ１５へのシェーディング波形の書き込み動作まで
は全く変化がない。次のイメージ信号の入力と同期して
感度補正を実行する。 ｇｌＥ１９図に感度補正時の波形の一例を示す。イメー
ジ信号のピーク値ＰＥＡＫに対し、第８図のＡ／Ｄ　−
Ｄ　／Ａ変換回路１３にあるオペアンプＯＰ４の出力Ｏ
Ｐ　４−０は、イメージ信号のエンベロープになる。第
１９図に示すような感度ばらつきには追従できない。 ０Ｐ４−０信号がｍｌ１図に示すＡ／Ｄ変換回路１６に
入力されると、レジスタ７３からの信号ＤＡＬＯ〜３に
よってオペアンプＯＰ５の出力０Ｐ５−０は第１９図の
ような波形になる。出力信号０Ｐ４−０とＯＦ　５−０
をγ補正用スイッチ１６７により０Ｐ４−０側の電圧ス
テップが大きくなるよ５にしてコンパレータＣＯＭＰＡ
Ｄ０〜１（本ＬＳＩではｎ　＝　１５）の比較電圧にす
る。出力信号０Ｐ４−０と０Ｐ５−０の間の電圧をｎ等
分するのではなく等比級数に近くなるよう公印ｊする。 出力信号０Ｐ４−０と０Ｐ５−０の範囲にあるイメージ
信号の感度ばらつきがディジタル信号に変換され、バイ
ナリエンコーダ１６２．４−８デコーダ１６３で信号変
換されビデオノくス９４カ）らＲＡＭ３１に記憶される
。 次にＲＡＭ３１かも読み出されたデータ１１、ビデオバ
ス９４を通ってラッチ回路２７に入り、ラッチ回路２７
から第８図のＡ／Ｄ−Ｄ／Ａ変換回路１３にある加算回
路１３１に入力される。この時、几ＡＭ３１からの信号
はバイナリ信号である。 カウンタ１３０の出力からは第１９図の出力信号０Ｐ４
−０に相当するデジタル信号が得られ、これに感度ばら
つきに関するラッチ回路２７からのデジタル信号火加算
回路１３１で加える。こうすることによって出力信号０
Ｐ４−０には第１９図の感度ばらつきを有するイメージ
信号が再生される。この信号をもとにＡ／Ｄ変換回路１
６でイメージ信号をディジタル信号に変換すれば、感度
ばらつきを補正したディジタル信号を得ることカーでき
る。 コンパレータの″Ｃ′１番地にあるＡＬＬＲＯ，１によ
る動作は以下のようである。 第１１図にあるＤＡＬｏ〜３を設定することにより、第
１９図の０Ｐ５−０の出力値を選ぶことができる。即ち
、感度補正可能な範囲を変えることができる。この範囲
を変えるときは、第８図での の加算回路１３１べ入力の値も変えなければ、元のイメ
ージ信号を再生することができない。本プロセッサｌＯ
では、加算回路１３２のラッチ回路２７からの桁を変え
ることによって、上記範囲を３つの状態に変えることが
できる。最も小さな範囲を”ｌＩｌとすると、′２″　
１１４１１倍の範囲を選択できる。 第１９図のＰＥＡＫ値なイメージ信号のピーク値より大
きくする（外部回路により、入力ＰＦ３ＡＫＩに入力す
る。）ことにより、第１９図のエンベロープＯＦ　４−
０より上部にとび出した感度に対する補正も可能である
。 以上のようなプロセッサ（ＬＳＩ）１０によれば、プロ
セッサ内部のレジスタの値な変化させることにより、下
記の様な画像伝送および画像読み取り火容易に実行でき
るという効果がある。 （リ　送信原稿サイズと受信記録サイズが異なる場合の
画像伝送。 （２）送信原稿読み取りピッチ（線密度）と受信記録ピ
ッチが異なる場合の画像伝送。 （３）センサ位置に対して、原稿の送信開始位置が異な
る場合の画像読み取り。 （４）光電変換を行うためのコントロール信号やクロッ
ク波形が異なるセンサを用いる場合の画像読み取り。 （５）　光電変換後のイメージ信号の大きさ、出力フォ
ーマットが異なるセンサを用いる場合の画像読み取り。 （６）１ピット単位での歪補正が必要な場合の画像読み
取り。 このように、従来のファクシミリでは、単一機能もしく
は数種の機能のモード選択で対処してきた複雑な操作を
、プロセッサ内部のレジスタ変更のみで自由に実現可能
となるという効果がある。 また、このプロセッサは、前述のファクシミリ用読み取
り操作のみならず、光学的読み取り機能を有する種々の
装置に適用可能である。以下簡単に本プロセッサを適用
した場合の効果について述べる。 （１）　インテリジェント・コピー機 本プロセッサの線密度変換回路を用いて、任意倍率の拡
大縮少ハードウェアを容易に実現できる・また１本プロ
セッサにより処理されたデータを、マイクロプロセッサ
で管理できるため、図面中に定められた記号やわくを書
いておくことにより。 高度な編集操作を行う装Ｒｋソフトウェアのみの変更で
実現できるというメリットがある。 （２）ＯＣＲ 従来、ＯＣＲは高速なプロセッサを多数個用い認識率の
向上な計っていた。また、ＯＣＲはファクシミリと異な
り、読めなかった文字に対しては２値化レベルを変化さ
せ再試行を行な５機能も有している。これらの高級な読
み取り操作に対しても、本プロセッサを用いることによ
り、２値化レベルの変更はもとより、自動的に線密度の
判定を行い、読みたい部分のみを詳しく読むという操作
も容易に実現できる。 （３）　ハンド−スキャナ 本プロセッサはＬＳＩ化を指向しており、ノ１ンド・ス
キャナのような小型化、軽量化、低消費電力化、低価格
化が望まれる装置に対しては充分にそのニーズに対応で
きるものである。 以上のように、本発明のプロセッサはファクシミ＋３以
外の広汎な応用が可能である。 〔発明の効果〕 本発明によれば、駆動波形や出力波形の異なる種々の光
センサ等の光電変換デバイスによって読み取られたアナ
ログの画像信号を、歪やノイズを除去し、ディジタル変
換し、信号処理を行うプロセッサを実現できるので、機
能やセンサが変更されても内部のレジスタの値を変化さ
せるのみで対応でき、ハードウェアの共通化を計ること
ができ、Ｌ’ｌｊ３ｇＭ）ＬＭｆｆｋ６）−に−ｆｈＨ
イＩ＆’Ｔａｔｌｓｌｆヒｆｉｒｅμｍ小型化等の特徴
を充分発揮することができろとい５効来がある。

【図面の簡単な説明】

第１図はプロセッサの概略ブロック図、第２図はプロセ
ッサの詳細なブロック図、第３図はタイの ミングチャート、第４図はサンプルホールド１個路分チ
◆呼−図、第５図（１）、　（２）はタイミングチャー
）、　第６図はピークホールド部のブロック図、第７図
はタイミングチャート、第８図はＡ／Ｄ−Ｄ／Ａ変換部
のブロック図、第９図はタイミングチャート、第１０図
は変復調部のブロック図、第１１図はＡ／Ｄ変換部のブ
ロック図、２１２図。 第１３図は線密度変換部のブロック図、ｉ１４図は出力
部のブロック図、第１５図は線密度判定部のブロック図
、第１６図はセンサＩ／Ｐのブロック図、第１７図はタ
イマ部のブロック図、第１８図はタイミングチャー）、
ＦｌＱ図は入出力波形図である。 ｌ・・・・・・アナログ信号処理部、２・・・・・・デ
ィジタル信号処理部、４・・・・・・センサＩ／Ｆ部、
５・・・・・・タイマ部、６・・・・・・シーケンｌｆ
Ｂ、　７・・・・・・μＣＰＵＩ／Ｆ部、１０・・・・
・・信号処理プロセッサＳＬＩ、７１・・・・・・コン
トローラ、７３・・・・・・レジスタ。 ｎ、＼Ｊ−Ｑ−Ｊとに １トーヘくべ ＪＩＪ　・Ｐ−゛ 姪　し　９　Ｎ さ＼　八 琥　電　１ 襞　止 よ　諭　へ 、八　Ｋｋ １八 拠　゛　。 ］ 掲 ｌ ！　− 利 第＋２ｉ１ 第１３ｉ１

Claims (1)

【特許請求の範囲】
1. １、光電変換読み取りセンサなどから出力されるアナロ
   グ信号を入力し、このアナログ信号をディジタル信号に
   変換処理する画像信号処理プロセッサにおいて、入力さ
   れるアナログ信号に含まれる歪補正とこのアナログ信号
   をディジタル信号に変換する信号処理機能をもつアナロ
   グ信号処理部と、このアナログ信号処理部から出力され
   るディジタル信号を入力してこの信号から光電変換画像
   の粗密ン判定すると共にこのディジタル信号の指定され
   た線密度への変換処理を実施するディジタル信号処理部
   と、光電変換読み取りセンサへの駆動信号を発生するセ
   ンサ駆動部と、これらの各部を制御するタイマ及びシー
   ケンサと、これらと外部処理装置を接続するインターフ
   ェースをその内部に備え、このインターフェースは前記
   アナログ信号処理部とディジタル信号処理部とセンサ駆
   動部とタイマとシーケンサの動作モードまたは機能な制
   御するレジスタと、このレジスタに外部処理装置から制
   御内容を設定し、この制御内容を読み出して前記各部を
   制御するコントローラとを備えたことを特徴とする画像
   信号処理プロセッサ。