JPS6217774B2 - - Google Patents
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- JPS6217774B2 JPS6217774B2 JP54151151A JP15115179A JPS6217774B2 JP S6217774 B2 JPS6217774 B2 JP S6217774B2 JP 54151151 A JP54151151 A JP 54151151A JP 15115179 A JP15115179 A JP 15115179A JP S6217774 B2 JPS6217774 B2 JP S6217774B2
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- 230000006870 function Effects 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、情報処理装置におけるＮ個の互いに
独立なプロセツサが同一の資源を共有し、その使
用を非同期的に要求する場合に、最も速く到着し
た要求信号を選択する機能を持ち、かつ回路内部
の故障を自己検査することのできる競合処理回路
に関する。
独立なプロセツサが同一の資源を共有し、その使
用を非同期的に要求する場合に、最も速く到着し
た要求信号を選択する機能を持ち、かつ回路内部
の故障を自己検査することのできる競合処理回路
に関する。
互いに独立に動作する複数個のプロセツサがメ
モリ、演算ユニツト、データバス等の資源を共有
する資源共有システムでは、同時に２個以上のプ
ロセツサから同一資源の使用を要求する信号が発
生して競合を起こすことがある。従つて、そのよ
うな場合に障害を生じることなく各プロセツサに
対して資源の使用権を適切に割当てることのでき
るハードウエアを簡単に実現することがシステム
の効率向上、信頼性向上のために重要である。
モリ、演算ユニツト、データバス等の資源を共有
する資源共有システムでは、同時に２個以上のプ
ロセツサから同一資源の使用を要求する信号が発
生して競合を起こすことがある。従つて、そのよ
うな場合に障害を生じることなく各プロセツサに
対して資源の使用権を適切に割当てることのでき
るハードウエアを簡単に実現することがシステム
の効率向上、信頼性向上のために重要である。
ところで、各プロセツサの間に特定の優先順位
を設定せずに全く同等に扱う場合には、早い者順
の原則、すなわち、要求信号の発生の早いプロセ
ツサから順に資源の使用を許可するという原則に
従つて競合が制御される。このようなシステムの
１つの例としては、マルチプロセツサシステムに
おける共有メモリ方式がある。
を設定せずに全く同等に扱う場合には、早い者順
の原則、すなわち、要求信号の発生の早いプロセ
ツサから順に資源の使用を許可するという原則に
従つて競合が制御される。このようなシステムの
１つの例としては、マルチプロセツサシステムに
おける共有メモリ方式がある。
その他にも、計算機システム、交換システム等
において並列処理に起因する競合の制御を必要と
する局面は枚挙にいとまがない。
において並列処理に起因する競合の制御を必要と
する局面は枚挙にいとまがない。
このような競合を制御できるハードウエア実現
技術として従来から知られているものは、昭和49
年４月に電子通信学会論文誌Ｄ，Vol.57−Ｄ，No.
４，PP242−244に掲載された論文「非同期式ア
ービタの一構成法」に発表されている。
技術として従来から知られているものは、昭和49
年４月に電子通信学会論文誌Ｄ，Vol.57−Ｄ，No.
４，PP242−244に掲載された論文「非同期式ア
ービタの一構成法」に発表されている。
しかしながら、上記の従来技術では、競合を制
御する回路自身の内部に故障が生じた場合には、
所期の制御機能を果すことができず、場合によつ
ては、同時に二つ以上の要求信号を選ぶという致
命的な誤りを起こすこともある。
御する回路自身の内部に故障が生じた場合には、
所期の制御機能を果すことができず、場合によつ
ては、同時に二つ以上の要求信号を選ぶという致
命的な誤りを起こすこともある。
本発明の目的は、上記従来技術の欠点を克服す
るため、Ｎ個の互いに独立なプロセツサからの要
求信号を“早い者順”に選択する機能を果しつ
つ、回路内部に生じる故障を自分自身で検査する
ことのできる簡単な回路を提供することにある。
るため、Ｎ個の互いに独立なプロセツサからの要
求信号を“早い者順”に選択する機能を果しつ
つ、回路内部に生じる故障を自分自身で検査する
ことのできる簡単な回路を提供することにある。
本発明によればすべての入力が２値信号の第１
の値をとる時のみ出力が第２の値をとる論理機能
を有する2N個の（2N−１）入力１出力論理回路
と、前記論理回路とそれぞれ１対１に対応する
2N本の外部入力端子及び2N本の外部出力端子と
から成るものにして、2N個の前記論理回路は２
個ずつの組に分けられ、2N個の前記論理回路の
出力は、それぞれ、当該論理回路の属する組以外
の組に属するすべての前記論理回路への入力線へ
供給されると共に対応する前記外部入力端子に接
続され、2N本の前記外部入力端子は、それぞれ
対応する前記論理回路への一つの入力線に接続さ
れることによつて、競合するＮ組の入力信号の内
で最も早く到着した信号を選択する機能と内部の
故障を自己検査する機能とを有する競合処理回路
が得られる。
の値をとる時のみ出力が第２の値をとる論理機能
を有する2N個の（2N−１）入力１出力論理回路
と、前記論理回路とそれぞれ１対１に対応する
2N本の外部入力端子及び2N本の外部出力端子と
から成るものにして、2N個の前記論理回路は２
個ずつの組に分けられ、2N個の前記論理回路の
出力は、それぞれ、当該論理回路の属する組以外
の組に属するすべての前記論理回路への入力線へ
供給されると共に対応する前記外部入力端子に接
続され、2N本の前記外部入力端子は、それぞれ
対応する前記論理回路への一つの入力線に接続さ
れることによつて、競合するＮ組の入力信号の内
で最も早く到着した信号を選択する機能と内部の
故障を自己検査する機能とを有する競合処理回路
が得られる。
次に本発明の一実施例について、図面を参照し
て詳細に説明する。
て詳細に説明する。
図は、本発明の一実施例において、特にＮ＝２
の場合の構成を示す。
の場合の構成を示す。
図において、１１，１２，１３，１４はNAND
論理回路である。NAND論理回路の論理機能は次
のごとくである。すなわち、すべての入力信号が
論理値“１”である時のみ出力信号は論理値
“０”となり、それ以外の場合、つまり少なくと
も一つの入力信号が論理値“０”の時には出力信
号は論理値“１”になる。
論理回路である。NAND論理回路の論理機能は次
のごとくである。すなわち、すべての入力信号が
論理値“１”である時のみ出力信号は論理値
“０”となり、それ以外の場合、つまり少なくと
も一つの入力信号が論理値“０”の時には出力信
号は論理値“１”になる。
１０１，１０２，１０３，１０４は、それぞれ
図示されていない外部入力端子に接続された外部
入力線である。
図示されていない外部入力端子に接続された外部
入力線である。
NAND論理回路１１と１２で一つの組を構成
し、外部入力１０１と１０２の組と対応してい
る。NAND論理回路１３と１４でもう一つの組を
構成し、外部入力１０３と１０４の組と対応して
いる。
し、外部入力１０１と１０２の組と対応してい
る。NAND論理回路１３と１４でもう一つの組を
構成し、外部入力１０３と１０４の組と対応して
いる。
２１，２２，２３，２４は通常のNAND論理回
路（又はインバータ）であるが、本発明を構成す
るものではなく、後で説明するように、本発明を
より効果的に実施するためのものである。
路（又はインバータ）であるが、本発明を構成す
るものではなく、後で説明するように、本発明を
より効果的に実施するためのものである。
NAND論理回路１１の出力線２０１は、NAND
論理回路１３及び１４への入力線へ接続されると
共に、インバータ２１の出力線３０１を介して図
示されていない外部出力端子に接続されている。
論理回路１３及び１４への入力線へ接続されると
共に、インバータ２１の出力線３０１を介して図
示されていない外部出力端子に接続されている。
NAND論理回路１２の出力線２０２は、NAND
論理回路１３及び１４への入力線へ接続されると
共に、インバータ２２の出力線３０２を介して図
示されていない外部出力端子に接続されている。
論理回路１３及び１４への入力線へ接続されると
共に、インバータ２２の出力線３０２を介して図
示されていない外部出力端子に接続されている。
NAND論理回路１３の出力線２０３は、NAND
論理回路１１及び１２への入力線へ接続されると
共に、インバータ２３の出力線３０３を介して図
示されていない外部出力端子に接続されている。
論理回路１１及び１２への入力線へ接続されると
共に、インバータ２３の出力線３０３を介して図
示されていない外部出力端子に接続されている。
NAND論理回路１４の出力線２０４はNAND論
理回路１１及び１２への入力線へ接続されると共
に、インバータ２４の出力線３０４を介して図示
されていない外部入力端子に接続されている。
理回路１１及び１２への入力線へ接続されると共
に、インバータ２４の出力線３０４を介して図示
されていない外部入力端子に接続されている。
図に示されている例はＮ＝２の場合の実施例で
あるが、一般のＮの場合には、上記の接続関係は
次の規則に従つている。すなわち、2N個の
NAND論理回路は２個ずつの組に分けられ、各
NAND論理回路の出力は、自分が属する組以外の
組に属するすべてのNAND論理回路への入力にな
ると共に対応する外部出力端子への出力信号とな
る。
あるが、一般のＮの場合には、上記の接続関係は
次の規則に従つている。すなわち、2N個の
NAND論理回路は２個ずつの組に分けられ、各
NAND論理回路の出力は、自分が属する組以外の
組に属するすべてのNAND論理回路への入力にな
ると共に対応する外部出力端子への出力信号とな
る。
各NAND論理回路への入力としては、上述の規
則に従つて他の組に属するすべてのNAND論理回
路の出力、すなわち（2N−２）本の出力が供給
されると共に、当該NAND論理回路に対応する外
部入力端子から１本の入力線が供線される。従つ
て各NAND論理回路への入力線の本数は、それぞ
れ、合計（2N−１）本となる。
則に従つて他の組に属するすべてのNAND論理回
路の出力、すなわち（2N−２）本の出力が供給
されると共に、当該NAND論理回路に対応する外
部入力端子から１本の入力線が供線される。従つ
て各NAND論理回路への入力線の本数は、それぞ
れ、合計（2N−１）本となる。
従つて、図に示されている実施例においては、
Ｎ＝２であるから、４本の外部入力端子及び外部
出力端子と、それぞれに対応する４個のNAND論
理回路によつて本発明の回路が構成されている。
そして、NAND回路１１，１２，１３，１４への
入力として、それぞれ、対応する外部入力線１０
１，１０２，１０３，１０４が供給されている。
Ｎ＝２であるから、４本の外部入力端子及び外部
出力端子と、それぞれに対応する４個のNAND論
理回路によつて本発明の回路が構成されている。
そして、NAND回路１１，１２，１３，１４への
入力として、それぞれ、対応する外部入力線１０
１，１０２，１０３，１０４が供給されている。
次に図に示された回路の内部に故障のない場合
すなわち正常な場合の動作を説明する。
すなわち正常な場合の動作を説明する。
一対の外部入力線１０１，１０２が一つのプロ
セツサ１の要求信号に対応し、他の一対の外部入
力線１０３，１０４がプロセツサ１とは独立な他
のプロセツサ２の要求信号に対応している。
セツサ１の要求信号に対応し、他の一対の外部入
力線１０３，１０４がプロセツサ１とは独立な他
のプロセツサ２の要求信号に対応している。
通常、プロセツサからの要求がない時には、外
部入力線の対１０１，１０２及び対１０３，１０
４の信号値はそれぞれ（０，０）となつている。
プロセツサ１から要求が発生すると外部入力線の
対１０１，１０２が信号値（１，１）をとる。同
様に、プロセツサ２から要求が発生すると外部入
力線の対１０３，１０４が信号値（１，１）をと
る。図に示される回路及び図示されていない外部
入力端子に故障がない限り、各外部入力線対の信
号値が（１，０）または（０，１）をとることは
ない。
部入力線の対１０１，１０２及び対１０３，１０
４の信号値はそれぞれ（０，０）となつている。
プロセツサ１から要求が発生すると外部入力線の
対１０１，１０２が信号値（１，１）をとる。同
様に、プロセツサ２から要求が発生すると外部入
力線の対１０３，１０４が信号値（１，１）をと
る。図に示される回路及び図示されていない外部
入力端子に故障がない限り、各外部入力線対の信
号値が（１，０）または（０，１）をとることは
ない。
さて、どのプロセツサからも要求がない場合、
外部入力線１０１，１０２，１０３，１０４の値
は“０”である。この時、４個のNAND論理回路
の出力線２０１，２０２，２０３，２０４の値は
すべて“１”である。従つて外部出力線３０１，
３０２，３０３，３０４の値はすべて“０”であ
る。この出力状態は、どのプロセツサからも要求
がないことを意味している。
外部入力線１０１，１０２，１０３，１０４の値
は“０”である。この時、４個のNAND論理回路
の出力線２０１，２０２，２０３，２０４の値は
すべて“１”である。従つて外部出力線３０１，
３０２，３０３，３０４の値はすべて“０”であ
る。この出力状態は、どのプロセツサからも要求
がないことを意味している。
次に、プロセツサ１が要求を出すと、外部入力
線対１０１，１０２の値が（１，１）となるた
め、NAND論理回路１１と１２の出力線２０１と
２０２の値が共に“０”となり、その結果、外部
出力線３０１と３０２の値が共に“１”となる。
この出力状態はプロセツサ１の要求が認められた
ことを意味し、これによつてプロセツサ１は資源
を占有して使用することができる。この状態でプ
ロセツサ２が要求を出すと、外部入力線対１０
３，１０４の値が（１，１）となるが、NAND論
理回路１３及び１４への入力としてNAND論理回
路１１及び１２の出力値“０”が供給されている
ため、NAND論理回路１３，１４は共に反転でき
ず、外部出力線３０３及び３０４の値も“０”の
ままである。つまり、外部出力線３０１，３０
２，３０３，３０４の値が（１，１，０，０）で
あることはプロセツサ１の要求がすでに認められ
てしまつていることを意味し、この状態ではプロ
セツサ２の要求は認められない。逆に、プロセツ
サ２の要求がより早く発生し、それが認められて
しまつた場合には、上と同じ理由によりプロセツ
サ１の要求は認められない。この時の外部出力は
（０，０，１，１）となる。
線対１０１，１０２の値が（１，１）となるた
め、NAND論理回路１１と１２の出力線２０１と
２０２の値が共に“０”となり、その結果、外部
出力線３０１と３０２の値が共に“１”となる。
この出力状態はプロセツサ１の要求が認められた
ことを意味し、これによつてプロセツサ１は資源
を占有して使用することができる。この状態でプ
ロセツサ２が要求を出すと、外部入力線対１０
３，１０４の値が（１，１）となるが、NAND論
理回路１３及び１４への入力としてNAND論理回
路１１及び１２の出力値“０”が供給されている
ため、NAND論理回路１３，１４は共に反転でき
ず、外部出力線３０３及び３０４の値も“０”の
ままである。つまり、外部出力線３０１，３０
２，３０３，３０４の値が（１，１，０，０）で
あることはプロセツサ１の要求がすでに認められ
てしまつていることを意味し、この状態ではプロ
セツサ２の要求は認められない。逆に、プロセツ
サ２の要求がより早く発生し、それが認められて
しまつた場合には、上と同じ理由によりプロセツ
サ１の要求は認められない。この時の外部出力は
（０，０，１，１）となる。
ところで、プロセツサ１とプロセツサ２がほと
んど同時に要求を出した場合には、外部入力線１
０１，１０２，１０３，１０４の値がほとんど同
時にすべて“１”になる。
んど同時に要求を出した場合には、外部入力線１
０１，１０２，１０３，１０４の値がほとんど同
時にすべて“１”になる。
その結果、４個のNAND論理回路１１，１２，
１３，１４は、すべて反転する条件が満足される
ため、一斉に１→０変化を行なおうとするが、例
えばNAND論理回路１１が最も速く１→０変化を
完了すると、NAND論理回路１３と１４は入力に
“０”が供給されるため、もはや反転することは
できなくなり、出力線２０３及び２０４の値は
“１”のままとなる。
１３，１４は、すべて反転する条件が満足される
ため、一斉に１→０変化を行なおうとするが、例
えばNAND論理回路１１が最も速く１→０変化を
完了すると、NAND論理回路１３と１４は入力に
“０”が供給されるため、もはや反転することは
できなくなり、出力線２０３及び２０４の値は
“１”のままとなる。
一方、NAND論理回路１２は１→０変化を行な
うため、結局、外部出力線３０１，３０２，３０
３，３０４の値は（１，１，０，０）となり、プ
ロセツサ１の要求が認められることになる。逆に
NAND論理回路１３又は１４の１→０変化が一瞬
早く行なわれると、NAND論理回路１１及び１２
はもはや１→０変化を行ない得ず、外部出力線３
０１，３０２，３０３，３０４の値は（０，０，
１，１）となつてプロセツサ２の要求が認められ
ることになる。
うため、結局、外部出力線３０１，３０２，３０
３，３０４の値は（１，１，０，０）となり、プ
ロセツサ１の要求が認められることになる。逆に
NAND論理回路１３又は１４の１→０変化が一瞬
早く行なわれると、NAND論理回路１１及び１２
はもはや１→０変化を行ない得ず、外部出力線３
０１，３０２，３０３，３０４の値は（０，０，
１，１）となつてプロセツサ２の要求が認められ
ることになる。
以上の説明から分るように図に示された回路は
正常な時には、プロセツサ１とプロセツサ２の要
求信号の競合を処理し、より早く要求の発生した
方を選択して資源の占有使用権を与える機能を有
する。
正常な時には、プロセツサ１とプロセツサ２の要
求信号の競合を処理し、より早く要求の発生した
方を選択して資源の占有使用権を与える機能を有
する。
次に、図に示される回路の一部に故障が生じた
場合の動作を説明する。
場合の動作を説明する。
例えば、NAND論理回路１１が故障し、その出
力線２０１の値が“１”に固定してしまつた場合
を考える。
力線２０１の値が“１”に固定してしまつた場合
を考える。
この場合、外部出力線３０１の値は“０”に固
定してしまう。従つて、プロセツサ１からの要求
があると、外部入力線１０１と１０２が共に
“１”になり、NAND論理回路１２が反転する結
果、外部出力線３０２の値は“１”となるが、そ
れ以外の外部出力線の値はすべて“０”となる。
すなわち、外部出力線３０１，３０２，３０３，
３０４の値は（０，１，０，０）のままそれ以後
の変化は何も起らない。この値は回路が正常な場
合には決して生じないものであるから、この出力
値を観測するとただちに回路内部に故障が生じた
ことを知ることができる。
定してしまう。従つて、プロセツサ１からの要求
があると、外部入力線１０１と１０２が共に
“１”になり、NAND論理回路１２が反転する結
果、外部出力線３０２の値は“１”となるが、そ
れ以外の外部出力線の値はすべて“０”となる。
すなわち、外部出力線３０１，３０２，３０３，
３０４の値は（０，１，０，０）のままそれ以後
の変化は何も起らない。この値は回路が正常な場
合には決して生じないものであるから、この出力
値を観測するとただちに回路内部に故障が生じた
ことを知ることができる。
また、NAND論理回路１１が故障し、その出力
線２０１の値が“０”に固定してしまつた場合に
は、外部出力線３０１の値は“１”に固定してし
まう。従つて、プロセツサ１からの要求がない場
合、外部入力線１０１及び１０２の値は“０”で
あるからNAND論理回路１２は反転せず、外部出
力線３０１，３０２，３０３，３０４の値は
（１，０，０，０）となる。この値も回路が正常
な場合には決して生じない値であるからこの値を
観測することによつて内部に故障が生じたことを
知ることができる。
線２０１の値が“０”に固定してしまつた場合に
は、外部出力線３０１の値は“１”に固定してし
まう。従つて、プロセツサ１からの要求がない場
合、外部入力線１０１及び１０２の値は“０”で
あるからNAND論理回路１２は反転せず、外部出
力線３０１，３０２，３０３，３０４の値は
（１，０，０，０）となる。この値も回路が正常
な場合には決して生じない値であるからこの値を
観測することによつて内部に故障が生じたことを
知ることができる。
以下、同様に、NAND論理回路１２，１３，１
４又はそれらの入出力線、あるいはインバータ２
１，２２，２３，２４又はその入出力線のどこか
一ケ所の値が“０”又は“１”に固定してしまう
故障が生じると、外部出力線３０１，３０２，３
０３，３０４の値は（１，０，０，０）、（０，
１，０，０）、（０，０，１，０）、（０，０，０，
１）のいずれかが観測される。これらの値は正常
な時には決して生じないものであるから故障が発
生したと判定とすることができる。すなわち、出
力入力線の組３０１，３０２と３０３，３０４の
値は、正常時には（０，０）又は（１，１）であ
り、故障時には（１，０）又は（０，１）が生じ
るため、それによつて自己検査できるわけであ
る。但し、正常時でも（０，０）→（１，１）変
化又は（１，１）→（０，０）変化の途中で素子
の遅延のために過渡的に（１，０）又は（０，
１）の値が生じ得るので、素子の遅延時間に比べ
て十分大きな時間継続して出力を観測し、その間
ずつと（１，０）又は（０，１）の値が保たれた
場合に故障と判定される。なお、当然のことなが
ら、正常時、故障時を通じて外部出力線３０１，
３０２，３０３，３０４の値が（１，１，１，
１）となることは決してない。なぜなら４個の
NAND論理回路１１，１２，１３，１４が互いに
その出力を他の組の入力へ供給して相互抑止の機
能を果しているためである。このため、競合処理
回路にとつて致命的な誤動作、すなわち、２個以
上の要求に対して同時に承認を与えることは決し
てない。
４又はそれらの入出力線、あるいはインバータ２
１，２２，２３，２４又はその入出力線のどこか
一ケ所の値が“０”又は“１”に固定してしまう
故障が生じると、外部出力線３０１，３０２，３
０３，３０４の値は（１，０，０，０）、（０，
１，０，０）、（０，０，１，０）、（０，０，０，
１）のいずれかが観測される。これらの値は正常
な時には決して生じないものであるから故障が発
生したと判定とすることができる。すなわち、出
力入力線の組３０１，３０２と３０３，３０４の
値は、正常時には（０，０）又は（１，１）であ
り、故障時には（１，０）又は（０，１）が生じ
るため、それによつて自己検査できるわけであ
る。但し、正常時でも（０，０）→（１，１）変
化又は（１，１）→（０，０）変化の途中で素子
の遅延のために過渡的に（１，０）又は（０，
１）の値が生じ得るので、素子の遅延時間に比べ
て十分大きな時間継続して出力を観測し、その間
ずつと（１，０）又は（０，１）の値が保たれた
場合に故障と判定される。なお、当然のことなが
ら、正常時、故障時を通じて外部出力線３０１，
３０２，３０３，３０４の値が（１，１，１，
１）となることは決してない。なぜなら４個の
NAND論理回路１１，１２，１３，１４が互いに
その出力を他の組の入力へ供給して相互抑止の機
能を果しているためである。このため、競合処理
回路にとつて致命的な誤動作、すなわち、２個以
上の要求に対して同時に承認を与えることは決し
てない。
ところで、図に示された回路が正常な場合、プ
ロセツサ１と２の要求が同時に起こり、外部入力
線１０１，１０２，１０３，１０４がほとんど同
時に０→１変化を生じるとNAND論理回路１１，
１２，１３，１４は一斉に１→０変化を起こそう
とする。この時例えばNAND論理回路１１が前に
述べたように先に１→０変化を行なうと、NAND
論理回路１３はもはや１→０変化を達成できない
が、瞬間的に、１→０→１と変化する“ヒゲ状”
のパルスを発生することがある。このヒゲ状パル
スはコンデンサ等の容量性遅延素子をそう入する
ことによつて容易に吸収することができる。図の
インバータ２１，２２，２３，２４はそのために
設けられているものであり、通常のNAND素子の
ごとく容量性遅延の特性を持つ素子である。
NAND論理回路１１，１２，１３，１４自身も通
常は容量性遅延を持つており、このため前記ヒゲ
状パルスは生じない場合もある。この場合には図
のインバータ２１，２２，２３，２４のごときも
のは必要ない。
ロセツサ１と２の要求が同時に起こり、外部入力
線１０１，１０２，１０３，１０４がほとんど同
時に０→１変化を生じるとNAND論理回路１１，
１２，１３，１４は一斉に１→０変化を起こそう
とする。この時例えばNAND論理回路１１が前に
述べたように先に１→０変化を行なうと、NAND
論理回路１３はもはや１→０変化を達成できない
が、瞬間的に、１→０→１と変化する“ヒゲ状”
のパルスを発生することがある。このヒゲ状パル
スはコンデンサ等の容量性遅延素子をそう入する
ことによつて容易に吸収することができる。図の
インバータ２１，２２，２３，２４はそのために
設けられているものであり、通常のNAND素子の
ごとく容量性遅延の特性を持つ素子である。
NAND論理回路１１，１２，１３，１４自身も通
常は容量性遅延を持つており、このため前記ヒゲ
状パルスは生じない場合もある。この場合には図
のインバータ２１，２２，２３，２４のごときも
のは必要ない。
以上、Ｎ＝２の場合について本発明の実施例の
動作を説明してきたが、一般にＮ個のプロセツサ
に対する競合処理の場合も同様である。
動作を説明してきたが、一般にＮ個のプロセツサ
に対する競合処理の場合も同様である。
また、これまでNAND論理回路を用いる場合を
例としてきたが、NOR論理回路を用いても全く
同じであり、さらに、ORとNOTを組合せた回
路、又はANDとNOTを組合せた回路を用いても
全く同様に本発明の実施例を構成できる。
例としてきたが、NOR論理回路を用いても全く
同じであり、さらに、ORとNOTを組合せた回
路、又はANDとNOTを組合せた回路を用いても
全く同様に本発明の実施例を構成できる。
以上を要するに、本発明の基本は、2N個の
NAND（又はNOR）論理回路を２個ずつの組に
分け、各NAND論理回路の出力を、自分自身の属
する組以外のすべてのNAND論理素子へ供給し、
かつ入出力信号を二線式とすることにより、Ｎ個
のプロセツサからの要求信号の競合を処理すると
同時に、内部の故障を自己検査することのできる
簡単な回路を実現することである。
NAND（又はNOR）論理回路を２個ずつの組に
分け、各NAND論理回路の出力を、自分自身の属
する組以外のすべてのNAND論理素子へ供給し、
かつ入出力信号を二線式とすることにより、Ｎ個
のプロセツサからの要求信号の競合を処理すると
同時に、内部の故障を自己検査することのできる
簡単な回路を実現することである。
図は本発明の競合処理回路の一実施例の構成を
示すブロツク図である。図において、１１，１
２，１３，１４はNAND論理回路、２１，２２，
２３，２４はインバータを、それぞれ示す。
示すブロツク図である。図において、１１，１
２，１３，１４はNAND論理回路、２１，２２，
２３，２４はインバータを、それぞれ示す。
Claims (1)
- １ すべての入力が２値信号の第１の値をとる時
のみ出力が第２の値をとる論理機能を有する2N
個の（2N−１）入力１出力論理回路と、前記論
理回路とそれぞれ１対１に対応する2N本の外部
入力端子及び2N本の外部出力端子とから成るも
のにして、2N個の前記論理回路は２個ずつの組
に分けられ、2N個の前記論理回路の出力は、そ
れぞれ、当該論理回路の属する組以外の組に属す
るすべての前記論理回路への入力線へ供給される
と共に対応する前記外部入力端子に接続され、
2N本の前記外部入力端子はそれぞれ対応する前
記論理回路への一つの入力線に接続されることに
よつて、競合するＮ組の入力信号の内で最も早く
到着した信号を選択する機能と内部の故障を自己
検査する機能とを有することを特徴とする競合処
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15115179A JPS5674753A (en) | 1979-11-21 | 1979-11-21 | Concurrence processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15115179A JPS5674753A (en) | 1979-11-21 | 1979-11-21 | Concurrence processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5674753A JPS5674753A (en) | 1981-06-20 |
| JPS6217774B2 true JPS6217774B2 (ja) | 1987-04-20 |
Family
ID=15512468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15115179A Granted JPS5674753A (en) | 1979-11-21 | 1979-11-21 | Concurrence processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5674753A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3233542A1 (de) * | 1982-09-10 | 1984-03-15 | Philips Kommunikations Industrie AG, 8500 Nürnberg | Verfahren und schaltungsanordnung zur abgabe von unterbrechungs-anforderungssignalen |
-
1979
- 1979-11-21 JP JP15115179A patent/JPS5674753A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5674753A (en) | 1981-06-20 |
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