JPH073967B2 - 交換方式 - Google Patents

交換方式

Info

Publication number
JPH073967B2
JPH073967B2 JP61229527A JP22952786A JPH073967B2 JP H073967 B2 JPH073967 B2 JP H073967B2 JP 61229527 A JP61229527 A JP 61229527A JP 22952786 A JP22952786 A JP 22952786A JP H073967 B2 JPH073967 B2 JP H073967B2
Authority
JP
Japan
Prior art keywords
input
output
unit
frame synchronization
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61229527A
Other languages
English (en)
Other versions
JPS6386635A (ja
Inventor
慎一郎 早野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61229527A priority Critical patent/JPH073967B2/ja
Priority to CA000547971A priority patent/CA1297568C/en
Priority to US07/101,952 priority patent/US4835770A/en
Publication of JPS6386635A publication Critical patent/JPS6386635A/ja
Publication of JPH073967B2 publication Critical patent/JPH073967B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Time-Division Multiplex Systems (AREA)
  • Small-Scale Networks (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速信号の交換方式に関する。
〔従来の技術〕
第６図に従来技術による多重分離方式を用いた時分割多
重伝送装置のブロック図を示す。従来技術による時分割
多重伝送装置は、同期パターン発生部601と、入力が同
期パターン発生部601の出力と、入力端子611,612,613,6
14に接続され、出力が伝送路６に接続されたマルチプレ
クサ602と、入力が伝送路６に接続され、出力が出力端
子620,621,622,623,624に接続されたデマルチプレクサ6
03と、出力がマルチプレクサ602の制御端子に接続され
たカウンタ604と、入力が伝送路６に接続されたフレー
ム同期部606と、リセット入力がフレーム同期部606の出
力に接続され、出力がデマルチプレクサ603の制御端子
に接続されたカウンタ605からなる。
第６図に示した同期パターン発生部601は、フレーム同
期パターンＳを発生する。また入力端子611,612,613,61
4には、図示していないデータ端末よりそれぞれデータD
1,D2,D3,D4が入力される。マルチプレクサ602はカウン
タ604の出力により、伝送路６上のタイムスロット60に
はフレーム同期パターンＳ、タイムスロット61にはデー
タD1、タイムスロット62にはデータD2、タイムスロット
63にはデータD3、タイムスロット64にはデータD4をそれ
ぞれ時分割多重する。
一方、フレーム同期部606は伝送路６上のフレーム同期
パターンＳを検出し、タイムスロット60にてカウンタ60
5をリセットする。
これによりデマルチプレクサ603は、カウンタ605の出力
により伝送路６上の情報を順に出力端子620,621,622,62
3,624に振り分けて行く。
以上のようにして入力端子611,612,613,614に入力され
たデータは、伝送路６上に時分割多重されて伝送され、
出力端子621,622,623,624に出力される。
第６図に示した多重伝送装置においては、現在、高速で
動作するLSIに集積化できるゲート数が少なく、入力信
号を高速化し、多重度を高くしようとしてもマルチプレ
クサ602,デマルチプレクサ603をLSI化するのが困難であ
った。
また従来技術による交換方式を用いたLANとしては、日
経エレクトロニクス1983年12月５日号173ページに記載
のものが知られている。
第７図は従来技術による交換方式を用いたLANの構成を
示すブロック図である。
従来技術による交換方式を用いたLANは、伝送路７によ
ってループ状に接続されたアドレス発生部70と、ノード
71,72,73,74からなる。さらに、ノード71は伝送路７に
よって従続接続された受信部710と送信部711からなり、
ノード72は伝送路７によって従続接続された受信部720
と送信部721からなり、ノード73は伝送路７によって従
続接続された受信部730と送信部731から成り、ノード74
は伝送路７によって従続接続された受信部740と送信部7
41からなる。
さらに、ノード72の送信部721は、入力が受信部720の出
力に接続されたフレーム同期部722と、タイミング入力
がフレーム同期部722の出力に接続され、一方の入力が
受信部720の出力に、他方の入力がアドレス端子727に接
続されたアドレス比較部724と、一方の入力が受信部720
の出力に、他方の入力が入力端子728に接続され、制御
入力がアドレス比較部724の出力に接続され、出力がノ
ード73の入力に接続されているマルチプレクサ723から
なる。
また、ノード73の受信部730は、入力がノード72の出力
に接続されたフレーム同期部732と、タイミング入力が
フレーム同期部732の出力に接続され、一方の入力がノ
ード72の出力に、他方の入力がアドレス端子735に接続
されたアドレス比較部734と、一方の入力がノード72の
出力に、他方の入力がアドレス比較部734の出力に接続
され、出力が出力端子736に接続された論理積回路733か
らなる。なお、後述する動作説明の便宜上、ノード72の
送信部721およびノード73の受信部730についてのみ構造
を説明したが、各ノードの構造は同一である。図中、71
5,717,725,737,745,747はアドレス端子、716,726,746は
出力端子、718,738,748は入力端子である。
次に、第７図において、ノード72の入力端子728に入力
したデータD2をノード73の出力端子736に、ノード73の
入力端子738に入力したデータD3をノード72の出力端子7
26に出力する場合について説明する。
第７図に示したアドレス発生部70は、フレーム同期パタ
ーンＳを伝送路７上のタイムスロット750に、アドレスA
1をタイムスロット751に、アドレスA2をタイムスロット
753に、アドレスA3をタイムスロット755に、アドレスA4
をタイムスロット757にそれぞれ出力する。なお、タイ
ムスロット752,754,756,758にはデータが多重化され
る。
図示していないデータ端末はそれぞれノード72,73のア
ドレス端子725,735に受信アドレスとしてそれぞれA2,A3
を入力する。また、図示していないデータ端末はそれぞ
れノード72,73のアドレス端子727,737に送信先アドレス
としてそれぞれA3,A2を入力する。
さらに、図示していないデータ端末はそれぞれノード7
2,73の入力端子728,738に送信データとしてD2,D3を入力
する。
ノード72の送信部721では、フレーム同期部722は、伝送
路７上のフレーム同期パターンＳによってフレーム同期
をとり、アドレス，データの各タイムスロット位置をタ
イミング情報としてアドレス比較部724に出力する。ア
ドレス比較部724は、フレーム同期部722からのタイミン
グ情報を基に伝送路７上のタイムスロット751,753,755,
757に多重化されたアドレスをアドレス端子727に入力さ
れた送信先アドレスA3と比較する。アドレス比較部724
がタイムスロット755にてアドレスの一致を検出する
と、マルチプレクサ723に一致信号を出力する。マルチ
プレクサ723はアドレス比較部724からの一致信号によ
り、伝送路７上のタイムスロット756にデータD2を多重
化する。
一方、ノード73の受信部730では、フレーム同期部732は
伝送路７上のフレーム同期パターンＳによってフレーム
同期をとり、アドレス，データの各タイムスロット位置
をタイミング情報としてアドレス比較部734に出力す
る。アドレス比較部734は、フレーム同期部732からのタ
イミング情報の基に伝送路７上のタイムスロット751,75
3,755,757に多重化されたアドレスをアドレス端子735に
入力された受信アドレスA3と比較する。アドレス比較部
734がタイムスロット755にてアドレスの一致を検出する
と、アドレス比較部734は論理積回路733に一致信号を出
力する。
論理積回路733は伝送路７上の情報とアドレス比較部734
の一致信号の論理積をとり、伝送路７上のデータD2を出
力端子736に出力する。
このようにしてノード72の入力端子728から入力された
データD2は、ノード73の出力端子736に出力される。
同様にしてノード73の入力端子738から入力されたデー
タD3はノード72の出力端子726に出力される。
第７図に示したLANにおいては、データの送受信を行う
際にフレーム同期部722,732によりフレーム同期をとっ
た上に更に伝送路上のアドレスとアドレス端子727,735
から入力したアドレスを比較する必要がある。したがっ
て、受信部730,送信部721にはそれぞれフレーム同期部7
22,732に加えて、アドレス比較部724,734が必要とされ
回路構成が複雑であった。
第８図は従来技術による交換方式を用いた交換機の構成
を示すブロック図である。従来技術による交換方式を用
いた交換機は、出力が入ハイウェイ801に接続されたア
ドレス発生部80と、入力が入線815,825,835,845にそれ
ぞれ接続され、入ハイウェイ801によって従続後続され
た多重部81,82,83,84と、入力がハイウェイ801に、出力
が出ハイウェイ802に接続されたアドレス変換部85と、
出力が出線865,875,885,895にそれぞれ接続され、出ハ
イウェイ802によって従続接続された分離部86,87,88,89
とからなる。
さらに多重部82は、一方の入力が多重部81の出力に、他
方の入力が入線825に接続され、出力が多重部83の入力
に接続されたマルチプレクサ822と、入力が多重部81の
出力に接続されたフレーム同期部821と、入力が多重部8
1の出力に、タイミング入力がフレーム同期部821の出力
に、出力がマルチプレクサ822の制御入力にそれぞれ接
続されたアドレス検出部823からなる。なお、多重部81,
83,84も同様に構成されており、815,835,845はこれら多
重部の入線である。
また、分離部89は、一方の入力が分離部88の出力に接続
され、出力が出線895に接続された論理積回路893と、入
力が分離部88の出力に接続されたフレーム同期部891
と、入力が分離部88の出力に、タイミング入力がフレー
ム同期部891に接続され、出力が論理積回路893の他方の
入力に接続されたアドレス検出部892からなる。なお分
離部86,87,88も同様に構成されており、865,875,885は
これら分離部の出線である。
第８図に示した多重部81,82,83,84には、それぞれ固定
のアドレスA1,A2,A3,A4が割り当てられている。また分
離部86,87,88,89にも、それぞれ固定のアドレスA1,A2,A
3,A4が割り当てられている。
ここでたとえば入線825を出線895へ、入線845を出線875
へ接続する場合について説明する。
アドレス発生部80はフレーム同期パターンＳを入ハイウ
ェイ801上のタイムスロット910に、アドレスA1,A2,A3,A
4をそれぞれタイムスロット911,913,915,917に出力す
る。多重部82のフレーム同期部821は入ハイウェイ801上
のフレーム同期パターンＳによってフレーム同期をと
り、アドレスデータの各タイムスロット位置をタイミン
グ信号としてアドレス検出部823に出力する。
アドレス検出部823は、フレーム同期部821からのタイミ
ング信号をもとに入ハイウェイ801上のタイムスロット9
11,913,915,917に多重化されたアドレスと多重部82に割
り当てられたアドレスA2とを比較する。アドレス検出部
823は、タイムスロット913でアドレスの一致を検出する
と、マルチプレクサ822に一致信号を出力する。マルチ
プレクサ822は、アドレス検出部823からの一致信号によ
り入ハイウェイ801上のタイムスロット914にデータD2を
多重化する。同様にして多重部81,83,84では、データ
D1,D3,D4をそれぞれタイムスロット912,916,918に多重
化する。
アドレス変換部85は、図示していない制御系の制御によ
り入ハイウェイ801上のタイムスロット913のアドレスA2
をA4に、タイムスロット917のアドレスA4をA2にそれぞ
れ変換して出ハイウェイ802へ出力する。
分離部89のフレーム同期部891は出ハイウェイ802上のタ
イムスロット920に多重化されたフレーム同期パターン
Ｓによってフレーム同期をとり、アドレスデータの各タ
イムスロット位置をタイミング信号としてアドレス検出
部892へ出力する。アドレス検出部892は、フレーム同期
部891からのタイミング信号をもとに出ハイウェイ802上
のタイムスロット921,923,925,927に多重化されたアド
レスを分離部89に割り当てられたアドレスA4と比較す
る。タイムスロット923でアドレスの一致を検出する
と、アドレス検出部892は論理積回路893に一致信号を出
力する。
論理積回路893は出ハイウェイ802上のタイムスロット92
2,924,926,928に多重化された情報とアドレス比較部892
の一致信号との論理積をとり出ハイウェイ802上のデー
タD2を出線895に出力する。
以上のようにして入線825と出線895は接続される。同様
にして入線845と出線875が接続される。
第９図は第８図のアドレス変換部85の具体例を示すブロ
ック図である。第８図のアドレス変換部85は、制御メモ
リ94と、一方の入力が入ハイウェイ801に他方の入力が
制御メモリ94の出力にそれぞれ接続され、出力が出ハイ
ウェイ802に接続されたアドレス挿入部93と、入力が入
ハイウェイ801に接続されたフレーム同期部96と、リセ
ット入力がフレーム同期部96の出力に接続され、出力が
制御メモリ94のアドレス入力に接続されたカウンタ95か
らなる。
第９図に示した制御メモリ94のメモリセル942,943,944,
945には、たとえば図示していない制御部によって、そ
れぞれアドレス情報A1,A4,A3,A2が書込まれる。一方、
フレーム同期部96は、入ハイウェイ801上のフレーム同
期パターンＳによってフレーム同期をとると共に、カウ
ンタ95を１フレームに一回たとえばタイムスロット910
においてリセットする。
これによりマルチプレクサ941は、カウンタ95の出力に
応じて順次、メモリセル942,943,944,945に記憶された
アドレスA1,A4,A3,A2を出力する。
アドレス挿入部93は、入ハイウェイ801上のアドレスタ
イムスロット911,913,915,917の内容をそれぞれ制御メ
モリ94の出力A1,A4,A3,A2に書き換え、出ハイウェイ802
に出力する。
このようにして、入ハイウェイ801上のタイムスロット9
13のアドレスA2は出ハイウェイ802上のタイムスロット9
23のアドレスA4に、入ハイウェイ801上のタイムスロッ
ト917のアドレスA4は出ハイウェイ802上のタイムスロッ
ト927のアドレスA2に変換される。
以上説明した交換機においては、データの多重分離を行
う際にフレーム同期部821,891によりフレーム同期をと
った上に、更に伝送路上のアドレスと各多重部，分離部
に割り当てられたアドレスを比較する必要がある。した
がって、多重部82,分離部89にはそれぞれフレーム同期
部821,891に加えて、アドレス比較部823,892が必要とさ
れ回路構成が複雑であった。
〔発明が解決しようとする問題点〕
前述したように、従来技術による多重分離方式を用いた
時分割多重伝送装置において、高速信号を扱うことでき
るLSIは集積度が低いので、高速で多重度の高いマルチ
プレクサ，デマルチプレクサをLSI化することが困難で
あるという欠点を有していた。
また、従来技術による交換方式を用いたLAN並びに交換
機においては、データの多重分離を行う際にフレーム同
期部によりフレーム同期をとった上に伝送路上のアドレ
スと所望のアドレスを比較する必要がある。したがっ
て、各多重部，分離部にはれぞれフレーム同期部に加え
て、アドレス比較部が必要とされ回路構成が複雑である
という欠点を有していた。
本発明の目的は、このような欠点のない交換方式を提供
することにある。
〔問題点を解決するための手段〕
本発明の交換方式は、入ハイウェイ上の各タイムスロッ
トにそれぞれ固有の同期信号を割り当て、複数の多重回
路がそれぞれ所望のタイムスロットに割り当てられた同
期信号を検出して入力情報を多重化し、入力が入ハイウ
ェイに接続され、出力が出ハイウェイに接続された同期
パターン変換部において、入タイムスロットと出タイム
スロットの接続を表す制御情報に応じて前記入ハイウェ
イ上の同期信号を書き換えて出ハイウェイに出力し、複
数の分離回路がそれぞれ所望のタイムスロットに割り当
てられた同期信号を検出して情報を分離することによ
り、入力と出力の間で通話路を設定することを特徴とし
ている。
〔作用〕 本発明の交換方式は、時分割多重された複数のデータの
各データに互いに異なるフレーム同期パターンを付与
し、各データに対応したフレーム同期パターンでフレー
ム同期をとることにより多重分離を行っている。これに
より、多重部，分離部を各データ毎に分散して構成する
ことができ、各多重部，分離部に集積度の低い高速LSI
を用いることができる。
また本発明の交換方式は、伝送路上の時分割多重された
複数のデータの各データに互いに異なるフレーム同期パ
ターンを付与し、制御系は多重部および分離部の少なく
とも一方にフレーム同期パターンを指定することによ
り、任意の多重部と任意の分離部との間に通話路を設定
する。これにより、多重部，分離部にはアドレス比較部
が不要となりハードウェアを簡単にすることができる。
さらに本発明の交換方式は、ハイウェイ上の時分割多重
された複数のデータの各データに互いに異なるフレーム
同期パターンを付与し、制御部は同期パターンを書き換
えることにより入ハイウェイの多重部と出ハイウェイの
分離部との間に通話路を設定する。これにより、多重
部，分離部にはアドレス比較部が不要となりハードウェ
アを簡単にすることができる。
〔実施例〕
以下に図面を参照して本発明の実施例を説明する。
第１図は本発明による多重分離方式および交換方式を用
いた交換機を示すブロック図である。
第１図の交換機は、出力が伝送路１に接続された同期パ
ターン発生部100と、入力がそれぞれ入力端子151,152,1
53,154に接続され、伝送路１によって従続後続された多
重部111,112,113,114と、出力がそれぞれ出力端子161,1
62,163,164に接続され、伝送路１によって従続接続され
た分離部121,122,123,124からなる。
また多重部112は、一方の入力が多重部111の出力に接続
され、他方の入力が入力端子152に接続され、出力が多
重部113の入力に接続されたマルチプレクサ116と、入力
が多重部111の出力に接続され、出力がマルチプレクサ1
16の制御入力に接続されたフレーム同期部115からな
る。多重部111,113,114も多重部112と同様に構成されて
いる。
また分離部122は、入力が分離部121の出力に接続された
フレーム同期部125と、一方の入力が分離部121の出力に
接続され、他方の入力がフレーム同期部125の出力に接
続され、出力が出力端子162に接続された論理積回路127
からなる。分離部121,123,124も分離部122と同様に構成
されている。
また第２図は本発明において用いられるフレームフォー
マットの一例を示すタイミングチャートである。
第２図によれば、マルチフレームMFはｎ個のフレーム
F1,F2・・・Fnからなっている。またたとえばフレームF
1には１ワード３ビットからなるデータD1i,D2i,D3i,D4i
（ｉ＝1,2,3）がビットインターリーブ多重されてい
る。また各データD1i,D2i,D3i,D4iにはそれぞれ異なる
同期パターン▲Ｓj 1▼，▲Ｓj 2▼，▲Ｓj 3▼，▲Ｓj 4▼
（ｊ＝1,2・・・ｎ）が設けられている。
第１図に示す多重部111,112,113,114には、それぞれ互
いに異なるフレーム同期パターン▲Ｓj 1▼，▲Ｓj 2▼，
▲Ｓj 3▼，▲Ｓj 4▼（ｊ＝1,2・・・ｎ）が割り当てら
れている。また分離部121,122,123,124にもそれぞれ互
いに異なるフレーム同期パターン▲Ｓj 1▼，▲Ｓj 2▼，
▲Ｓj 3▼，▲Ｓj 4▼（ｊ＝1,2・・・ｎ）が割り当てら
れている。
第２図を参照すると第１図に示した同期パターン発生部
100は、互いに異なる各フレーム同期パターン▲Ｓ
j 1▼，▲Ｓj 2▼，▲Ｓj 3▼，▲Ｓj 4▼（ｊ＝1,2・・・
ｎ）を発生し、伝送路１上の期間220,221,222にそれぞ
れ▲Ｓ1 k▼，▲Ｓ2 k▼・・・▲Ｓn k▼（ｋ＝1,2,3,4）
を出力する。まず図示していないデータ端末は、入力端
子151,152,153,154にそれぞれデータD1i,D2i,D3i,D4i
（ｉ＝1,2,3）を入力する。多重部112のフレーム同期部
115は多重部112に割り当てられたフレーム同期パターン
▲Ｓi 2▼（ｉ＝1,2・・・ｎ）によってフレーム同期を
とり、その後、周期Ｔのタイミング信号を出力する。マ
ルチプレクサ116はフレーム同期部115からのタイミング
信号によりタイムスロット206,210,214にそれぞれ入力
端子152から入力されたデータD21,D22,D23を多重化す
る。
一方、分離部122のフレーム同期部125は、分離部122に
割り当てられたフレーム同期パターン▲Ｓj 2▼（ｊ＝1,
2・・・ｎ）によってフレーム同期をとるとともに、周
期Ｔのタイミング信号を出力する。論理積回路127は伝
送路１上の情報とフレーム同期部125から出力されるタ
イミング信号の論理積をとり、タイムスロット206,210,
214からデータD21,D22,D23を出力端子162に出力する。
このようにして入力端子152から入力されたデータD2i
（ｉ＝1,2,3）は出力端子162へ出力される。
同様にして入力端子151から入力されたデータD1i（ｉ＝
1,2,3）はタイムスロット205,209,213により出力端子16
1へ、入力端子153から入力されたデータD3i（ｉ＝1,2,
3）はタイムスロット207,211,215により出力端子163
へ、入力端子154から入力されたデータD4i（ｉ＝1,2,
3）はタイムスロット208,212,216により出力端子164へ
出力される。
以上説明した実施例によれば、は各データD1i,D2i,D3i,
D4i（ｉ＝1,2,3）に互いに異なるフレーム同期パターン
▲Ｓj 1▼，▲Ｓj 2▼，▲Ｓj 3▼，▲Ｓj 4▼（ｊ＝1,2・
・・ｎ）を付与し、所望のデータに対応したフレーム同
期パターンでフレーム同期をとることにより多重分離を
行うことができる。したがって多重部，分離部を各デー
タ毎に分散して構成することができ、これにより各多重
部，分離部を集積度の低い高速LSIを用いて実現するこ
とができる。
第３図は本発明による多重分離方式を用いたLANを示す
ブロック図である。第３図のLANは、伝送路３によって
ループ状に接続された同期パターン発生部30と、ノード
31,32,33,34からなる。ノード31は伝送路３によって従
続接続された受信部310と送信部311からなり、ノード32
は伝送路３によって従続後続された受信部320と送信部3
21からなり、ノード33は伝送路３によって従続接続され
た受信部330と送信部331からなり、ノード34は伝送路３
によって従続接続された受信部340と送信部341からな
る。
さらに、ノード32の送信部321は、入力が受信部320の出
力に、制御入力が制御端子327に接続されたフレーム同
期部322と、一方の入力が受信部320の出力に、他方の入
力が入力端子328に接続され、制御入力がフレーム同期
部322の出力に接続され、出力がノード33の入力に接続
されているマルチプレクサ323からなる。また、ノード3
3の受信部330は、入力がノード32の出力に接続され、制
御入力が制御端子335に接続されたフレーム同期部332
と、一方の入力がノード32の出力に、他方の入力がフレ
ーム同期部332の出力に接続され、出力が出力端子336に
接続された論理積回路333からなる。
各ノード31,32,33,34は同一の構成であり、315,317,32
5,337,345,347は制御端子、316,326,346は出力端子、31
8,338,348は入力端子である。
第３図において、ノード32の入力端子328に入力したデ
ータD2をノード33の出力端子336に、ノード33の入力端
子338に入力したD3をノード32の出力端子326に出力する
場合について説明する。
第２図のタイミングチャートを参照すると、第３図に示
した同期パターン発生部30は、互いに異なり各ｎビット
からなるフレーム同期パターン▲Ｓj 1▼，▲Ｓj 2▼，▲
Ｓj 3▼，▲Ｓj 4▼（ｊ＝1,2・・・ｎ）を発生し、伝送
路３上の期間220,221,222にそれぞれ▲Ｓj 1▼，▲Ｓj 2
▼，▲Ｓj 3▼，▲Ｓj 4▼（ｊ＝1,2・・・ｎ）を出力す
る。
図示していない制御回路はそれぞれノード32,33の制御
端子325,335に同期パターン▲Ｓj 2▼，▲Ｓj 3▼（ｊ＝
1,2・・・ｎ）を、ノード32,33の制御端子327,337に同
期パターン▲Ｓj 3▼，▲Ｓj 2▼（ｊ＝1,2・・・ｎ）を
印加する。
さらに、図示していないデータ端末はそれぞれノード32
の入力端子328に送信データとしてD21,D22,D23を、ノー
ド33の入力端子338に送信データとしてD31,D32,D33を入
力する。
第３図に示した送信部321のフレーム同期部322は、制御
端子327から入力されたフレーム同期パターン▲Ｓj 3▼
（ｊ＝1,2・・・ｎ）によってフレーム同期をとり、周
期Ｔのタイミング信号を出力する。マルチプレクサ323
はフレーム同期部322からのタイミング信号により、伝
送路３上のタイムスロット207,211,215に入力端子328か
ら入力されたデータD21,D22,D23を多重化する。
一方、ノード33の受信部330では、フレーム同期部332は
制御端子335から入力されたフレーム同期パターン▲Ｓj
3▼（ｊ＝1,2・・・ｎ）によってフレーム同期をとり、
周期Ｔのタイミング信号を出力する。論理積回路333は
フレーム同期部332からのタイミング信号と伝送路３上
の情報との論理積をとり、伝送路３上のタイムスロット
207,211,215のデータD21,D22,D23を出力端子336に出力
する。
このようにしてノード32の入力端子328から入力された
データ21,D22,D23はノード33の出力端子338に出力され
る。
同様にしてノード33の入力端子338から入力されたデー
タD31,D32,D33はノード32の出力端子328に出力される。
以上説明した実施例によれば、各送信部311,321,331,34
1、各受信部310,320,330,340はそれぞれ制御端子317,32
7,337,347,315,325,335,345から入力されたフレーム同
期パターンによってフレーム同期をとりながらデータの
送受信を行う。
このため各多重部，分離部にはアドレス比較部が不要と
なり、各多重部，分離部を簡単に構成することができ
る。
第４図は本発明による多重分離方式および交換方式を用
いた交換機を示すブロック図である。この交換機は、出
力が入ハイウェイ401に接続された同期パターン発生部4
0と、入力が入線410,420,430,440にそれぞれ接続され、
入ハイウェイ401によって従続接続された多重部41,42,4
3,44と、入力が入ハイウェイ401に接続され、出力が出
ハイウェイ402に接続された同期パターン変換部45と、
出力が出線460,470,480,490に接続され、出ハイウェイ4
02によって従続接続された分離部46,47,48,49からな
る。
さらに多重部42は、一方の入力が多重部41の出力に接続
され、他方の入力が入線420に接続され、出力が多重部4
3の入力に接続されたマルチプレクサ422と、入力が多重
部41の出力に接続され、出力がマルチプレクサ422の制
御入力に接続されたフレーム同期部421からなる。多重
部41,43,44も多重部42と同様に構成されている。
また分離部49は、入力が分離部48の出力に接続されたフ
レーム同期部491と、一方の入力が分離部48の出力に、
他方の入力がフレーム同期部491の出力に接続され、出
力が出線490に接続された論理積回路492からなる。分離
部46,47,48も分離部49と同様に構成されている。
第４図に示す多重部41,42,43,44には、それぞれ互いに
異なるフレーム同期パターン▲Ｓj 1▼，▲Ｓj 2▼，▲Ｓ
j 3▼，▲Ｓj 4▼（ｊ＝1,2・・・ｎ）が割り当てられて
いる。また分離部46,47,48,49にもそれぞれ互いに異な
るフレーム同期パターン▲Ｓj 1▼，▲Ｓj 2▼，▲Ｓ
j 3▼，▲Ｓj 4▼（ｊ＝1,2・・・ｎ）が割り当てられて
いる。
第４図に示す交換機において、入線420を出線490へ、入
線440を出線470へそれぞれ接続する場合について説明す
る。
同期パターン発生部40は、互いに異なるフレーム同期パ
ターン▲Ｓj 1▼，▲Ｓj 2▼，▲Ｓj 3▼，▲Ｓj 4▼（ｊ＝
1,2・・・ｎ）を発生し、入ハイウェイ401上のタイムス
ロット411,412,413,414に出力する。一方、図示してい
ないデータ端末によって入線420,440にそれぞれデータD
2i,D4i（ｉ＝1,2,3）が入力される。多重部42のフレー
ム同期部421は多重部42に割り当てられたフレーム同期
パターン▲Ｓj 2▼（ｊ＝1,2・・・ｎ）に対してフレー
ム同期をとり、周期Ｔのタイミング信号を出力する。マ
ルチプレクサ422は、フレーム同期部421からのタイミン
グ信号によりタイムスロット416・・・にそれぞれ入力
端子420から入力されたデータD21,D22,D23を多重化す
る。
同期パターン変換部45は、図示していない制御系の制御
により入ハイウェイ401上のフレーム同期パターン▲Ｓj
2▼（ｊ＝1,2・・・ｎ）を▲Ｓj 4▼（ｊ＝1,2・・・
ｎ）へ、フレーム同期パターン▲Ｓj 4▼（ｊ＝1,2・・
・ｎ）を▲Ｓj 2▼（ｊ＝1,2・・・ｎ）へそれぞれ変換
し出ハイウェイ402上のタイムスロット461,462,463,464
に出力する。
分離部49のフレーム同期部491は、分離部49に割り当て
られたフレーム同期パターン▲Ｓj 4▼（ｊ＝1,2・・・
ｎ）によってフレーム同期をとり、周期Ｔのタイミング
信号を出力する。論理積回路492はフレーム同期部491か
らのタイミング信号と出ハイウェイ402の情報との論理
積をとり、タイムスロット466・・・のデータD21,D22,D
23を出力端子490に出力する。このようにして入線420を
出線490に接続することができる。
同様にして入線440を出線470に接続することができる。
第５図は第４図の同期パターン変換部45の具体例を示す
ブロック図である。第４図の同期パターン変換部45は、
入力が入ハイウェイ401に接続されたフレーム同期部56
と、リセット入力がフレーム同期部56の出力に接続され
たカウンタ55と、リセット入力がフレーム同期部56の出
力に接続されたカウンタ543と、アドレス入力がカウン
タ55の出力に接続された制御メモリ54と、入力が制御メ
モリ54の出力に、制御入力がカウンタ543の出力に接続
されたマルチプレクサ542と、一方の入力が入ハイウェ
イ401に、他方の入力がマルチプレクサ542の出力に接続
され、出力が出ハイウェイ402に接続され同期パターン
挿入部53からなる。
第５図に示す制御メモリ54の４ビットメモリ544,545・
・・546には図示していない制御系によりそれぞれ互い
に異なるフレーム同期パターン▲Ｓ1 i▼，▲Ｓ2 i▼・・
・▲Ｓn i▼（ｉ＝1,4,3,2）が書き込まれている。
フレーム同期部56は入ハイウェイ401のフレーム同期パ
ターン、例えば▲Ｓj 1▼（ｊ＝1,2・・・ｎ）によって
フレーム同期をとる。フレーム同期部56はフレーム同期
パターン▲Ｓ1 1▼の位置でカウンタ55,543をリセットす
る。
一方、マルチプレクサ541はカウンタ55の出力に応じて
順次４ビットメモリ544,545・・・546に記憶されたフレ
ーム同期パターン▲Ｓ1 i▼，▲Ｓ2 i▼・・・▲Ｓn i▼
（ｉ＝1,4,3,2）を出力する。マルチプレクサ542はマル
チプレクサ541によって出力された４ビットパラレルデ
ータ▲Ｓj 1▼，▲Ｓj 4▼，▲Ｓj 3▼，▲Ｓj 2▼，（ｊ＝
1,2・・・ｎ）をカウンタ543の出力によりシリアルデー
タを変換し、出力する。同期パターン挿入部53は入ハイ
ウェイ410上のタイムスロット511,512,513,514の内容▲
Ｓ1 1▼，▲Ｓ1 2▼，▲Ｓ1 3▼，▲Ｓ1 4▼をそれぞれ同期
パターン発生部54の出力▲Ｓ1 1▼，▲Ｓ1 4▼，▲Ｓ
1 3▼，▲Ｓ1 2▼に変換し、出ハイウェイ402に出力す
る。同様にしてフレーム同期パターン▲Ｓi 1▼，▲Ｓi 2
▼，▲Ｓi 3▼，▲Ｓi 4▼（ｉ＝２・・・ｎ）も▲Ｓ
j 1▼，▲Ｓj 4▼，▲Ｓj 3▼，▲Ｓj 2▼（ｉ＝２・・・
ｎ）に変換される。
以上説明した実施例によれば多重部41,42,43,44、分離4
6,47,48,49は、割り当てられたフレーム同期パターン▲
Ｓj 1▼，▲Ｓj 2▼，▲Ｓj 3▼，▲Ｓj 4▼（ｊ＝1,2・・
・ｎ）によってフレーム同期をとることによりデータの
多重分離を行うことができる。したがって各多重部，分
離部にはアドレス比較部は不要となり、各多重部，分離
部を簡単に構成することができる。
〔発明の効果〕
以上述べたように本発明によれば、多重部，分離部を分
散することができるため、集積度の低い高速LSIを用い
ることができる。したがって高速・高多重度の多重分離
装置を実現できるという効果がある。また多重部，分離
部において、アドレス比較部あ不要となるため、多重
部，分離部が簡単に実現できるという効果がある。
【図面の簡単な説明】
第１図は本発明の多重分離方式および交換方式を用いた
交換機を示すブロック図、 第２図は本発明で用いられるフレームフォーマットを示
すタイミングチャート、 第３図は本発明の多重分離方式を用いたLANを示すブロ
ック図、 第４図は本発明の多重分離方式および交換方式を用いた
交換機を示すブロック図、 第５図は第４図に示す同期パターン変換部の具体例を示
すブロック図、 第６図は従来技術による多重分離装置の構成を示すブロ
ック図、 第７図は従来技術によるLANの構成を示すブロック図、 第８図は従来技術による交換機の構成を示すブロック
図、 第９図は第８図に示すアドレス変換部の構成を示すブロ
ック図である。 30,40,54,100,601……同期パターン発生部 41,42,43,44,81,82,83,84,111,112,113,114……多重部 45……同期パターン変換部 46,47,48,49,86,87,88,89,121,122,123,124……分離部 53……同期パターン挿入部 55,95,604,605……カウンタ 56,96,115,125,135,145,322,332,421,491,606,722,732,
821,891……フレーム同期部 85……アドレス変換部 93……アドレス挿入部 94……制御メモリ 116,323,422,541,602,723,822,941……マルチプレクサ 127,333,492,733,893……論理積回路 603……デマルチプレクサ 724,734,823,892……アドレス比較部

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】入ハイウェイ上の各タイムスロットにそれ
    ぞれ固有の同期信号を割り当て、複数の多重回路がそれ
    ぞれ所望のタイムスロットに割り当てられた同期信号を
    検出して入力情報を多重化し、入力が入ハイウェイに接
    続され、出力が出ハイウェイに接続された同期パターン
    変換部において、入タイムスロットと出タイムスロット
    の接続を表す制御情報に応じて前記入ハイウェイ上の同
    期信号を書き換えて出ハイウェイに出力し、複数の分離
    回路がそれぞれ所望のタイムスロットに割り当てられた
    同期信号を検出して情報を分離することにより、入力と
    出力の間で通話路を設定することを特徴とする交換方
    式。
JP61229527A 1986-09-29 1986-09-30 交換方式 Expired - Lifetime JPH073967B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP61229527A JPH073967B2 (ja) 1986-09-30 1986-09-30 交換方式
CA000547971A CA1297568C (en) 1986-09-29 1987-09-28 Multiplexer/demultiplexer circuitry for lsi implementation
US07/101,952 US4835770A (en) 1986-09-29 1987-09-28 Multiplexer/demultiplexer circuitry for LSI implementation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61229527A JPH073967B2 (ja) 1986-09-30 1986-09-30 交換方式

Publications (2)

Publication Number Publication Date
JPS6386635A JPS6386635A (ja) 1988-04-18
JPH073967B2 true JPH073967B2 (ja) 1995-01-18

Family

ID=16893565

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61229527A Expired - Lifetime JPH073967B2 (ja) 1986-09-29 1986-09-30 交換方式

Country Status (1)

Country Link
JP (1) JPH073967B2 (ja)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55107753U (ja) * 1979-01-24 1980-07-28
JPS60165142A (ja) * 1984-02-08 1985-08-28 Kanda Tsushin Kogyo Kk デ−タ通信方法

Also Published As

Publication number Publication date
JPS6386635A (ja) 1988-04-18

Similar Documents

Publication Publication Date Title
US5541921A (en) Isochronous serial time division multiplexer
JPH01233845A (ja) フレーム同期方式
JPH08163116A (ja) フレーム同期装置
JPH05167551A (ja) 同期通信システムにおけるポインターの付け替え方式
US4993026A (en) Multiplexer apparatus with auxiliary synchronization for compensating for cable delays
CA1297568C (en) Multiplexer/demultiplexer circuitry for lsi implementation
JPH073967B2 (ja) 交換方式
JP2002314552A (ja) データ中継装置およびインターホンシステム
US4736372A (en) Method and apparatus of transmission for a digital signal
EP0409168B1 (en) Elastic store memory circuit
JPS6360636A (ja) 多重分離方式
US6763038B1 (en) Light transmission equipment
JP2655487B2 (ja) 多重化システム
JP2839832B2 (ja) ディジタルデータ通信システム
JP3355573B2 (ja) 非同期伝送装置
JP2967705B2 (ja) フレーム同期方式
JPH0834461B2 (ja) フレ−ムアライナ回路
JP2504028B2 (ja) 中継装置
JP2965321B2 (ja) Ｓｄｈ用ｓｏｈ終端回路
US5870440A (en) Data-link processing equipment and apparatus for subscriber terminal office using same
JP2598539B2 (ja) 通信スイッチングシステム
JP2730519B2 (ja) スタッフ同期回路
JPH03286639A (ja) デイジタルデータ伝送装置
JP3010634B2 (ja) フレーム同期多重処理方式
JPS5816775B2 (ja) 信号変換方式