JPH0740181B2 - ビットマップメモリの書込み制御方法 - Google Patents

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段（第１図） 作用 実施例 （ａ）一実施例の説明（第２図、第３図、第４図、第５
図） （ｂ）他の実施例の説明 発明の効果 〔概要〕 制御情報により制御部がパターン格納部をアクセスし、
パターンを取出し、ビットマップメモリに書込むビット
マップメモリの書込み制御方法において、該制御部に制
御情報が無動作を意味するか否かの判定機能を設けるこ
とによって、無動作を意味する制御情報に対するパター
ン格納部へのアクセスを実行しないようにして、書込み
処理速度を向上させるものである。

〔産業上の利用分野〕

本発明は、プリンタやディスプレイ等のパターン格納の
ために用いられるビットマップメモリにパターンを書込
むための書込み制御方法に関し、特に高速に書込み処理
しうるビットマップメモリの書込み制御方法に関する。

プリンタやディスプレイの１画素（１ドット）に１ビッ
トを対応させたビットマップメモリが広く用いられてい
る。

ビットマップメモリは、パターンを自由にメモリ上で展
開でき、ウィンド機能を容易に実現でき、しかもプリン
タ、ディスプレイが非同期でビットマップメモリをアク
セスし、印刷、表示でき、高機能化に都合がよい。

このようなビットマップメモリにおいては、表示又は印
刷形態の多様化の要求と、パターンの展開に対し高速度
が求められている。

〔従来の技術〕

第６図は従来技術の説明図である。

図中、１は制御情報格納部であり、書込むべきパターン
の制御情報が格納されているもの、２は制御部であり、
パターン書込み処理を行うもの、３はパターン格納部で
あり、文字等のパターンを格納しておくもの、４はビッ
トマップメモリであり、パターンが書込まれるもの、５
はプロセッサであり、全体制御のためのもの、６はバス
であり、これらを接続するものである。

図示しないホストコンピュータから送られてきた表示又
は印刷のための制御情報はプロセッサ（以下MPUと称
す）５の制御の元に制御情報格納部（以下CMと称す）１
に格納される。この制御情報には文字コード等が含ま
れ、制御部（以下CGCと称す）２は、CM1の制御情報を第
６図（Ａ）の如く読出し、解析し、次に第６図（Ｂ）の
如く制御情報によりパターン格納部（以下CGと称す）３
をアクセスし、対応するパターンを引出す。

引出されたパターンはCGC2によって、第６図（Ｃ）に示
す如く制御情報に指示されたビットマップメモリ（以下
BMMと称す）４に書込まれ、これによって１文字分の書
込みが終了する。

CGC2はこの動作を繰返し、BMM4にホストコンピュータの
指示したパターンの書込みを行う。

このようなホストコンピュータからの制御情報は、近年
の文書のデータベース化に伴い、ホストコンピュータは
頁単位でデータを格納していることから、頁単位の領域
のデータを全て送信してくる。

このため、制御情報は、１頁分の全てのデータを含み、
空白に対応するものもコード化してCM1に格納され、CGC
2は、制御情報を差別することなく、前述の動作を行っ
ていた。

〔発明が解決しようとする問題点〕

特に、文書においては、比較的空白部が多く、ホストコ
ンピュータがこれらを含めて１頁分のデータとして送信
してくることから、CM1には１頁分の全領域の制御情報
が格納され、CGC2は書込み処理の共通化のため、制御情
報に対し同一の処理を実行し、結果的に空白となる制御
情報に対しても、通常の文字の制御情報と同一の処理を
行う。

このため、BMM4に空白を書込むという無駄な動作を行っ
ており、１頁分の書込み時間に無駄が多く、書込み処理
時間が長くなるという問題が生じていた。

本発明は、ビットマップメモリへのパターン書込み時間
を短縮し、高速書込みの可能なビットマップメモリの書
込み制御方法を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の原理説明図である。

図中、第６図で示したものと同一のものは同一の記号で
示してあり、2aは判定機能を示し、CGC2に設けられ、CM
1の制御情報が無動作を意味するものか否かを判定する
ためのものであり、無動作と判定すると、制御情報によ
るCG3へのアクセスを実行しないようにするためのもの
である。

〔作用〕

本発明では、CGC2の判定機能2aによって、CGC2が無動作
を意味する制御情報を認識でき、CG3へのアクセスを行
わず、直ちにCM1の次の制御情報の処理に移行できる。

従って、CM1に格納された制御情報列に対するBMM4への
パターン書込み処理時間を短縮することができる。

〔実施例〕

（ａ）一実施例の説明 第２図は本発明の一実施例構成図である。

図中、第１図及び第６図で示したものと同一のものは同
一の記号で示してあり、７はインターフェイス部であ
り、ホストコンピュータとデータ、コマンドのやりとり
を行うもの、20はプロセッサであり、例えば、ビットス
ライスプロセッサで構成され、前述の判定機能2aを含む
書込み処理をプログラムの実行によって行うもの、21は
リードオンリーメモリ（以下ROMと称す）であり、プロ
セッサ20の動作に必要なプログラム、パラメータを格納
しておくものである。

ここで、MPU5はホストからのデータを第４図に示すフロ
ーで制御情報に変換してCM1に書込み、BMM4の内容はプ
リンタ又はディスプレイに与えられ、表示又は印刷に供
される。

第３図は制御情報の説明図、第４図は制御情報作成フロ
ー図である。

ホストコンピュータからのデータは、例えば１行分をと
り出すと、第３図（Ａ）の如く、文字コード「Ａ」、
「Ｂ」、「Ｃ」、「Ｄ」……と、空白のスペースコード
「Ｓ」と、改行コマンドで示されており、その他に改頁
コマンドがある。

インターフェイス部７に与えられたホストコンピュータ
からのデータはバス６を介しMPU5に与えられ、MPU5の入
力がバッファに蓄えられる。

MPU5は、入力バッファのホストデータを読出し、文字コ
ードがスペースコードかを判定する。

スペースコードであれば第３図（Ｂ）の制御フラグをオ
ンとし、無動作を指示し、スペースコードでなければ第
３図（Ｂ）の制御フラグをオフにする。

即ち、書込み不要のものが予め判っているものには無動
作を示すデータを付与する。

この例では、制御情報は、第３図（Ｂ）の如く、制御フ
ラグと、文字コードのCG3上のアドレスと、BMM4の書込
みアドレス、回転等の編集指定で構成される。

MPU5は読出した内容が文字コード（スペースコードを含
む）であれば、図示しないアドレス変換テーブルを用い
てCG3の文字コードに対応するパターンの格納アドレス
等を引き出し、CGアドレスとしてセットし、BMM4への書
込みアドレスは、ホストからの何行目のデータでその行
の何番目のデータであるかによって演算によって求め、
BMM書込みアドレスとしてセットし、更に回転等の指定
があれば、これを編集指定としてセットし、第３図
（Ｂ）の制御情報を編集する。

これをCM1へ書込み、同様に次のデータを編集する。

このようにして、MPU5はホストからの１頁分のデータの
全てを編集し、CM1に制御情報を書込む。

第５図はCGC2の書込み処理フロー図である。

CGC2では、MPU20が、CM1に書込まれた制御情報列の先
頭から制御情報を読出す。

MPU20は、読出した制御情報の制御フラグを調べ、制
御フラグがオンであれば、空白書込みであるから、無動
作指示として、ステップに戻り、次の制御情報を読出
す。

MPU20は、制御フラグがオフであれば、制御情報の内
容を解析する。

そして、MPU20は、制御情報のCGアドレスによってバ
ス６を介しCG3をアクセスし、対応するパターンを読出
す。

MPU20は編集指定で回転等が指定されていれば、読出し
たパターンを指定された編集処理する。

次に、MPU20は、このパターンを制御情報のBMM書込み
アドレスに従い、バス６を介しBMM4に書込み、ステップ
に戻る。

MPU20は読出した制御情報中に「END」（終了コマンド）
が存在することを検出するまで、これを繰返し、指示さ
れたパターンをBMM4へ書込む。

このようにして空白となる書込みを防止し、ビットマッ
プメモリ４への書込みを高速化する。

又、内容解析前に制御フラグで無動作を認識できるの
で、内容解析も省略できる。

（ｂ）他の実施例の説明 上述の実施例では、制御フラグを用いて無動作を認識し
ているが、これを用いず、CGアドレスを用いて無動作を
認識するようにしてもよく、制御情報も第３図のものに
限られない。

文字コードは、漢字コード、記号、図形等のものであっ
てもよい。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

〔発明の効果〕

以上説明した様に、本発明によれば次の効果を奏する。

文字制御情報が空白を示す時に、ビットマップメモリ
への転送を行わないため、空白書込みを防止でき、ビッ
トマップメモリへの書込み速度が向上する。

入力された文字信号を処理部が文字パターンアドレス
と書込みアドレスに変換し、且つ空白フラグを付すの
で、入力から出力（ビットマップメモリへの書込み）の
並列処理が可能となり、一層高速に書込み処理ができ
る。

処理部が空白文字に空白フラグを付すので、制御部に
おける空白判定を高速にでき、一層高速書込みが可能と
なる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例構成図、 第３図は本発明の一実施例制御情報説明図、 第４図は第２図における制御情報作成フロー図、 第５図は第２図における書込み処理フロー図、 第６図は従来技術の説明図である。 図中、１……制御情報格納部、２……制御部、３……パ
ターン格納部、４……ビットマップメモリ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】処理部（５）と、文字制御情報を格納する
   制御情報格納部（１）と、文字パターン情報を格納する
   パターン格納部（３）と、文字パターンが書き込まれる
   ビットマップメモリ（４）と、制御部（２）とを有し、 該制御部（２）が、該制御情報格納部（１）の制御情報
   を読み出し、該制御情報により該パターン格納部（３）
   をアクセスし、対応する文字パターンを取り出し、該ビ
   ットマップメモリ（４）に書き込むビットマップメモリ
   の書込み制御方法において、 該処理部（５）が、受信した文字信号を文字パターンア
   ドレスと書込みアドレスとに変換し、且つ文字コードが
   空白を示す時は、空白フラグを付して、制御情報を作成
   して、該制御情報格納部（１）に格納するステップと、 該制御部（２）が、読み出した文字制御情報が空白を意
   味するものであるかを前記空白フラグにより判定するス
   テップと、 該制御部（２）が、該読み出した文字制御情報が空白を
   意味するものであると判定した場合に、該文字制御情報
   による該パターン格納部（３）へのアクセスを行わず
   に、次の文字制御情報の読み出しを実行するステップと
   を有することを特徴とするビットマップメモリの書込み
   制御方法。