JPH0740436B2 - 不揮発性メモリセルの改良 - Google Patents

不揮発性メモリセルの改良

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JPH0740436B2
JPH0740436B2 JP23605386A JP23605386A JPH0740436B2 JP H0740436 B2 JPH0740436 B2 JP H0740436B2 JP 23605386 A JP23605386 A JP 23605386A JP 23605386 A JP23605386 A JP 23605386A JP H0740436 B2 JPH0740436 B2 JP H0740436B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、不揮発性集積回路メモリに関する。より詳細
には、本発明は、より優れた信頼性を有することを特徴
として構成された不揮発性メモリセルに関する。
従来の技術 ロイシュナー、グーターマン、プレブシュティンおよび
ディアスらに与えられた米国特許第4,510,584号明細書
に、改良した不揮発性メモリセルと周辺回路が開示され
ている。トンネル酸化物型の単一不揮発性メモリノード
についての問題点は、非常に薄いトンネル酸化物層に対
する有害な緊張を取り除くために、トンネル酸化物層に
十分に低いファウラ−ノルドハイム電流を流すことであ
る。この問題の原因は、酸化物層に捕獲された電子が電
界を歪めることにあり、この電界が強くなってこの歪み
が大きくなると酸化物層が破壊される。
不揮発性メモリセルのより高い信頼性のためには、
（１）センシング並びに動作マージン要件に十分な低い
記憶電圧を持つこと、（２）トンネル酸化物内に捕獲さ
れる電子を補償するための記憶期間を増大させること、
（３）記憶サイクルを通じて十分に低い一定の電流を保
つことによって大きなサージ電流を取り除いて、突然の
電圧変動に起因する急峻な電界の傾斜を防止することで
ある。
発明が解決しようとする問題点 従来の技術においては、ファウラ−ノルドハイム素子の
フローティングゲートに過剰な電荷を蓄積することによ
り、製造時のばらつきを補償することが必要であった。
この過剰な電荷は、トンネル酸化物に対して不必要な歪
みを生じさせ、時にして不揮発性記憶素子の漏れを生じ
させる。
また、従来技術によるメモリセルは一般に、集積回路チ
ップ上に不揮発性素子と共に搭載することが困難な高電
圧調整回路や、タイマ（大抵は外部コンデンサを備え
る）や、確実な記憶の為に必要な過剰電圧を生成する大
型チャージポンプを必要とする。
問題点を解決するための手段 そこで、本発明は、不揮発性メモリセルにデータを記憶
するために供給する充電電流を安定させる付加的な回路
を備えて、トンネル酸化物に対する歪みを十分に低く
し、更に、長い時間にわたる電子の捕獲化によって生じ
るファウラ−ノルドハイムトンネル酸化物の輸送特性の
製造プロセス上のばらつきや変化を補償する改良した不
揮発性メモリセルを提供する。
本発明の特徴は、２つの相補的な記憶ノードのフローテ
ィングゲート上の最大と最小の電圧を表示する信号を生
成する回路を使用することにある。
実施例 第１図を参照すると、ファウラー−ノルドハイムトンネ
ル効果を用いた従来技術による不揮発性メモリセルが示
されている。不揮発性ノード10は、センストランジスタ
11のフローティングゲートであり、ノード10が、正電荷
であるか負電荷であるかによりセンストランジスタ11が
オンあるいはオフとなる。電荷は、一般的な記号で表示
されているファウラー−ノルドハイムトンネル効果素子
14および15を介してノード10から流れあるいはノード10
へ流れる。もしも、読み出し操作中にトランジスタ11を
オンにするためにノード10を正電圧にする必要があれ
ば、高電圧ライン31の電圧を高めて十分な高電圧、即ち
通常は20乃至25Vとし、一方ノード16を低電圧に保つ。
この低電圧の供給は、一般的な不揮発性メモリセル、例
えば一般的な６トランジスタ型スタティックRAMセルに
接続されたライン105を介してトランジスタ20をオンに
することによりなされる。ライン104は、メモリセルに
対する相補的信号のための接続である。ノード16が接地
されて低電位にあり、ライン31が高電位にある場合、ト
ランジスタ11のゲートであるノード10は、ノード16とノ
ード10との間に接続された支配的な結合コンデンサ13と
ファウラー−ノルドハイム素子14の静電容量とによって
形成される容量性デバイダの相対的な容量によってほぼ
決定される電圧まで上昇する。セルは、コンデンサ13が
酸化トンネル層即ち素子14の約10倍の容量を持ち、これ
によってフローティングノード10がノード16に十分に結
合されるように構成される。ライン31の電圧が上昇する
と、電子は、周知のファウラー−ノルドハイム現象によ
る素子14の酸化層を介したトンネル効果によりフローテ
ィングゲート10に注入される。その結果、必要に応じた
実質的な正電荷がフローティングゲート10に来る。
もしもトランジスタ11をオフにする必要があるときは、
フローティングゲート10を実質的な負電荷とする。この
場合、ノード16は、トランジスタ18をオンに、トランジ
スタ20をオフにすることによって高電圧ライン31に接続
される。そのとき、ライン104は高電位となり、トラン
ジスタ134と18とがオンになる。ライン105は低電位であ
り、トランジスタ135と20とがオフになる。図示は省略
している従来の回路を使用して、コンデンサ19を普通に
プリチャージしおよび容量性ブートストラッピングする
ことにより、ノード16はライン31のレベルまで電圧が上
昇する。ノード10は、コンデンサ13によって形成される
結合よって電圧が上昇する。かくして、電子は、グラウ
ンドから素子15の酸化薄膜を介してトランジスタ11のゲ
ートに注入され、前段階の記憶サイクルによるすべての
正電荷を打ち消し、ゲートには実質的な負電荷が残る。
記憶動作の最後には、ライン31はグラウンドレベルに戻
り、トランジスタ11の状態はフローティングゲート10の
正味電荷によって決定される。記憶ノードに記憶された
データを読み出したい場合は、読み出し信号がトランジ
スタ17をオンにし、出力ライン22をライントランジスタ
11（場合によりオンあるいはオフ）の状態にする。ライ
ン22は不揮発性メモリセルに再び接続される。
この種の記憶ノードについては、米国特許第4,510,584
号明細書に更に開示されており、また、この分野では各
種の不揮発性記憶ノードが知られている。
前述のように、不揮発性記憶セルはライン104および105
を介して通常の不揮発性スタティックRAMの記憶セルに
接続されている。従来は、揮発性メモリセルはビルトイ
ン不平衡を有するよう設計され、最初に電源が投入され
たときにセルがプリセット状態になる。不揮発性セルか
らデータを読み出す必要がある場合は、このプリセット
状態に打ち勝って前述の揮発性セルの状態を変更する必
要がある。こうして、不揮発性セルに最低限要求される
ことは、揮発性セルのデフォールト状態に打ち勝ち得る
ことである。殊に、必要な場合にはトランジスタ11を十
分確実にオンにし、十分な電流がトランジスタ11と読み
出しトランジスタ17を流れて、揮発性セルの反対の状態
によって生じるいかなる抵抗に対しても打ち勝つことが
必須である。
不揮発性セルの従来のパラメータでは、かかる要求のた
めに、確実な読み出しに必要なフローティングゲート10
の最低記憶電圧は、少なくとも２〜3Vの間であった。集
積回路の製造プロセスには種類があり、多量生産メモリ
は、フローティングゲート10が最低の場合でも２乃至3V
の範囲にあることが必要である。一方、この要求によ
り、いかなる場合でも、十分な電荷が確実に蓄積される
ようにするために、ライン31の電圧が制限を負う。
第２図を参照すると、第１図に示された回路よりもデー
タ読み出しの信頼性が高い回路が示されている。この回
路には、２つの不揮発性記憶ノードがあり、それぞれが
第１図のノードと類似しており、僅かに変更されて相補
形式で接続されている。同じくライン104、105は揮発性
セルにより形成された一般的なスタティックRAMに接続
されている。２つのノードは、図面の右側と左側に示さ
れており、第１図に示した各素子と同じ機能を有する回
路素子は、第１図と対応する参照番号によって示されて
いる。
第２図の左側では、不揮発性フローティングゲート110
は結合コンデンサ113とウォウラ−ノルドハイム素子114
および115に接続されており、総ての素子は、第１図の
対応する素子と同じ機能を有している。後述する理由に
よって、センストランジスタ111は、ここではエンハン
スメント型ではなくディプレッション型である。ノード
116は、第１図の場合と同様に、トランジスタ112を介し
てグラウンドに、あるいはトランジスタ118を介して高
電圧ライン131に接続される。コンデンサ119は、第１図
の回路に設けられているコンデンサ19と同様に、トラン
ジスタ118に対するブートストラップ機能を果たす。ト
ランジスタ102は２つのメモリノードを分離する役割を
もつ。読み出しトランジスタ117は、第１図と同様に、
読み出し信号ライン133によって制御される。第２図の
右側の回路では、相補的な回路素子には同じ参照番号を
用いている。
第２図に示したような相補的な回路構成を使用すること
の利点は、製造プロセスのバラツキが相補的な構成によ
って総合的に補償され、単一の記憶ノードに必要とされ
るような大きな余裕を見込む必要がないことである。殊
に、不揮発性セルからデータを読み出して、対応する揮
発性セルへデータを書き込むためには、トランジスタ11
1のひとつを他のものよりも強くオンにするだけでよ
い。従来技術において必要とされた、異なる相補的なデ
ータ状態を区別する、２〜3Vのフローティングゲートの
最低電圧は必要ない。更に、読み出し動作状態により、
第２図の不揮発性セルは、従来の６トランジスタスタテ
ィックRAMセル、NORゲートラッチ、NANDゲートラッチあ
るいはマスタ−スレーブ型フリップフロップ等の一対の
交差接続インバータのような、いかなる揮発性記憶セル
とも組み合わせることができる。
第２図の独立した片側と第１図に示した回路との間の別
の違いは、ここではセンストランジスタがディプレッシ
ョントランジスタであり、閾値電圧に対する要件がない
ことである。この特徴は必須ではないが、この特徴によ
って、0Vからエンハンスメント型トランジスタの閾値Vt
の間にあり且つフローティングゲートの正または導通デ
ータ状態に打ち勝たねばならなかったフローティングゲ
ート電圧のデッドゾーンをなくすることができる。従っ
て、デッドゾーンの排除により、さもなければデータを
記憶するためにライン131に必要であった高電圧を低減
することができる。
トンネル酸化物層の厚さが50Åで、コントロールゲート
（ノード116及び126）とフローティングゲート（ノード
110および120）との容量比が0.8である場合、ライン131
の適正な最大電圧は10Vである。いずれかのトンネル効
果素子の最大電位差が、高いファウラ−ノルドハイムト
ンネル効果伝導により約5.5Vにクランプされた場合、ラ
イン131が一旦０ボルトに戻されて、正及び負に充電さ
れたフローティングゲートにそれぞれ＋2.5Vと−2.5Vの
正味電圧が生じる。単一型の不揮発性ノードの場合、2.
5Vの記憶レベルは、揮発性素子に打ち勝って適切な読み
出しを保証する不揮発性素子に要求される電流の大きさ
に依存するが、適切なデータセンスを確実にするのにか
ろうじて足りるにすぎない。第２図に示した回路の場
合、ノード110および120の＋2.5Vと−2.5Vの電圧は、ト
ランジスタ111がオンされる正味5Vの差を生じる。両方
がオンでひとつが5V以上になれば、読み出し動作を駆動
する十分な電位差が生じる。
不揮発性セルが非常に大きく、このセルの一次記憶への
適用は、記憶すべきビット数が比較的小さい場合のみに
限定されることは、当業者に明白である。後述するよう
に、このセルの他の用途は、単一記憶ノードのアレーに
おける参照セルがある。
第３図を参照すると、同図に示された回路は、第２図に
示した回路に、図面の中央部に描いた５つのトランジス
タを加えたものと同じである。相補的な不揮発性記憶ノ
ードは、前述の回路と同じであり、付加した回路は、２
つの不揮発性ノードの最低および最大電圧をライン143
および153上に生成するように構成されている。
最大電圧は、ノード110および120にそれぞれ接続された
並列接続のトランジスタ151,151′によって生成され
る。電流は、ライン131からそれぞれのトランジスタ15
1,151′を介してライン153に流れる。トランジスタ151
はダイオードとして機能するので、ライン153の電圧は
ノード110および120の電圧よりも高くなる。
トランジスタ141と141′は、ライン143に直列に接続さ
れる。トランジスタ142に対するEN信号は、記憶の直前
に、トランジスタ141と141′との間のノード147をグラ
ウンドレベルにプリチャージするためにのみ用いられ
る。直列接続であるが故に、ライン143の電圧は、ノー
ド110および120に記憶された電圧よりも低く制限され、
これにより最低電圧を与えることができる。不揮発性記
憶ノードの２つの電圧を探知する２つの信号が、後述す
るように、不揮発性記憶ノードへの充電電流の終了を制
御して、その信頼性を高め、また簡略な充電回路が使用
できるようにする適応回路に使用される。
このプロセスの指数的時間増大特性のために、不揮発性
ファウラ−ノルドハイム記憶ノード（例えば第１図のノ
ード10）の電圧は、ノード110と120との電圧が共に等し
くなる、即ち、ライン143と153との電圧が等しくなる漸
近値に近づく。動作においては、最大と最小の間の差
が、ある選択された値に到達した時点で充電操作を停止
する。その選択値は、最小のストレスでの急速充電時間
と高信頼性センシングとを調和させるように選択され
る。
本発明のひとつの特徴は、ライン131の電圧を時間の関
数として直線的に変化し、そして、所与の時間での所与
の電荷転送において、不揮発性記憶素子の薄いトンネル
酸化物層に与える歪みを最小限にすることである。この
直線的な傾斜は、２つの相補的な出力端子を有し、フラ
ットスポットのない鋸歯状波を出力する、新規な構成の
チャージポンプオシレータにより生成される。このチャ
ージポンプオシレータは、高電圧ライン131を流れる電
流を制御する調整器によって調整される。第３図に示す
ような単一の相補的記憶セルを用いることのできる参照
回路が、互いに所定のマージン内で最大および最小電圧
をライン143と153とに生成したときに、充電動作が終了
する。
第４図を参照すると、記憶動作は、外部の論理回路から
ライン270および271をそれぞれ介して供給される互いに
相補的な関係にある信号によって開始される。これらの
信号は、完全に対称なマスター−スレーブＴ型フリップ
フロップである、フリップフロップ160をトリガーす
る。一方、フリップフロップ160は、第３図の相補型不
揮発性メモリセルである回路101の状態を反転し始め
る。不揮発性メモリセルのライン143、153は、ライン14
3、153の電圧が十分に近づくと状態を変化する比較回路
170に接続される。比較回路170の出力は、フリップフロ
ップ180のリセット入力に接続される。フリップフロッ
プ180は、リセット入力付きのもう１つのマスター−ス
レーブ型フリップフロップである。このフリップフロッ
プ180は、出力Ｑ即ちライン182が低電圧となり、出力
即ちライン183が高電圧となるプリセット状態において
オンになるようにビルトインバイアスを有している。ま
ず、トランジスタ184は、ライン183によって総てオンに
なり、システムの初期ターンオンにおいて、ライン15
3、143および131はグラウンドに放電する。記憶信号を
受けると、フリップフロップ180のＱ出力は“ハイ”に
なり、オシレータ210をエネイブルしてライン131の電圧
を上昇させると同時に、出力を“ロー”とし、トラン
ジスタ184をカットオフしてノード131、143および153の
電圧上昇を可能にする。参照回路101のフローティング
ゲート電圧が十分に高くなり、ライン143および153の電
圧が互いのプリセット範囲内になると、比較回路170が
フリップフロップ180をリセットし、そのフリップフロ
ップ180は、オシレータ210をデスエイブルにして電圧上
昇を停止し、ライン131、143並びに153をトランジスタ1
84を介して放電する。この方法の利点は、ライン131の
電圧およびその高電圧に達するまでに必要な時間が、製
造プロセス上のバラツキ（トンネル酸化物層のバラツ
キ）および記憶履歴でのトンネル酸化物層の特性による
変化に対して適応することである。時間の経過ととも
に、電子はトンネル酸化物層に捕獲され電圧を降下する
が、参照セル101は自動的にこれを補償する。
大量のビットを不揮発性メモリに記憶する場合は、第３
図に示すような相補的なセルによって総てのビットを覆
うには、チップ上の余裕が不十分になるであろう。この
場合、第１図に示したものと同様の相補的なセルを使用
することができ、参照セル101を、第３図の相補的セル
とすることができる。このアレー内の単一ノード記憶セ
ルに対する動作や記憶動作経歴のバラツキを、セル101
が探知するので、本発明の利点の多くは、そのまま活か
される。
特に十分に少ない数のビットに対して使用される場合
は、参照セル101は、総ての記憶ビットの最大電圧ある
いは最小電圧のアナログAND回路及びOR回路に置き換え
られる。この場合、ライン131上の記憶電圧は、そのア
レーの最悪の場合に動作している記憶ビットによって制
御される。この状況は、ライン153の電圧を、アレー内
の相補的な記憶ノードの内にある総ての並列なソースフ
ォロワトランジスタによるワイヤードORとし、ライン14
3の電圧を他のソースフォロワの直列接続とすることに
より、実現できる。この場合、第３図の回路を変更し
て、最小電圧列のトランジスタを互いに直列に接続す
る。
第４図に示した適応型記憶ループの使用は、集積回路に
数々の発展をもたらす。例えば、チップ上あるいは周辺
に高電圧調整器の必要がない。同様に、記憶電圧の印加
時間を制御するタイマも必要ない。回路は、処理過程で
生じるトンネル酸化物層のバラツキを探知し補償する。
同様に、チップの寿命を通じて電子捕獲効果を補償す
る。かかる構成により、トンネル酸化物層を通過する電
荷の移動を最小限に止め、適正な電荷蓄積マージンを保
証し、もはや製造上のバラツキを保証するための過剰な
電荷を蓄積する必要はなくなり、かくしてチップの寿命
と信頼性を拡大する。
記憶信号の供給源は、本発明の範囲外であり、この明細
書では検討しない。従来、不揮発性メモリ集積回路は、
最初に電源を投入されたときに読み出し信号によって、
揮発性メモリに記憶されたデータに揮発性メモリを設定
する必要があった。同様に、電源の不良等によって発生
される信号のような、システムロジックにより決定され
た記憶信号が必要であった。このような信号を供給する
回路は従来一般的であり、本発明の説明には必要としな
い。同様に、対称型のフリップフロップ160およびバイ
アス付きフリップフロップ180も、従来一般的であり、
当業者であれば、これらを構成することができる。比較
回路170も、同様に一般的であり、本明細書では説明し
ない。
チャージポンプオシレータ210は、従来技術において屡
々用いられていたチャージポンプオシレータとは異なる
要求を満足する必要がある。本実施例では、ライン131
に求められる電圧は、供給する電圧があまり大きくはな
く、寧ろ、高電圧源から流れる定電流を供給してファウ
ラ−ノルドハイムトンネル酸化物層に過剰に歪みあかけ
ること避けている。この要求は、オシレータに対する要
求を反映したものであり、チャージポンプは可能な限り
円滑に広い電圧範囲内で電流を生成する。チャージポン
プの出力電流は時間当たりの電圧の変化率に比例するの
で、オシレータの出力波形は相補的な鋸歯状波となる。
チャージポンプの高能率化のためには、鋸歯状波のピー
クが可能な限りVCCに近くあるべきであり、チャージポ
ンプの低出力インピーダンス化のためには、発振周波数
を最大にすべきである。即ち、鋸歯状波形に水平部分が
なく、最大電圧に到達したら直ちに低下すべきである。
このような波形は、第5a図および第5b図に示したような
回路によって供給される。即ち、基本的には交差結合し
た２基のNORゲートであるRSラッチが、第４図のライン1
82上の信号によりエネイブルされて、ライン209および2
08上を介して第5b図に示されるような１対の対称バッフ
ァ回路212に相補的な出力を出力する。バッファ回路212
のひとつが所定のVCC値内にある出力電圧に達すると、
比較回路213が状態を変化し、RSラッチをリセットし、
鋸歯状波を他の位相へ切り換える。図示の実施例では、
鋸歯状波のピークとVCCとの間にマージンを0.1Vとし
た。当業者であれば、それぞれのシステムに相応しいピ
ーク値を選択することが簡単であろう。ライン215と216
上の出力は、１対の相補的な鋸歯状波信号であり、他方
の位相が閾値電圧を遷移するとき、一方の位相がピーク
からグラウンドに落ちる。こうして、第１の位相は、第
２の位相が代わりにピークに達するまでグラウンドレベ
ルに止まる。
２つの位相出力を生成するバッファ回路212は、容量性
負荷として機能するチャージポンプ240を駆動する。こ
の状況における危険性は、バッファの出力回路が、その
状態を変えるとき大きな電流サージを発生する可能性が
あることである。予め注意を払わないと、電流はスパイ
クを生じ、トンネル酸化物を破壊しかねない衝撃的なサ
ージ電流をライン131に発生することがある。第5b図に
示したバッファ212の特別な構成は、このような危険を
取り除いたものである。第5b図において、ライン208と2
09は、ラッチ211からの入力である。ライン208が“ロ
ー”であり、ライン209が“ハイ”のとき、回路212は鋸
歯状波の傾斜部を発生する（そして、他方の位相はグラ
ウドレベルである）。この場合、トランジスタ230はラ
イン208によりオフとなり、出力ノード215は１対のプル
アップトランジスタ、即ち、ディプレッション型トラン
ジスタ228とエンハンスメント型トランジスタ229とによ
って制御される。中型のディプレッシション型トランジ
スタにとっては小さいトランジスタ228への信号は、２
基の直列接続されたインバータ221および225とによって
制御される。インバータ221は、トランジスタ222および
223とから構成され、ライン209の正電圧に応答して第２
のインバータのトランジスタ227のゲートを制御する。
このインバータは、ライン214からトランジスタ224のゲ
ートへの制御信号によってエネイブルにされる。
第２のインバータからの出力は、トランジスタ226のソ
ースから出力され、トランジスタ228のゲートを制御す
る。インバータ221および225内のトランジスタの寸法比
は、当業者に周知の方法で調整され、正に変化する入力
に対しては比較的遅い応答特性を有し、負に変化する入
力に対しては迅速な応答特性を有している。容量性負荷
と、出力の普通のプルアップトランジスタと、出力のデ
ィプレッション型プルアップトランジスタと、インバー
タから得られる十分に弱いプルアップの組み合わせ（シ
ステム毎に異なる）は、出力位相の波形と立ち上がり時
間を決定する。当業者であれば、これらのパラメータを
調整することによって、鋸歯状波の立ち上がり波形をテ
ーパさせ、高度な直線性を作り出すことができよう。ラ
イン215および216上の２つの相補的な鋸歯状波形φ１お
よびφ２のそれぞれは、第６図に示すようなチャージポ
ンプ240に入力される。チャージポンプ240は、マルチス
テージチャージポンプであり、一連のトランジスタコン
デンサとダイオードトランジスタの対から構成され、ラ
イン215及び216上の位相による交互にトリガーされるよ
うに組み合わせたモジュール253を有している。これら
モジュール253の段数は、必要な電圧を生成するように
システムの必要に応じて決定される。このシステムにお
いては、14段があり、システムの必要よう過剰な論理ピ
ーク電圧が得られる。不揮発性素子に必要とされるより
も高い電圧容量を持たせる理由は、チャージポンプの出
力インピーダンスが負荷インピーダンスよりも負荷電流
を決定する必要があるからである。即ち、負荷は、その
時々でスイッチされ得る不揮発性セルの数によって変化
するからである。不揮発性データが全く書き換えられ無
い場合は、いずれのセルも状態を変化する必要はなく、
負荷は、多くのセルが変化した場合とは大きく異なって
いる。回路240の入力は、別の特徴を有しており、チャ
ージポンプの２つの部分251および252内のトランジスタ
242で構成される２基のダイオードが、チャージポンプ
のそれぞれのトランジスタ243と並列に接続されてい
る。その理由は、第１段のエンハンスメント閾値の低下
を防いで第１段の電圧効率を改善するためである。
チャージポンプ240の出力は、ライン255に出力されてコ
ンデンサ256と電流制限トランジスタ257とにより構成さ
れたRCフィルタを通り、更に、スルーイング速度安定回
路260を通過する。この安定回路は、直列レギュレータ
と分路レギュレータとの組み合わせであり、直列制御は
トランジスタ262により形成され、分路制御は一連のト
ランジスタ271、270、269、263、268を介してグラウン
ドに電流を流すことにより構成されている。直列レギュ
レータと分路レギュレータとの２基のレギュレータはフ
ィードバックループ回路を有し、ノード267の電圧は、
結合コンデンサ265を介してノード267へのライン255上
の電圧変化率に関係する。トランジスタ266は、実質的
にはカレントシンクであり、ノード267上の電圧の変化
が、結合コンデンサ265を介してトランジスタ263のター
ンオンを制御する。こうして、過剰なあるいは過少な量
の電流が、チャージポンプの出力の電圧変化率に従っ
て、ノード255からこの一連のトランジスタを介してグ
ラウンドに流れる。一方、トランジスタ263のゲインの
変動は、トランジスタ269と270との間のノードの電圧変
動に現れる。そして、この電圧はトランジスタ262のゲ
インを制御する。こうして、出力電圧の変動は、トラン
ジスタ262のインピーダンスを制御し、また、それ流れ
る電流を制御する。出力トランジスタ272は、調整回路
からライン131の純粋な容量負荷を分離するのに用いら
れる。
第４図に示した適応型回路は、全体的にあるいは部分的
に使用することができる。そして、回路の様々な部分の
効果は以下のように要約できる。フィードバック式相補
的型鋸歯状波オシレータは、チャージポンプのクロック
の位相の最適化を図ることができ、また、高電圧出力電
流のリップルを電源電圧および容量負荷の変動と独立に
最小化することができる。出力フィルタを備えた相補的
な（全波整流）チャージポンプは、同様に、出力電流の
リップル減少と出力インピーダンスの低減する。これ
は、非相補的な（半波整流）チャージポンプのクロック
周波数を２倍にすることと等価ではあるが、高い周波数
のクロックを発生する困難なく実現できる。スルーイン
グ速度レギュレータすなわち直列レギュレータと分路レ
ギュレータとの組合せ）は、電圧変動に対して一定の電
流を発生し、トンネル酸化物層へのストレスを最小に
し、結果としてチップの寿命を相対的に伸ばす。
適応型プログラムループは、自己調時型の高電圧傾斜を
形成し、その結果、トンネル電圧の印加時間を制御する
チップ内あるいはチップ外のタイマを不要にする。第２
の利点は、最小の時間でストレスのない電圧を加えるこ
とができることである。第３の利点は、最小の電圧を印
加できることであり、その理由は、システムを適応型に
しているので、製造プロセス上のバラツキを補償する必
要がないからである。同様に、本発明に従う回路は、時
間の関数として増加する捕獲電子を補償し、更に様々な
トンネル酸化物に対しても適応することができる。
【図面の簡単な説明】
第１図は、従来の技術による不揮発性記憶ノードを示
し、 第２図は、本発明に従って構成された相補的な不揮発性
メモリセルを示し、 第３図は、改良した相補的な不揮発性メモリセルを示
し、 第４図は、不揮発性メモリセルにデータを記憶する適応
型充電装置のブロックダイアグラムを示し、 第５図（ａ）および第５図（ｂ）は、第４図に示した装
置の詳細を示すものであり、 第６図は、第４図に示した装置に用いるチャージポンプ
と調整器の詳細を示すものである。 〔主な参照番号〕 10、110……フローティングノード、 11、111……センストランジスタ、 13、19、113、119……コンデンサ、 14、15、114、115……トンネル効果素子、 31、131……高電圧ライン、 101……参照セル、 160、180……フリップフロップ、 170……比較回路、 210……オシレータ、 211……ラッチ、 240……チャージポンプ、 260……スルーイング速度安定回路

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】不揮発性メモリ素子のアレーと、該不揮発
    性メモリ素子アレーにデータを供給する手段（104、10
    5）と、前記不揮発性メモリ素子の選択された端子に高
    電圧を印加して、前記不揮発性メモリ素子アレーに供給
    されている前記データを記憶する高電圧印加手段とを備
    えた不揮発性メモリ回路であって、 前記高電圧印加手段（HV、131）が、 互いに反転し電圧が印加される第１のノード（110）及
    び第２のノード（120）をそれぞれ表す第１および第２
    のフローティングゲートを有する少なくとも１つのデュ
    アルノードフローティングゲート不揮発性メモリセル
    （101）と、 前記少なくとも１つのデュアルノードフローティングゲ
    ート不揮発性メモリセルの前記第１のノード及び第２の
    ノード上の電圧の内の最大電圧を供給する最大電圧端子
    （153）と、 前記少なくとも１つのデュアルノードフローティングゲ
    ート不揮発性メモリセルの前記第１のノード及び第２の
    ノード上の電圧の内の最小電圧を供給する最小電圧端子
    （143）と、 前記最大電圧と前記最小電圧とを比較する比較手段（17
    0）と、 前記最大電圧端子（153）の電圧と前記最小電圧端子（1
    43）の電圧との間の電圧差が所定のカットオフ値よりも
    小さいことを表示する前記比較手段からの信号に応答し
    て、前記選択された端子に対する高電圧の印加を停止す
    る手段（180）と を備えることを特徴とする不揮発性メモリ回路。
  2. 【請求項２】前記高電圧印加手段は、更に、前記比較手
    段の制御にされて前記高電圧の電流をチャージポンプ出
    力から供給するチャージポンプ手段と、該前記チャージ
    ポンプ手段の出力端子に接続されて前記チャージポンプ
    手段から流れる電流の量を制限する電流調整手段とを有
    していることを特徴とする特許請求の範囲第１項に記載
    の不揮発性メモリ回路。
  3. 【請求項３】前記高電圧印加手段（HV、131）は更に、 前記比較手段に接続されて前記高電圧を制御する参照メ
    モリ素子を構成する１つのデュアルノードフローティン
    グゲート不揮発性メモリセルとを有することを特徴とす
    る特許請求の範囲第１項に記載の不揮発性メモリ回路。
  4. 【請求項４】前記不揮発性メモリ素子アレーの前記不揮
    発性メモリ素子の各々は、前記最大電圧端子および前記
    最小電圧端子をそれぞれ有する前記デュアルノードフロ
    ーティングゲート不揮発性メモリセルの内の１つからな
    り、少なくとも２組の最大および最小電圧端子は、前記
    最大電圧端子および前記最小電圧端子のうちの最も高い
    電圧並びに最も低い電圧を与えるように相互接続されて
    いることを特徴とする特許請求の範囲第１項に記載の不
    揮発性メモリ回路。
JP23605386A 1985-10-03 1986-10-03 不揮発性メモリセルの改良 Expired - Lifetime JPH0740436B2 (ja)

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US06/783,493 US4685083A (en) 1985-10-03 1985-10-03 Improved nonvolatile memory circuit using a dual node floating gate memory cell
US783493 1985-10-03

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DE3686118D1 (de) 1992-08-27
DE3686118T2 (de) 1992-12-17
JPS6297199A (ja) 1987-05-06
EP0217718A2 (en) 1987-04-08
EP0217718B1 (en) 1992-07-22
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