JPH0740607B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0740607B2 JPH0740607B2 JP59207862A JP20786284A JPH0740607B2 JP H0740607 B2 JPH0740607 B2 JP H0740607B2 JP 59207862 A JP59207862 A JP 59207862A JP 20786284 A JP20786284 A JP 20786284A JP H0740607 B2 JPH0740607 B2 JP H0740607B2
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- silicon thin
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- active layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6731—Top-gate only TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6745—Polycrystalline or microcrystalline silicon
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、チャネルが形成される活性層を多結晶シリコ
ン薄膜により構成した薄膜トランジスタを製造する方法
に関する。
ン薄膜により構成した薄膜トランジスタを製造する方法
に関する。
従来の技術 従来、この種の薄膜トランジスタとして、例えば第３図
に示すようなMOS型の薄膜トランジスタ（以下MOS TFTと
称する）が知られている。このMOS TFTにおいては、石
英基板１上に多結晶シリコン薄膜２が形成されている。
またこの多結晶シリコン薄膜２の両端には、所定のｎ型
不純物が高濃度にドープされた低抵抗のn+層から成るソ
ース領域３、ドレイン領域４がそれぞれ形成されてい
る。なおMOS TFTの動作時においては、多結晶シリコン
薄膜２中のソース領域３とドレイン領域４との間の部分
にチャネルが形成されるようになっているので、この多
結晶シリコン薄膜２の中間部分が活性層2aを構成してい
る。
に示すようなMOS型の薄膜トランジスタ（以下MOS TFTと
称する）が知られている。このMOS TFTにおいては、石
英基板１上に多結晶シリコン薄膜２が形成されている。
またこの多結晶シリコン薄膜２の両端には、所定のｎ型
不純物が高濃度にドープされた低抵抗のn+層から成るソ
ース領域３、ドレイン領域４がそれぞれ形成されてい
る。なおMOS TFTの動作時においては、多結晶シリコン
薄膜２中のソース領域３とドレイン領域４との間の部分
にチャネルが形成されるようになっているので、この多
結晶シリコン薄膜２の中間部分が活性層2aを構成してい
る。
また上記多結晶シリコン薄膜２上には、SiO2から成るゲ
ート絶縁膜５が形成され、このゲート絶縁膜５上には不
純物がドープされた多結晶シリコン（DOPOS）から成る
ゲート電極６が形成されている。さらに上記多結晶シリ
コン薄膜２及びゲート電極６上には、SiO2から成る絶縁
膜７が形成されている。この絶縁膜７には開口7a,7bが
形成されていて、これらの開口7a,7bを通じてソース領
域３及びドレイン領域４のためのAlから成る取り出し電
極8,9がそれぞれ形成されている。なおゲート電極６に
も取り出し電極（図示せず）が形成されている。
ート絶縁膜５が形成され、このゲート絶縁膜５上には不
純物がドープされた多結晶シリコン（DOPOS）から成る
ゲート電極６が形成されている。さらに上記多結晶シリ
コン薄膜２及びゲート電極６上には、SiO2から成る絶縁
膜７が形成されている。この絶縁膜７には開口7a,7bが
形成されていて、これらの開口7a,7bを通じてソース領
域３及びドレイン領域４のためのAlから成る取り出し電
極8,9がそれぞれ形成されている。なおゲート電極６に
も取り出し電極（図示せず）が形成されている。
なお上述の従来のMOS TFTにおいては、チャネルが形成
される活性層2aを構成している多結晶シリコン薄膜２の
膜厚は通常例えば1500Å程度である。
される活性層2aを構成している多結晶シリコン薄膜２の
膜厚は通常例えば1500Å程度である。
上述の従来のMOS TFTは、次のような欠点を有してい
る。即ち、第１に、活性層2a中の不純物トラップ密度が
大きいため、MOS TFTのしきい値電圧Vthが大きい。第２
に、多結晶シリコン薄膜２の膜厚が例えば1500Å程度の
場合、キャリヤ（本実施例では電子）の実効移動度μ
effは0.01cm2/Vsec以下であって小さい。第３に、ソー
ス領域３及びドレイン領域４と活性層2aとの間に接合に
おけるリーク電流が大きい。第４に、活性層2aの抵抗が
低いばかりでなく膜厚が大きいので、MOS TFTのオフ時
において、外部光によるソース領域３、ドレイン領域４
間のリーク電流が大きい。
る。即ち、第１に、活性層2a中の不純物トラップ密度が
大きいため、MOS TFTのしきい値電圧Vthが大きい。第２
に、多結晶シリコン薄膜２の膜厚が例えば1500Å程度の
場合、キャリヤ（本実施例では電子）の実効移動度μ
effは0.01cm2/Vsec以下であって小さい。第３に、ソー
ス領域３及びドレイン領域４と活性層2aとの間に接合に
おけるリーク電流が大きい。第４に、活性層2aの抵抗が
低いばかりでなく膜厚が大きいので、MOS TFTのオフ時
において、外部光によるソース領域３、ドレイン領域４
間のリーク電流が大きい。
本発明者は、上述の欠点を是正したTFTとして、特願昭5
8−251813号において、活性層を100〜750Åの膜厚の多
結晶シリコン薄膜で構成したMOS TFTを提案した。このM
OS TFTによれば、特にμeffを従来に比べて極めて大き
くすることができた。しかしこの特願昭58−251813号に
おいては、活性層の膜厚が100Å以下の場合の特性につ
いては明らかではなかった。
8−251813号において、活性層を100〜750Åの膜厚の多
結晶シリコン薄膜で構成したMOS TFTを提案した。このM
OS TFTによれば、特にμeffを従来に比べて極めて大き
くすることができた。しかしこの特願昭58−251813号に
おいては、活性層の膜厚が100Å以下の場合の特性につ
いては明らかではなかった。
発明が解決しようとする問題点 本発明は、上述の問題にかんがみ、従来のMOS TFTが有
する上述のような欠点を特に膜厚が100Å以下の多結晶
シリコン薄膜から成る活性層を用いて是正した薄膜トラ
ンジスタを製造する方法を提供することを目的とする。
する上述のような欠点を特に膜厚が100Å以下の多結晶
シリコン薄膜から成る活性層を用いて是正した薄膜トラ
ンジスタを製造する方法を提供することを目的とする。
問題点を解決するための手段 本発明は、チャネルが形成される活性層が絶縁基板上に
形成された多結晶シリコン薄膜により構成された薄膜ト
ランジスタを製造する方法において、上記絶縁基板上に
20〜100Åの膜厚で上記多結晶シリコン薄膜を形成して
この多結晶シリコン薄膜により上記活性層を構成すると
共に、上記多結晶シリコン薄膜上にプラズマ窒化シリコ
ン膜のカバーを設けた状態において熱処理してキャリヤ
の実効移動度を向上させるようにしたものである。
形成された多結晶シリコン薄膜により構成された薄膜ト
ランジスタを製造する方法において、上記絶縁基板上に
20〜100Åの膜厚で上記多結晶シリコン薄膜を形成して
この多結晶シリコン薄膜により上記活性層を構成すると
共に、上記多結晶シリコン薄膜上にプラズマ窒化シリコ
ン膜のカバーを設けた状態において熱処理してキャリヤ
の実効移動度を向上させるようにしたものである。
実施例 以下本発明に係る薄膜トランジスタの製造方法をMOS TF
Tの製造方法に適用した一実施例につき第１図及び第２
図を参照しながら説明する。
Tの製造方法に適用した一実施例につき第１図及び第２
図を参照しながら説明する。
第１図に示す本実施例によるMOS TFTは、活性層を構成
する多結晶シリコン薄膜２の膜厚が60Åと極めて小さい
点と、多結晶シリコン薄膜２上にプラズマ窒化シリコン
膜（図示せず）のカバーが設けられている点とで、第３
図に示す従来のMOS TFTと相違している。なお多結晶シ
リコン薄膜２の膜厚を60Åに選定したのは、次のような
理由による。
する多結晶シリコン薄膜２の膜厚が60Åと極めて小さい
点と、多結晶シリコン薄膜２上にプラズマ窒化シリコン
膜（図示せず）のカバーが設けられている点とで、第３
図に示す従来のMOS TFTと相違している。なお多結晶シ
リコン薄膜２の膜厚を60Åに選定したのは、次のような
理由による。
即ち、本発明者等は、多結晶シリコン薄膜２の膜厚を特
に従来のMOS TFTにおいて用いられているよりも小さい
膜厚範囲（20〜900Å）内で種々に変えてμeffの膜厚依
存性を詳細に測定した結果、第２図に示すように、膜厚
の減少と共にμeffが急激に上昇し、ある膜厚において
極大値をとった後、さらに膜厚が減少するとμeffが再
び減少するという極めて特徴的な変化を示すことを見出
した。なお第２図において、曲線ＡはCVD法により多結
晶シリコン薄膜を被着形成した後、この多結晶シリコン
薄膜の表面を熱酸化して、所定膜厚の多結晶シリコン薄
膜２を形成した本発明の参考例の場合のデータを示し、
曲線Ｂは曲線Ａに示す参考例の場合の試料にプラズマ窒
化シリコン膜のカバーを設けた状態において400℃で４
時間アニールした本発明の実施例の場合のデータをそれ
ぞれ示す。なお実効移動度μeffは、曲線Ａの場合、膜
厚約140Åにおいて極大値7.5cm2/Vsecをとり、また曲線
Ｂの場合、膜厚約180Åにおいて極大値15.0cm2/Vsecを
とる。
に従来のMOS TFTにおいて用いられているよりも小さい
膜厚範囲（20〜900Å）内で種々に変えてμeffの膜厚依
存性を詳細に測定した結果、第２図に示すように、膜厚
の減少と共にμeffが急激に上昇し、ある膜厚において
極大値をとった後、さらに膜厚が減少するとμeffが再
び減少するという極めて特徴的な変化を示すことを見出
した。なお第２図において、曲線ＡはCVD法により多結
晶シリコン薄膜を被着形成した後、この多結晶シリコン
薄膜の表面を熱酸化して、所定膜厚の多結晶シリコン薄
膜２を形成した本発明の参考例の場合のデータを示し、
曲線Ｂは曲線Ａに示す参考例の場合の試料にプラズマ窒
化シリコン膜のカバーを設けた状態において400℃で４
時間アニールした本発明の実施例の場合のデータをそれ
ぞれ示す。なお実効移動度μeffは、曲線Ａの場合、膜
厚約140Åにおいて極大値7.5cm2/Vsecをとり、また曲線
Ｂの場合、膜厚約180Åにおいて極大値15.0cm2/Vsecを
とる。
第２図に示す本発明の参考例及び実施例においては、多
結晶シリコン薄膜２の膜厚を上述のように60Åに選定し
ているため、第２図から明らかなように、μeffを曲線
Ａの場合には約6.5cm2/Vsec、また曲線Ｂの場合には約1
1.0cm2/Vsecと極めて大きい値にすることができる。
結晶シリコン薄膜２の膜厚を上述のように60Åに選定し
ているため、第２図から明らかなように、μeffを曲線
Ａの場合には約6.5cm2/Vsec、また曲線Ｂの場合には約1
1.0cm2/Vsecと極めて大きい値にすることができる。
さらに第２図に示す曲線Ｂのデータの測定に用いたと同
様な多結晶シリコン薄膜２により活性層を構成したMOS
TFTにつき、トランジスタのオフ時におけるソース領域
３、ドレイン領域４間のリーク電流Ioff及びしきい値電
圧Vthを測定した結果、表Ｉに示すような結果が得られ
た（μeffの値も併せて示す）。なおこのMOS TFTにおい
ては、W/L＝100μm/10μｍ（W:チャネル幅、L:チャネル
長）、ゲート絶縁膜５の膜厚＝1000Åである。
様な多結晶シリコン薄膜２により活性層を構成したMOS
TFTにつき、トランジスタのオフ時におけるソース領域
３、ドレイン領域４間のリーク電流Ioff及びしきい値電
圧Vthを測定した結果、表Ｉに示すような結果が得られ
た（μeffの値も併せて示す）。なおこのMOS TFTにおい
ては、W/L＝100μm/10μｍ（W:チャネル幅、L:チャネル
長）、ゲート絶縁膜５の膜厚＝1000Åである。
この表Ｉから明らかなように、上述の実施例のように多
結晶シリコン薄膜２の膜厚を60Åに選定した場合、μ
effが11.0cm2/Vsecと極めて大きいのみならず、Ioff及
びVthをそれぞれ４×10-12Ａ、4.3Vと従来に比べて極め
て小さくすることができる。なお上述のように実効移動
度μeffが大きくなると共にしきい値電圧Vthが低くなる
のは、活性層2aの膜厚が、MOS TFTのゲート電極６に通
常の大きさのゲート電圧を印加した場合にこの活性層2a
に誘起されるチャネルの厚さよりも小さくなっているた
めであると考えられる。またIoffが従来に比べて小さく
なったのは、多結晶シリコン膜厚２の膜厚が小さくなっ
た分だけ活性層2aの抵抗を見かけ上大きくすることがで
きると共に、この活性層2aの体積を小さくすることがで
きるので、外部光によるソース領域３、ドレイン領域４
間のリーク電流を小さくすることができるためであると
考えられる。のみならず、上述の実施例によれば、多結
晶シリコン薄膜２の膜厚が従来に比べて極めて小さいの
で、ソース領域３及びドレイン領域４と活性層2aとの間
の接合の面積が従来に比べて小さくなり、この分だけ接
合リーク電流を小さくすることができる。
結晶シリコン薄膜２の膜厚を60Åに選定した場合、μ
effが11.0cm2/Vsecと極めて大きいのみならず、Ioff及
びVthをそれぞれ４×10-12Ａ、4.3Vと従来に比べて極め
て小さくすることができる。なお上述のように実効移動
度μeffが大きくなると共にしきい値電圧Vthが低くなる
のは、活性層2aの膜厚が、MOS TFTのゲート電極６に通
常の大きさのゲート電圧を印加した場合にこの活性層2a
に誘起されるチャネルの厚さよりも小さくなっているた
めであると考えられる。またIoffが従来に比べて小さく
なったのは、多結晶シリコン膜厚２の膜厚が小さくなっ
た分だけ活性層2aの抵抗を見かけ上大きくすることがで
きると共に、この活性層2aの体積を小さくすることがで
きるので、外部光によるソース領域３、ドレイン領域４
間のリーク電流を小さくすることができるためであると
考えられる。のみならず、上述の実施例によれば、多結
晶シリコン薄膜２の膜厚が従来に比べて極めて小さいの
で、ソース領域３及びドレイン領域４と活性層2aとの間
の接合の面積が従来に比べて小さくなり、この分だけ接
合リーク電流を小さくすることができる。
なお上述の実施例においては、多結晶シリコン薄膜2aの
薄膜を60Åに選定したが、これに限定されるものでは勿
論なく、20〜100Åの範囲の薄膜であればよい。
薄膜を60Åに選定したが、これに限定されるものでは勿
論なく、20〜100Åの範囲の薄膜であればよい。
発明の効果 本発明に係る薄膜トランジスタによれば、活性層を構成
する多結晶シリコン薄膜の膜厚を20〜100Åに構成して
いるので、しきい値電圧Vthを極めて低くすることがで
きると共に、実効移動度μeffを極めて大きくすること
ができ、またソース領域及びドレイン領域の接合のリー
ク電流並びにソース領域、ドレイン領域間のリーク電流
Ioffを極めて小さくすることができる。
する多結晶シリコン薄膜の膜厚を20〜100Åに構成して
いるので、しきい値電圧Vthを極めて低くすることがで
きると共に、実効移動度μeffを極めて大きくすること
ができ、またソース領域及びドレイン領域の接合のリー
ク電流並びにソース領域、ドレイン領域間のリーク電流
Ioffを極めて小さくすることができる。
また、活性層を構成する多結晶シリコン薄膜の膜厚を20
〜100Åに構成するだけでなく、多結晶シリコン薄膜上
にプラズマ窒化シリコン膜のカバーを設けた状態におい
て熱処理してキャリアの実効移動度を向上させるように
したので、しきい値電圧Vthをさらに小さくすることが
でき、また、実効移動度μeffをさらに大きくすること
ができ、しかも、高温BT試験などにおいてトラップ密度
が変化して特性の変化を生じることがなく、さらに、外
部からの不純物により多結晶シリコン薄膜が汚染されて
特性の劣化を生じることもない。
〜100Åに構成するだけでなく、多結晶シリコン薄膜上
にプラズマ窒化シリコン膜のカバーを設けた状態におい
て熱処理してキャリアの実効移動度を向上させるように
したので、しきい値電圧Vthをさらに小さくすることが
でき、また、実効移動度μeffをさらに大きくすること
ができ、しかも、高温BT試験などにおいてトラップ密度
が変化して特性の変化を生じることがなく、さらに、外
部からの不純物により多結晶シリコン薄膜が汚染されて
特性の劣化を生じることもない。
第１図は本発明に係る薄膜トランジスタをMOS TFTに適
用した一実施例を示す断面図、第２図は第１図に示すMO
S TFTにおいて活性層を構成する多結晶シリコン薄膜の
膜厚と実効移動度μeffとの関係を示すグラフ、第３図
は活性層を多結晶シリコン薄膜により構成した従来のMO
S TFTの構造を示す断面図である。 なお図面に用いられた符号において、 １……石英基板 ２……多結晶シリコン薄膜 2a……活性層 ３……ソース領域 ４……ドレイン領域 ５……ゲート絶縁膜 ６……ゲート電極 8,9……取り出し電極 である。
用した一実施例を示す断面図、第２図は第１図に示すMO
S TFTにおいて活性層を構成する多結晶シリコン薄膜の
膜厚と実効移動度μeffとの関係を示すグラフ、第３図
は活性層を多結晶シリコン薄膜により構成した従来のMO
S TFTの構造を示す断面図である。 なお図面に用いられた符号において、 １……石英基板 ２……多結晶シリコン薄膜 2a……活性層 ３……ソース領域 ４……ドレイン領域 ５……ゲート絶縁膜 ６……ゲート電極 8,9……取り出し電極 である。
Claims (1)
- 【請求項１】チャネルが形成される活性層が絶縁基板上
に形成された多結晶シリコン薄膜により構成された薄膜
トランジスタを製造する方法において、 上記絶縁基板上に20〜100Åの膜厚で上記多結晶シリコ
ン薄膜を形成してこの多結晶シリコン薄膜により上記活
性層を構成すると共に、 上記多結晶シリコン薄膜上にプラズマ窒化シリコン膜の
カバーを設けた状態において熱処理してキャリヤの実効
移動度を向上させるようにしたことを特徴とする薄膜ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59207862A JPH0740607B2 (ja) | 1984-10-03 | 1984-10-03 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59207862A JPH0740607B2 (ja) | 1984-10-03 | 1984-10-03 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6185868A JPS6185868A (ja) | 1986-05-01 |
| JPH0740607B2 true JPH0740607B2 (ja) | 1995-05-01 |
Family
ID=16546769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59207862A Expired - Lifetime JPH0740607B2 (ja) | 1984-10-03 | 1984-10-03 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740607B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69326123T2 (de) * | 1992-06-24 | 1999-12-23 | Seiko Epson Corp., Tokio/Tokyo | Dünnfilmtransistor und verfahren zur herstellung eines dünnfilmtransistors |
| JPH07335906A (ja) * | 1994-06-14 | 1995-12-22 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体装置およびその作製方法 |
| US6337232B1 (en) | 1995-06-07 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region |
| JP3955409B2 (ja) * | 1999-03-17 | 2007-08-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3992976B2 (ja) | 2001-12-21 | 2007-10-17 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4030758B2 (ja) | 2001-12-28 | 2008-01-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182272A (ja) * | 1982-04-19 | 1983-10-25 | Seiko Epson Corp | 薄膜トランジスタ |
-
1984
- 1984-10-03 JP JP59207862A patent/JPH0740607B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6185868A (ja) | 1986-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |