JPH0740647B2 - 電界効果トランジスタ回路 - Google Patents
電界効果トランジスタ回路Info
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- JPH0740647B2 JPH0740647B2 JP21112685A JP21112685A JPH0740647B2 JP H0740647 B2 JPH0740647 B2 JP H0740647B2 JP 21112685 A JP21112685 A JP 21112685A JP 21112685 A JP21112685 A JP 21112685A JP H0740647 B2 JPH0740647 B2 JP H0740647B2
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- 230000009977 dual effect Effects 0.000 claims description 31
- 238000010586 diagram Methods 0.000 description 9
- 101150073536 FET3 gene Proteins 0.000 description 6
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- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
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Landscapes
- Amplitude Modulation (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、特に周波数混合回路（以下ミクサと省略す
る）あるいは変調回路に使用する、電界効果トランジス
タ（以下FETと省略する）回路に関するものである。
る）あるいは変調回路に使用する、電界効果トランジス
タ（以下FETと省略する）回路に関するものである。
（従来の技術） 最近、通信情報網がますます広がり、通信や放送に使用
する高周波が、VHF帯やUHF帯からSHF帯へと広がってい
る。これら高周波用の通信機器には、ミクサまたは変調
回路が不可欠である。特に、高周波に優れた特性を有す
るGaAsを用いたミクサまたは変調回路が使われ始めてい
る。これらミクサまたは変調回路の基本回路素子として
は、ダイオード、シングルゲートFET、あるいはデュア
ルゲートFET等があるが、特にSHF帯などの高周波では、
高利得で、入出力分離が容易で、整合回路が小さくなる
デュアルゲートFETが多用されている。
する高周波が、VHF帯やUHF帯からSHF帯へと広がってい
る。これら高周波用の通信機器には、ミクサまたは変調
回路が不可欠である。特に、高周波に優れた特性を有す
るGaAsを用いたミクサまたは変調回路が使われ始めてい
る。これらミクサまたは変調回路の基本回路素子として
は、ダイオード、シングルゲートFET、あるいはデュア
ルゲートFET等があるが、特にSHF帯などの高周波では、
高利得で、入出力分離が容易で、整合回路が小さくなる
デュアルゲートFETが多用されている。
従来のミクサを、第５図に示す従来のミクサ・マイクロ
波集積回路（以下ミクサMMICと省略する）の高周波等価
回路図を参照して説明する。第５図において、高周波信
号入力端子１に入力された高周波信号は、整合回路２を
通って、デュアルゲートFET3の第１ゲート４に、また、
局発信号入力端子５に入力された局部発振信号は、整合
回路６を通って、デュアルゲートFET3の第２ゲート７に
入力される。デュアルゲートFET3で混合されて、デュア
ルゲートFET3のドレイン８から出力される中間周波数信
号は、インダクタンス９とコンデンサ10,11とからなる
整合回路を通って、シングルゲートFET12で増幅され
て、出力端子13から出力される。なお、デュアルゲート
FET3のソース14は接地され、ドレイン８は、図示してい
ないが、負荷抵抗器15を介してソース14とドレイン８と
の間に３〜5Vの直流電圧が印加されるように回路構成さ
れている。前記の通り、高周波信号と局部発振信号は、
整合回路２と整合回路６とで別々に整合されるので、良
く整合し、かつ、デュアルゲートFETの特長として、両
信号の分離も非常に良い。
波集積回路（以下ミクサMMICと省略する）の高周波等価
回路図を参照して説明する。第５図において、高周波信
号入力端子１に入力された高周波信号は、整合回路２を
通って、デュアルゲートFET3の第１ゲート４に、また、
局発信号入力端子５に入力された局部発振信号は、整合
回路６を通って、デュアルゲートFET3の第２ゲート７に
入力される。デュアルゲートFET3で混合されて、デュア
ルゲートFET3のドレイン８から出力される中間周波数信
号は、インダクタンス９とコンデンサ10,11とからなる
整合回路を通って、シングルゲートFET12で増幅され
て、出力端子13から出力される。なお、デュアルゲート
FET3のソース14は接地され、ドレイン８は、図示してい
ないが、負荷抵抗器15を介してソース14とドレイン８と
の間に３〜5Vの直流電圧が印加されるように回路構成さ
れている。前記の通り、高周波信号と局部発振信号は、
整合回路２と整合回路６とで別々に整合されるので、良
く整合し、かつ、デュアルゲートFETの特長として、両
信号の分離も非常に良い。
（発明が解決しようとする問題点） しかしながら、前記従来のミクサでは、デュアルゲート
FET出力の、中間周波数に対する出力インピーダンスが
非常に大きくなる。例えば、GaAs・MES・FETを用いて、
300μｍ×１μｍのゲートでデュアルゲートFETを形成す
ると、その出力インピーダンスは、2000Ωにもなり、同
一サイズのシングルゲートFETの出力インピーダンス200
〜300Ωに比べてかなり高い。このように出力インピー
ダンスが高いと、後段の増幅器との整合回路が巨大にな
ったり、使用できる周波数帯域が非常に狭くなるという
問題点があった。
FET出力の、中間周波数に対する出力インピーダンスが
非常に大きくなる。例えば、GaAs・MES・FETを用いて、
300μｍ×１μｍのゲートでデュアルゲートFETを形成す
ると、その出力インピーダンスは、2000Ωにもなり、同
一サイズのシングルゲートFETの出力インピーダンス200
〜300Ωに比べてかなり高い。このように出力インピー
ダンスが高いと、後段の増幅器との整合回路が巨大にな
ったり、使用できる周波数帯域が非常に狭くなるという
問題点があった。
（問題点を解決するための手段） 前記問題点を解決するために、本発明は、ソースとドレ
イン間の電圧を0.5〜1.0Vに設定したデュアルゲートFET
回路を提供するものである。
イン間の電圧を0.5〜1.0Vに設定したデュアルゲートFET
回路を提供するものである。
（作 用） 前記構成によれば、デュアルゲートFETが非飽和領域で
動作して、その出力インピーダンスが著しく低くなるた
め、後段の増幅器との間の整合回路を著しく簡略化もし
くは省略することができる。
動作して、その出力インピーダンスが著しく低くなるた
め、後段の増幅器との間の整合回路を著しく簡略化もし
くは省略することができる。
（実施例） 本発明のミクサの一実施例を、第１図ないし第４図を参
照して説明する。
照して説明する。
第１図は、本発明の一実施例のミクサMMICの回路図を示
し、高周波信号入力端子１に入力された高周波信号は、
整合回路２を通って、デュアルゲートFET3の第１ゲート
４に、また、局発信号入力端子５に入力された局部発振
信号は、整合回路６を通って、デュアルゲートFET3の第
２ゲート７に入力される。デュアルゲートFET3で混合さ
れて、デュアルゲートFET3のドレイン８から出力される
中間周波数信号は、負荷抵抗器9aとコンデンサ10からな
る負荷回路と並列なコンデンサ11を介して、シングルゲ
ートFET12で増幅され、出力端子13から出力される。な
おデュアルゲートFET3のソース14は接地され、ドレイン
８は、負荷抵抗器9aを介して、直流電源16を通じて、ソ
ース14とドレイン８との間に0.5〜1.0Vの電圧が印加さ
れる回路構成となっている。
し、高周波信号入力端子１に入力された高周波信号は、
整合回路２を通って、デュアルゲートFET3の第１ゲート
４に、また、局発信号入力端子５に入力された局部発振
信号は、整合回路６を通って、デュアルゲートFET3の第
２ゲート７に入力される。デュアルゲートFET3で混合さ
れて、デュアルゲートFET3のドレイン８から出力される
中間周波数信号は、負荷抵抗器9aとコンデンサ10からな
る負荷回路と並列なコンデンサ11を介して、シングルゲ
ートFET12で増幅され、出力端子13から出力される。な
おデュアルゲートFET3のソース14は接地され、ドレイン
８は、負荷抵抗器9aを介して、直流電源16を通じて、ソ
ース14とドレイン８との間に0.5〜1.0Vの電圧が印加さ
れる回路構成となっている。
従来は、FETを飽和領域にして高利得を得るために、デ
ュアルゲートFET3のソースとドレイン間の電圧を３〜5V
に設定していたので、デュアルゲートFET3の出力インピ
ーダンスが非常に高くなっていたが、本発明の実施例で
は、デュアルゲートFET3のソースとドレイン間の電圧を
0.5〜1.0Vに設定したことにより、FET3は非飽和領域で
動作することになって、出力インピーダンスを従来の1/
5〜1/10まで低くしている。第２図は、本発明のミクサ
の一実施例における、デュアルゲートFETのソースとド
レイン間の電圧と出力インピーダンスの関係図を示し、
デュアルゲートFET3を、ゲート幅300μｍのGaAs・MES・
FETで形成し、デュアルゲートFET3のソースとドレイン
間の電圧を0.5〜1.0Vに設定することにより、中間周波
数１〜2G Hzにおいて、出力インピーダンスは、従来の2
000Ω程度に対して、200〜400Ω程度に下がる。出力イ
ンピーダンスが下がると、後段の増幅器との整合が非常
にとりやすくなり、大きな整合回路が不要となり、例え
ば、第１図に示すように負荷抵抗器9aのみで整合するこ
とができる。また、使用できる周波数帯域も２〜４倍増
大する。
ュアルゲートFET3のソースとドレイン間の電圧を３〜5V
に設定していたので、デュアルゲートFET3の出力インピ
ーダンスが非常に高くなっていたが、本発明の実施例で
は、デュアルゲートFET3のソースとドレイン間の電圧を
0.5〜1.0Vに設定したことにより、FET3は非飽和領域で
動作することになって、出力インピーダンスを従来の1/
5〜1/10まで低くしている。第２図は、本発明のミクサ
の一実施例における、デュアルゲートFETのソースとド
レイン間の電圧と出力インピーダンスの関係図を示し、
デュアルゲートFET3を、ゲート幅300μｍのGaAs・MES・
FETで形成し、デュアルゲートFET3のソースとドレイン
間の電圧を0.5〜1.0Vに設定することにより、中間周波
数１〜2G Hzにおいて、出力インピーダンスは、従来の2
000Ω程度に対して、200〜400Ω程度に下がる。出力イ
ンピーダンスが下がると、後段の増幅器との整合が非常
にとりやすくなり、大きな整合回路が不要となり、例え
ば、第１図に示すように負荷抵抗器9aのみで整合するこ
とができる。また、使用できる周波数帯域も２〜４倍増
大する。
第３図は、本発明のミクサの一実施例における、デュア
ルゲートFETのソースとドレイン間の電圧と変換利得の
関係図を示し、ソースとドレイン間の電圧を0.5〜1.0V
に設定すると、FETの非飽和領域であるため、変換利得
は若干小さくなるが、前記非飽和領域に存在する最適点
では、従来に対して1dB以内の利得減少である。しか
も、後段の増幅器との整合が良くなるので、全体として
の利得は改善される。
ルゲートFETのソースとドレイン間の電圧と変換利得の
関係図を示し、ソースとドレイン間の電圧を0.5〜1.0V
に設定すると、FETの非飽和領域であるため、変換利得
は若干小さくなるが、前記非飽和領域に存在する最適点
では、従来に対して1dB以内の利得減少である。しか
も、後段の増幅器との整合が良くなるので、全体として
の利得は改善される。
第４図は、本発明のミクサの一実施例における、デュア
ルゲートFETのソースとドレイン間の電圧と雑音指数と
の関係図を示し、雑音指数は、0.5〜1.0Vの電圧域で極
小特性となり、その極小点でみると、従来例に対して1d
B以内の劣化でとどまることになる。また、デュアルゲ
ートFET3のソースとドレイン間の電圧が、0.5V未満およ
び1.0Vを超える非飽和領域では、第３図及び第４図から
わかるように、変換利得、雑音指数ともに従来より劣化
する。
ルゲートFETのソースとドレイン間の電圧と雑音指数と
の関係図を示し、雑音指数は、0.5〜1.0Vの電圧域で極
小特性となり、その極小点でみると、従来例に対して1d
B以内の劣化でとどまることになる。また、デュアルゲ
ートFET3のソースとドレイン間の電圧が、0.5V未満およ
び1.0Vを超える非飽和領域では、第３図及び第４図から
わかるように、変換利得、雑音指数ともに従来より劣化
する。
前記のように、本発明によれば、デュアルゲートFETの
ソースとドレイン間の電圧を、0.5〜1.0Vに設定するこ
とにより、ミクサを著しく広周波数帯域化、小型化する
ことができる。なお、本発明の実施例は、ミクサに関し
ての説明であるが、変調器に関しても同様の効果が得ら
れる。
ソースとドレイン間の電圧を、0.5〜1.0Vに設定するこ
とにより、ミクサを著しく広周波数帯域化、小型化する
ことができる。なお、本発明の実施例は、ミクサに関し
ての説明であるが、変調器に関しても同様の効果が得ら
れる。
（発明の効果） 前記のように、本発明によれば、ミクサあるいは変調回
路の基本構成素子として用いた、デュアルゲートFETの
ソースとドレイン間の電圧を0.5〜1.0Vに設定すること
により、デュアルゲートFETが非飽和領域で動作するこ
とになるので、中間周波数に対する出力インピーダンス
を下げることが可能になる。前記のように、出力インピ
ーダンスを下げることにより、後段の増幅器との整合回
路を著しく簡略化、あるいは省略することができるとと
もに、変換利得を大幅に低減させることなく、周波数帯
域を２〜４倍程度にまで広げることができるので、実用
的効果は大きい。
路の基本構成素子として用いた、デュアルゲートFETの
ソースとドレイン間の電圧を0.5〜1.0Vに設定すること
により、デュアルゲートFETが非飽和領域で動作するこ
とになるので、中間周波数に対する出力インピーダンス
を下げることが可能になる。前記のように、出力インピ
ーダンスを下げることにより、後段の増幅器との整合回
路を著しく簡略化、あるいは省略することができるとと
もに、変換利得を大幅に低減させることなく、周波数帯
域を２〜４倍程度にまで広げることができるので、実用
的効果は大きい。
第１図は、本発明の一実施例のミクサMMICに回路図、第
２図は、本発明のミクサの一実施例における、デュアル
ゲートFETのソースとドレインの間の電圧に対する出力
インピーダンスの関係図、第３図は、前記実施例におけ
る、デュアルゲートFETのソースとドレインの間の電圧
に対する変換利得の関係図、第４図は、前記実施例にお
ける、デュアルゲートFETのソースとドレインの間の電
圧に対する雑音指数の関係図、第５図は、従来のミクサ
MMICの回路図を示す。 １……高周波信号入力端子、2,6……整合回路、３……
デュアルゲートFET、４……FETの第１ゲート、５……局
発信号入力端子、７……FETの第２ゲート、８……FETの
ドレイン、９……インダクタンス、9a……負荷抵抗器、
10,11……コンデンサ、12……シングルゲートFET、13…
…出力端子、14……FETのソース、16……直流電源。
２図は、本発明のミクサの一実施例における、デュアル
ゲートFETのソースとドレインの間の電圧に対する出力
インピーダンスの関係図、第３図は、前記実施例におけ
る、デュアルゲートFETのソースとドレインの間の電圧
に対する変換利得の関係図、第４図は、前記実施例にお
ける、デュアルゲートFETのソースとドレインの間の電
圧に対する雑音指数の関係図、第５図は、従来のミクサ
MMICの回路図を示す。 １……高周波信号入力端子、2,6……整合回路、３……
デュアルゲートFET、４……FETの第１ゲート、５……局
発信号入力端子、７……FETの第２ゲート、８……FETの
ドレイン、９……インダクタンス、9a……負荷抵抗器、
10,11……コンデンサ、12……シングルゲートFET、13…
…出力端子、14……FETのソース、16……直流電源。
Claims (1)
- 【請求項１】周波数混合回路あるいは変調回路に用いら
れたデュアルゲートFETのソースとドレインの間の電圧
が、0.5Vから1.0Vの間に設定されていることを特徴とす
る電界効果トランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21112685A JPH0740647B2 (ja) | 1985-09-26 | 1985-09-26 | 電界効果トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21112685A JPH0740647B2 (ja) | 1985-09-26 | 1985-09-26 | 電界効果トランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6272210A JPS6272210A (ja) | 1987-04-02 |
| JPH0740647B2 true JPH0740647B2 (ja) | 1995-05-01 |
Family
ID=16600819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21112685A Expired - Lifetime JPH0740647B2 (ja) | 1985-09-26 | 1985-09-26 | 電界効果トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740647B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05259745A (ja) * | 1992-03-11 | 1993-10-08 | Sumitomo Electric Ind Ltd | ミキサ回路 |
| JP3148010B2 (ja) * | 1992-09-11 | 2001-03-19 | 住友電気工業株式会社 | ミキサ回路 |
| US5602501A (en) * | 1992-09-03 | 1997-02-11 | Sumitomo Electric Industries, Ltd. | Mixer circuit using a dual gate field effect transistor |
| JPH06224448A (ja) * | 1993-01-26 | 1994-08-12 | Sumitomo Electric Ind Ltd | 半導体装置 |
-
1985
- 1985-09-26 JP JP21112685A patent/JPH0740647B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6272210A (ja) | 1987-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |