JPH0740663B2 - タイマ−回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、基本クロックパルスに同期し、正確な時間を
カウントするタイマー回路に関するものである。

従来の技術 従来のタイマー回路は、たとえば、システムの構成に付
随して用いる場合、第４図のようになっており、原発振
の信号が基本クロックパルス発生回路１に入り、この出
力のクロックパルスがタイマー回路２に入り、これをカ
ウントすることにより、タイマーとしての機能を持た
せ、併せて、基本クロックパルス発生回路１のクロック
はシステム３に導入され、これによりシステムクロック
パルス（基本クロックパルス）及び、システムに同期し
たタイマー出力を得ている。基本クロックパルス発生回
路１とは原発振の信号を分周し、例えばシステム３に対
し４相の基本クロックパルスなど、システムに必要な基
本クロックを作成する回路である。この場合、タイマー
回路２は原発振の信号より作成された基本クロックパル
スをカウントするため、基本クロックパルスの周波数が
変化しない限り正確なタイマーとして動作していた。

発明が解決しようとする問題点 従来例では、タイマー回路２は基本クロック（システム
クロック）をカウントしているため、基本クロックが、
例えば、第５図の例1,あるいは例２の基本クロックパル
スの様に４相S0〜S3の基本クロックのうち、いずれかの
クロックパルスの周期の一部が時間的変化するようなシ
ステムに応用した場合、タイマー回路２でカウントする
クロックパルスも、その周期が変化し、そのカウントの
精度が劣り、正確なタイマーとしての機能を持たなくな
る。また原発振の信号を単に分周した信号によりタイマ
ー回路を動作させると、そのタイマーカウント値がシス
テムに対し正確に同期していることを保障し得ず、シス
テム構成上大変難しい問題となる。

問題点を解決するための手段 本発明は、上記の問題点を解決するために、複数種類の
基本クロックパルスを発生する基本クロック発生回路
と、基本クロックパルスの周期よりも長い周期でかつ一
定周期の分周パルスを出力する分周回路と、分周パルス
を入力する同期回路とを備え、同期回路は分周パルスの
１周期あたりに１パルスの割合で、かつ基本クロックパ
ルスの１つに同期した出力パルスを発生し、同期回路の
発生した出力パルスをタイマーのカウントクロックパル
スとするタイマー回路である。

作用 本発明によると、基本クロックパルスの周期が時間的に
変化しても、そのクロックパルスのエッジを検出して、
それに追随する同期回路を有するので、その同期回路の
信号をカウントすることによって、基本クロックパルス
に正確に同期したタイマー回路を実現できる。また、こ
の同期回路は一定周期の分周パルスを基にして分周パル
スの１周期あたりに１パルスの信号を発生させているの
で、タイマーとしての正確性を保つことができる。

実施例 本発明を、第１図に示す実施例回路構成により、詳しく
述べる、基本クロック発生回路１は原発振の信号を分周
し、例えば第５図に示すような４相の基本クロックパル
ス（S0,S1,S2,S3）を、原発振の信号の立上りエッジに
より作成する回路である。分周回路４は原発振の信号を
その立下りエッジにより信号を作成して分周する回路で
あり、この信号は基本クロックに対しては同期していな
い。同期回路５は分周回路４の出力を基本クロックパル
スに対し同期した信号に変換する回路であり、タイマー
回路２は同期回路５の出力パルスをカウントするカウン
ターである。分周回路４は、第２図に示すように、４段
の立下りエッジアクティブＴ型フリップフロップ６によ
り構成されている。この図の例では原発振の信号を16分
周したパルスが出力されることになる。基本クロックパ
ルスは原発振の信号の立上りエッジにより生成され、分
周回路４の出力は原発振の信号の立下りエッジにより生
成される。同期回路５は、第３図に示すように、２組の
立上りエッジアクティブＴ型フリップフロップ７および
ラッチ回路８と、ORゲート９ならびにANDゲート10とに
より構成される。この回路により４相の基本クロックパ
ルスS0〜S3の一周期内に分周回路４の出力の立上りエッ
ジが存在するとき、それをＴ型フリップフロップ７およ
びラッチ回路８で検出し、基本クロックパルス中の第４
相パルスS3に同期したパルスを作成する。すなわち分周
パルスの１周期は基本クロックパルスの１周期よりも長
くなっているので、基本クロックパルスの１周期内に分
周回路の立ち上がりエッジが２つ以上存在せず、１つあ
るか無いかである。従って、そのエッジが存在する場合
には、同期回路５がこのエッジに基づいてパルスS3に同
期したパルスを出力する。そしてこのパルスをタイマー
回路２のカウントクロックパルスにする。

同期回路５の動作について第６図（ａ）および第６図
（ｂ）を用いて、さらに詳細に説明する。第６図（ａ）
および第６（ｂ）は第３図に表した同期回路５の動作を
示す信号タイミングチャートである。同図（ａ）は動作
の前半を示し、同図（ｂ）は動作の後半を示す。また、
両図に示す信号波形は（ａ）から（ｂ）へ連続してい
る。また、同図（ａ）および（ｂ）において、「原発
振」は原発振の信号を示しており、「S0〜S3」は第１図
の基本クロック発生回路１から発生する４つの基本クロ
ックパルスを示している。また「分周パルス」は第１図
における分周回路４が出力するパルスであり、「７−
１」から「10−１」の信号は第３鵜の同期回路図におい
て同じ符号を付けた出力点の信号を示している。

同図（ａ）に示すように一定周期の原発振信号に基づい
てS0〜S3の４つの基本クロックパルスが発生する。な
お、この実施例では基本クロックパルスS1の周期が時間
的に変化している場合を示している。また分周回路４で
は原発振信号を16分周した分周パルスを作成し出力す
る。従ってこの分周パルスは基本クロックパルスに影響
を受けておらず、直接、原発振信号に基づいて発生して
おり、一定の周期である。また、この分周パルスの周期
は基本クロックパルスの周期よりも長くなっている。こ
のためこれらのパルスの間には、基本クロックパルスの
１周期あたりに分周パルスの立ち上がりエッジが１つあ
るか無いかの関係が成り立っている。

この分周パルスは同期回路５の２つのＴ型フリップフロ
ップ７に入力する。２つのＴ型フリップフロップ７はそ
れぞれ基本クロックパルスS1およびS2をリセット信号と
している。これらのＴ型フリップフロップ７は、いずれ
も立ち上がりエッジアクティブであるので、その出力波
形はは７−１および７−２の様になる。すなわち基本ク
ロックパルスの周期よりも長い間隔の立ち上がりエッジ
を有する分周パルスが立ち上がりエッジアクティブのＴ
型フリップフロップに入力するのであるから、出力波形
の７−１あるいは７−２の立ち上がりも長い周期にな
る。またＴ型フリップフロップを２つ用いている理由
は、分周パルスの立ち上がりエッジとフリップフロップ
をリセットするタイミングとが偶然一致し、本実施例の
信号波形７−１の場合のようにパルスが出力されない場
合でも、リセットタイミングの異なるフリップフロップ
が他にあれば信号波形７−２のようにパルスを出力する
ことができるからである。このように２つのＴ型フリッ
プフロップは、一方からパルスが発生しない場合に他方
を補完する関係にある。

２つのＴ型フリップフロップ７から出力された信号７−
１および７−２はそれぞれ２つのラッチ回路８に入力す
る。これらのラッチ回路８には基本クロックパルスS0お
よびS1を入力している。ラッチ回路８は基本クロックパ
ルスの立ち上がりのタイミングで入力信号７−１および
７−２をそのまま出力し、基本クロックパルスの次の立
ち上がりが来るまでは出力状態を保持し続ける。従っ
て、ラッチ回路８の出力は信号波形８−１および８−２
のようになる。

信号波形８−１および８−２はORゲート９に入力し、信
号波形９−１が出力される。そして、この信号波形９−
１はANDゲート10に入力して基本クロックパルスS3との
論理積をとった結果、信号波形10−１が得られる。この
信号波形10−１が同期回路５の出力となる。

このように基本クロックパルスS3との論理積をとること
で基本クロックパルスに同期した出力信号波形10−１を
得ることができるのであるが、本実施例ではラッチ回路
８で信号波形をある程度遅延させることによりパルスの
幅を広げ、これにより後で基本クロックパルスS3との論
理積を確実にとれるようにしている。

またこの信号波形10−１のパルスは分周パルスの立ち上
がりエッジに基づいて作られているので、このパルスは
分周パルスの１周期あたり１つの割合で正しく発生す
る。第６図（ｂ）に示すように、基本クロックパルスの
周期に時間変動があっても、信号波形10−１のパルスは
分周パルスの１周期に必ず１つ発生している。このよう
にこの信号10−１をカウントパルスとしてタイマー回路
を駆動すれば、タイマーの正確性を担保することができ
る。

但し、一方でこのパルスは時間的変動の有り得る基本ク
ロックパルスにも同期しているので短い間隔で（ミクロ
的に）見れば小さなズレはある。第６図（ａ）から同図
（ｂ）にかけて信号10−１を見てもパルス発生の周期に
ずれがあることがわかる。しかし、分周パルス１周期の
間にパルスが１つだけ発生するという意味では一定であ
り、長い間隔で（マクロ的にば）見れば、一定周期の分
周パルスに同期している。現実のタイマーでは数μ秒単
位の精度は必要なく、数秒単位の精度が重要になる。本
実施例の構成を用いれば、数μ秒の誤差があるかもしれ
ないが、５秒経過したときでも、また50秒経過したとき
でも、正しく５秒あるいは50秒をカウントできるタイマ
ーを提供できる。

このように、基本クロックパルスのいずれかの周期が時
間的に変化した場合でも、その変化した基本クロックパ
ルスを検出し、タイマーを動作させることができる。ま
た、タイマー回路に供給されるパルスは一定周期の分周
パルス１周期あたりに１パルスの割合で作成されるの
で、タイマーとして数μ秒等の細かい狂いがあっても、
秒単位では正確なタイマーとして機能する。

以上の回路構成により、基本クロックパルスの周期が変
化した場合でも正確なタイマーカウントが実行でき、ま
たタイマーカウント値を直接システムの方から読むこと
が可能となる。

発明の効果 以上説明したように、本発明によれば簡単な制御回路に
より、基本クロックパルスの周期が変化するシステムに
対しても、同基本クロックパルスに同期した正確なタイ
マーの実現が可能となり、たとえば、システムとして、
CPU等と、RAMの読出し，書込み及び、ROMの読出し等の
アクセスタイムの問題で基本クロックパルスのある相の
パルス長を時間的に変化させるようなシステムを構成し
た場合にも、正確なタイマー回路の実現が可能となる。

【図面の簡単な説明】

第１図は本発明一実施例の回路構成図、第２図は本発明
実施例中の要部分周回路図、第３図は同じく同期回路
図、第４図は従来例回路構成図、第５図は典型的な信号
タイミング図、第６図は本発明の実施例における同期回
路の動作を示す信号タイミング図である。 １……基本クロック発生回路、２……タイマー回路、３
……システム、４……分周回路、５……同期回路、６…
…立下りエッジアクティブＴ型フリップフロップ、７…
…立上りエッジアクティブＴ型フリップフロップ、８…
…ラッチ回路、９……ORゲート、10……ANDゲート。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数種類の基本クロックパルスを発生する
   基本クロック発生回路と、前記基本クロックパルスの周
   期よりも長い周期でかつ一定周期の分周パルスを出力す
   る分周回路と、前記分周パルスを入力とする同期回路と
   を備え、前記同期回路は前記分周パルスの１周期あたり
   に１パルスの割合で、かつ前記基本クロックパルスの１
   つに同期した出力パルスを発生し、前記同期回路の発生
   した出力パルスをタイマーのカウントクロックパルスと
   するタイマー回路。