JPH0741638U

JPH0741638U - Interleave circuit

Info

Publication number: JPH0741638U
Application number: JP7572593U
Authority: JP
Inventors: 貢福島
Original assignee: 日本コロムビア株式会社
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-07-21

Abstract

(57)【要約】【目的】ディジタルデータのインターリーブにおい
て、１つの２進カウンタで記憶手段のライト／リードア
ドレス信号を発生させるインターリーブ回路を得る。【構成】１フレームのブロック数Ｍ、１ブロックのデー
タ数Ｎとした時、Ｍ及びＮを２の乗数（Ｍ＝２^m、Ｎ＝
２ⁿ）とし、（ｍ＋ｎ）ビットの２進カウンタの、上位
Ｍビット、下位Ｎビットを上位Ｎビット、下位Ｍビット
に切り換え出力信号をそれぞれ記憶手段のライト／リー
ドアドレス信号にする。 (57) [Summary] [Object] To interleave digital data, to obtain an interleave circuit for generating a write / read address signal of a storage means by one binary counter. [Structure] When the number of blocks in one frame is M and the number of data in one block is N, M and N are powers of 2 (M = 2 ^m , N =
2 ⁿ ), the upper M bits and the lower N bits of the binary counter of (m + n) bits are switched to the upper N bits and the lower M bits, and the output signals are used as the write / read address signals of the storage means.

Description

[Detailed description of the device]

【０００１】[0001]

[Industrial applications]

本考案は、データ通信及びデータ記録の両方に適用可能なインターリーブ回路に関する。 The present invention relates to an interleave circuit applicable to both data communication and data recording.

【０００２】[0002]

[Prior art]

インターリーブ処理を行う最小単位１フレーム内のブロック数をＭ、誤り訂正符号を行う最小単位１ブロック内のデータ数をＮとした場合、上位に２進化Ｍ進カウンター下位に２進化Ｎ進カウンターを配したものと上位に２進化Ｎ進カウンター下位に２進化Ｍ進カウンターを配したものをＲＡＭのリードライトアドレスにしてインターリーブを行っている。 If the number of blocks in the minimum unit 1 frame for interleaving processing is M and the number of data in the minimum unit 1 block for performing error correction code is N, a binary M-ary counter is arranged in the upper part and a binary N-ary counter is arranged in the lower part. And the binary evolution N-counter at the upper and the binary evolution M-counter at the lower are used as the read / write address of RAM for interleaving.

【０００３】[0003]

[Problems to be solved by the device]

従来、インターリーブを行うためのＲＡＭアドレス発生は、２つのアドレス発生回路が必要であった。 Conventionally, the RAM address generation for interleaving has required two address generation circuits.

【０００４】[0004]

[Means for solving the problem]

上記課題を解決するために、ディジタルデータをクロック信号のタイミングとライト及びリードを制御するライト／リード信号で、ライト及びリードする記憶手段と、上記記憶手段のライト及びリード２つのアドレス信号を発生するアドレス信号発生手段と、上記２つのアドレス信号を上記ライト／リード制御信号で選択するセレクター手段とを有する上記ディジタルデータのインターリーブ回路において、上記インターリーブ処理を行う最小単位フレーム内のブロック数をＭ、上記単位ブロック内のデータ数をＮとし、上記ＭとＮを２の乗数（Ｍ＝２^m，Ｎ＝２ⁿ）とし、上記アドレス信号発生器を（ｍ＋ｎ）ビットの２進カウンタで構成し、上記カウンタの上位Ｍビット、下位Ｎビットを上記セレクタ手段で上位Ｎビット、下位Ｍビットに切り換えてそれぞれ信号を出力し、上記２つの出力信号をそれぞれ上記記憶手段のライト／リードアドレス信号とする。In order to solve the above problems, a storage unit for writing and reading digital data is generated by a clock signal timing and a write / read signal for controlling writing and reading, and two address signals for writing and reading the storage unit are generated. In the digital data interleave circuit having the address signal generating means and the selector means for selecting the two address signals by the write / read control signal, the number of blocks in the minimum unit frame for performing the interleave processing. Is M, the number of data in the unit block is N, M and N are powers of 2 (M = 2 ^m , N 2 = 2 ⁿ ), and the address signal generator is a (m + n) -bit binary counter. The upper M bits and the lower N bits of the counter are configured by the selector means to be the upper N bits and the lower M bits. Each outputs a signal by switching the Tsu Miyako, the two output signals, respectively to the write / read address signal of the storage means.

【０００５】また、上記セレクタ制御手段の切り換えにより、上記ディジタルデータのエンコードとデコードを、同一のインターリーブ回路で行うことを特徴とする請求項１に記載のインターリーブ回路。The interleave circuit according to claim 1, wherein encoding and decoding of the digital data are performed by the same interleave circuit by switching the selector control means.

【０００６】[0006]

[Action]

ＭとＮを２進数にすることによって、Ｌｏｇ２（Ｍ×Ｎ）ビットの２進カウンタの通常出力信号と上位Ｍビットを下位Ｍビットに下位Ｎビットを上位Ｎビットに交換した信号をＲＡＭのリードライトアドレス信号に使うことをにより、１つのカウンターで２つのアドレス信号を発生することができる。 By making M and N binary numbers, the normal output signal of Log2 (M × N) bit binary counter and the signal in which the upper M bits are exchanged with the lower M bits and the lower N bits are exchanged with the upper N bits are stored in RAM. By using it as a read / write address signal, one counter can generate two address signals.

【０００７】[0007]

【Example】

以下に本発明の実施例を説明する。図１は、本発明の１実施例を示すブロック図である。Ｍは、インターリーブ処理を行う最小単位１フレーム内のブロック数（Ｍ＝２^m）であり、Ｎは、１ブロック内のデータ数（Ｎ＝２ⁿ）である。カウンタ１は、インターリーブを行うためのアドレスを発生させるものであり、スタート信号が入力されると図３（ａ）に示すように、クロックの最初の立ち上がりエッジでロードデータ（２^(m+n)−１）がロードされ、クロックごとカウントダウンする。Examples of the present invention will be described below. FIG. 1 is a block diagram showing an embodiment of the present invention. M is the number of blocks (M = 2 ^m ) in the minimum unit 1 frame for performing interleave processing, and N is the number of data (N = 2 ⁿ ) in one block. The counter 1 generates an address for interleaving, and when a start signal is input, as shown in FIG. 3 (a), the load data (2 ^{( m + n)} -1) is loaded and counts down every clock.

【０００８】エンコード時は、図３（ｂ）に示すように、クロックハイ部分でカウンタの出力をそのままＲＡＭ４のアドレスになるように、そして、クロックロウ部分では、下位ｍビットを上位ｍビットに上位ｎビットを下位ｎビットになるようにセレクタ２はクロックに制御されて第２アドレス信号を出力する（デコード時は逆にクロックハイ部分では、下位ｍビットを上位ｍビットに上位ｎビットを下位ｎビットになるように、そして、クロックロウ部分では、カウンタの出力をそのままＲＡＭ３のアドレスになるようにセレクタ２はクロックに制御されて第２アドレス信号を出力する）。At the time of encoding, as shown in FIG. 3B, in the clock high portion, the output of the counter is directly used as the address of the RAM 4, and in the clock low portion, the lower m bits are changed to the upper m bits. The selector 2 outputs the second address signal under the control of the clock so that the upper n bits become the lower n bits (in contrast, when decoding, in the clock high portion, the lower m bits are set to the upper m bits and the upper n bits are set to the upper n bits). The selector 2 is controlled by the clock to output the second address signal so that the lower n bits are set, and in the clock row portion, the output of the counter is directly used as the address of the RAM 3).

【０００９】第１アドレス信号は、ＲＡＭのリードとライトを交互にさせる（ｍ×ｎのメモリー領域が記録された後、その領域が読み出される）ものであり、カウンタ１のキャリー信号でトグル動作するＤラッチ１１の出力とクロックのＥＸＯＲをとったＥＸＯＲ８の出力である。ＲＡＭ３は、セレクタ２とＥＸＯＲ８の出力をアドレスにして、クロックのハイ部分でバッファ５の出力データを記録し、ロウ部分で読出しを行う。図２は、ＲＡＭ３にライト及びリードする時の概念を示したものであり、図２（ａ）に示すようなフレーム構造でＲＡＭ３に記憶しながら、エンコード時、デコード時それぞれ、図２（ｂ）、（ｃ）に示すようにライト及びリードする。The first address signal alternates between read and write of the RAM (the area is read after the m × n memory area is recorded) and is toggled by the carry signal of the counter 1. The output of the D-latch 11 and the output of the EXOR 8 which is the EXOR of the clock. The RAM 3 makes the outputs of the selector 2 and the EXOR 8 address, records the output data of the buffer 5 at the high part of the clock, and reads it at the low part. FIG. 2 shows the concept of writing and reading to and from the RAM 3, and while storing in the RAM 3 in the frame structure as shown in FIG. 2A, at the time of encoding and decoding, respectively, as shown in FIG. ), And write and read as shown in (c).

【００１０】記録時のライト信号は、クロックをＡＮＤ６の片方とディレイ７に入力し、ディレイ７の出力をもう片方のＡＮＤ６に入力することによってできるＡＮＤ６の出力である。バッファ５はライト信号がアクティブの場合にＲＡＭ３にデータを出力しそれ以外はオープン状態になっている。ラッチ５はＲＡＭ３のリードデータをクロックの立ち上がりエッジでラッチする。ＥＸＯＲ１０は、エンコード／デコード制御信号により、セレクタ２の制御信号を反転させることにより、エンコードとデコード時でライトとリードのアドレス信号を逆にする。The write signal at the time of recording is the output of AND6 which is obtained by inputting a clock to one of AND6 and delay 7 and inputting the output of delay 7 to the other AND6. The buffer 5 outputs data to the RAM 3 when the write signal is active, and is open otherwise. The latch 5 latches the read data of the RAM 3 at the rising edge of the clock. The EXOR 10 inverts the control signal of the selector 2 in response to the encode / decode control signal, thereby reversing the write and read address signals at the time of encoding and decoding.

【００１１】[0011]

[Effect of device]

カウンタの出力１つで、インターリーブを行う時の、ライト及びリード２つのアドレス信号を作ることができるので、回路規模を削減できる。 Since only one output from the counter can generate two write and read address signals for interleaving, the circuit scale can be reduced.

[Brief description of drawings]

【図１】本考案の１実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図２】インターリーブの方法を示す図である。FIG. 2 is a diagram showing an interleaving method.

【図３】インターリーブを行うときのＲＡＭアドレスの
タイミングを示す図である。FIG. 3 is a diagram showing a timing of a RAM address when performing interleaving.

[Explanation of symbols]

１カウンタ２セレクタ３ＲＡＭ４ラッチ５出力イネーブル付バッファー６ＡＮＤ７ディレイ８ＥＸ−ＯＲ９ＥＸ−ＯＲ１０ＥＸ−ＯＲ１１Ｄラッチ 1 Counter 2 Selector 3 RAM 4 Latch 5 Buffer with Output Enable 6 AND 7 Delay 8 EX-OR 9 EX-OR 10 EX-OR 11 D Latch

Claims

[Scope of utility model registration request]

1. A storage means for writing and reading digital data with a write / read signal for controlling the timing of a clock signal and a write / read operation, and an address signal generating means for generating two write and read address signals of the storage means. And a selector means for selecting the two address signals by the write / read control signal, in the digital data interleave circuit, the number of blocks in the minimum unit frame for performing the interleave processing is M, and the number of blocks in the unit block is The number of data is N, the above M and N are multipliers of 2 (M = 2 ^m , N = 2 ⁿ ),
The address signal generator is composed of a binary counter of (m + n) bits, and the upper M bits and the lower N bits of the counter are switched to the upper N bits and the lower M bits by the selector means to output signals, respectively. An interleave circuit characterized in that two output signals are respectively used as write / read address signals of the storage means.

2. The encoding and decoding of the digital data by switching the selector control means,
The interleave circuit according to claim 1, wherein the interleave circuit is performed by the same interleave circuit.