JPH0741638U - インターリーブ回路 - Google Patents
インターリーブ回路Info
- Publication number
- JPH0741638U JPH0741638U JP7572593U JP7572593U JPH0741638U JP H0741638 U JPH0741638 U JP H0741638U JP 7572593 U JP7572593 U JP 7572593U JP 7572593 U JP7572593 U JP 7572593U JP H0741638 U JPH0741638 U JP H0741638U
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- JP
- Japan
- Prior art keywords
- bits
- write
- read
- interleave circuit
- signal
- Prior art date
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- Withdrawn
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- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】 ディジタルデータのインターリーブにおい
て、１つの２進カウンタで記憶手段のライト／リードア
ドレス信号を発生させるインターリーブ回路を得る。 【構成】１フレームのブロック数Ｍ、１ブロックのデー
タ数Ｎとした時、Ｍ及びＮを２の乗数（Ｍ＝２m、Ｎ＝
２n）とし、（ｍ＋ｎ）ビットの２進カウンタの、上位
Ｍビット、下位Ｎビットを上位Ｎビット、下位Ｍビット
に切り換え出力信号をそれぞれ記憶手段のライト／リー
ドアドレス信号にする。
て、１つの２進カウンタで記憶手段のライト／リードア
ドレス信号を発生させるインターリーブ回路を得る。 【構成】１フレームのブロック数Ｍ、１ブロックのデー
タ数Ｎとした時、Ｍ及びＮを２の乗数（Ｍ＝２m、Ｎ＝
２n）とし、（ｍ＋ｎ）ビットの２進カウンタの、上位
Ｍビット、下位Ｎビットを上位Ｎビット、下位Ｍビット
に切り換え出力信号をそれぞれ記憶手段のライト／リー
ドアドレス信号にする。
Description
【０００１】
本考案は、データ通信及びデータ記録の両方に適用可能なインターリーブ回路 に関する。
【０００２】
インターリーブ処理を行う最小単位１フレーム内のブロック数をＭ、誤り訂正 符号を行う最小単位１ブロック内のデータ数をＮとした場合、上位に２進化Ｍ進 カウンター下位に２進化Ｎ進カウンターを配したものと上位に２進化Ｎ進カウン ター下位に２進化Ｍ進カウンターを配したものをＲＡＭのリードライトアドレス にしてインターリーブを行っている。
【０００３】
従来、インターリーブを行うためのＲＡＭアドレス発生は、２つのアドレス発 生回路が必要であった。
【０００４】
上記課題を解決するために、ディジタルデータをクロック信号のタイミングと ライト及びリードを制御するライト／リード信号で、ライト及びリードする記憶 手段と、上記記憶手段のライト及びリード２つのアドレス信号を発生するアドレ ス信号発生手段と、上記２つのアドレス信号を上記ライト／リード制御信号で選 択するセレクター手段とを有する上記ディジタルデータのインターリーブ回路に おいて、上記インターリーブ処理を行う最小単位フレーム内のブロック数をＭ、 上記単位ブロック内のデータ数をＮとし、上記ＭとＮを２の乗数（Ｍ＝２m，Ｎ ＝２n）とし、上記アドレス信号発生器を（ｍ＋ｎ）ビットの２進カウンタで構 成し、上記カウンタの上位Ｍビット、下位Ｎビットを上記セレクタ手段で上位Ｎ ビット、下位Ｍビットに切り換えてそれぞれ信号を出力し、上記２つの出力信号 をそれぞれ上記記憶手段のライト／リードアドレス信号とする。
【０００５】 また、上記セレクタ制御手段の切り換えにより、上記ディジタルデータのエン コードとデコードを、同一のインターリーブ回路で行うことを特徴とする請求項 １に記載のインターリーブ回路。
【０００６】
ＭとＮを２進数にすることによって、Ｌｏｇ２（Ｍ×Ｎ）ビットの２進カウン タの通常出力信号と上位Ｍビットを下位Ｍビットに下位Ｎビットを上位Ｎビット に交換した信号をＲＡＭのリードライトアドレス信号に使うことをにより、１つ のカウンターで２つのアドレス信号を発生することができる。
【０００７】
以下に本発明の実施例を説明する。図１は、本発明の１実施例を示すブロック 図である。Ｍは、インターリーブ処理を行う最小単位１フレーム内のブロック数 （Ｍ＝２m）であり、Ｎは、１ブロック内のデータ数（Ｎ＝２n）である。カウン タ１は、インターリーブを行うためのアドレスを発生させるものであり、スター ト信号が入力されると図３（ａ）に示すように、クロックの最初の立ち上がりエ ッジでロードデータ（２(m+n)−１）がロードされ、クロックごとカウントダウ ンする。
【０００８】 エンコード時は、図３（ｂ）に示すように、クロックハイ部分でカウンタの出 力をそのままＲＡＭ４のアドレスになるように、そして、クロックロウ部分では 、下位ｍビットを上位ｍビットに上位ｎビットを下位ｎビットになるようにセレ クタ２はクロックに制御されて第２アドレス信号を出力する（デコード時は逆に クロックハイ部分では、下位ｍビットを上位ｍビットに上位ｎビットを下位ｎビ ットになるように、そして、クロックロウ部分では、カウンタの出力をそのまま ＲＡＭ３のアドレスになるようにセレクタ２はクロックに制御されて第２アドレ ス信号を出力する）。
【０００９】 第１アドレス信号は、ＲＡＭのリードとライトを交互にさせる（ｍ×ｎのメモ リー領域が記録された後、その領域が読み出される）ものであり、カウンタ１の キャリー信号でトグル動作するＤラッチ１１の出力とクロックのＥＸＯＲをとっ たＥＸＯＲ８の出力である。ＲＡＭ３は、セレクタ２とＥＸＯＲ８の出力をアド レスにして、クロックのハイ部分でバッファ５の出力データを記録し、ロウ部分 で読出しを行う。図２は、ＲＡＭ３にライト及びリードする時の概念を示したも のであり、図２（ａ）に示すようなフレーム構造でＲＡＭ３に記憶しながら、エ ンコード時、デコード時それぞれ、図２（ｂ）、（ｃ）に示すようにライト及び リードする。
【００１０】 記録時のライト信号は、クロックをＡＮＤ６の片方とディレイ７に入力し、デ ィレイ７の出力をもう片方のＡＮＤ６に入力することによってできるＡＮＤ６の 出力である。バッファ５はライト信号がアクティブの場合にＲＡＭ３にデータを 出力しそれ以外はオープン状態になっている。ラッチ５はＲＡＭ３のリードデー タをクロックの立ち上がりエッジでラッチする。ＥＸＯＲ１０は、エンコード／ デコード制御信号により、セレクタ２の制御信号を反転させることにより、エン コードとデコード時でライトとリードのアドレス信号を逆にする。
【００１１】
カウンタの出力１つで、インターリーブを行う時の、ライト及びリード２つの アドレス信号を作ることができるので、回路規模を削減できる。
【図１】本考案の１実施例を示すブロック図である。
【図２】インターリーブの方法を示す図である。
【図３】インターリーブを行うときのＲＡＭアドレスの
タイミングを示す図である。
タイミングを示す図である。
１ カウンタ ２ セレクタ ３ ＲＡＭ ４ ラッチ ５ 出力イネーブル付バッファー ６ ＡＮＤ ７ ディレイ ８ ＥＸ−ＯＲ ９ ＥＸ−ＯＲ １０ ＥＸ−ＯＲ １１ Ｄラッチ
Claims (2)
- 【請求項１】 ディジタルデータをクロック信号のタイ
ミングとライト及びリードを制御するライト／リード信
号でライト及びリードする記憶手段と、上記記憶手段の
ライト及びリード２つのアドレス信号を発生するアドレ
ス信号発生手段と、上記２つのアドレス信号を上記ライ
ト／リード制御信号で選択するセレクター手段とを有す
る上記ディジタルデータのインターリーブ回路におい
て、 上記インターリーブ処理を行う最小単位フレーム内のブ
ロック数をＭ、上記単位ブロック内のデータ数をＮと
し、上記ＭとＮを２の乗数（Ｍ＝２m，Ｎ＝２n）とし、
上記アドレス信号発生器を（ｍ＋ｎ）ビットの２進カウ
ンタで構成し、上記カウンタの上位Ｍビット、下位Ｎビ
ットを上記セレクタ手段で上位Ｎビット、下位Ｍビット
に切り換えてそれぞれ信号を出力し、上記２つの出力信
号をそれぞれ上記記憶手段のライト／リードアドレス信
号とすることを特徴とするインターリーブ回路。 - 【請求項２】 上記セレクタ制御手段の切り換えによ
り、上記ディジタルデータのエンコードとデコードを、
同一のインターリーブ回路で行うことを特徴とする請求
項１に記載のインターリーブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7572593U JPH0741638U (ja) | 1993-12-28 | 1993-12-28 | インターリーブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7572593U JPH0741638U (ja) | 1993-12-28 | 1993-12-28 | インターリーブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0741638U true JPH0741638U (ja) | 1995-07-21 |
Family
ID=13584540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7572593U Withdrawn JPH0741638U (ja) | 1993-12-28 | 1993-12-28 | インターリーブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0741638U (ja) |
-
1993
- 1993-12-28 JP JP7572593U patent/JPH0741638U/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980305 |