JPH0743479B2 - 液晶デイスプレイ - Google Patents
液晶デイスプレイInfo
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- JPH0743479B2 JPH0743479B2 JP62076561A JP7656187A JPH0743479B2 JP H0743479 B2 JPH0743479 B2 JP H0743479B2 JP 62076561 A JP62076561 A JP 62076561A JP 7656187 A JP7656187 A JP 7656187A JP H0743479 B2 JPH0743479 B2 JP H0743479B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は表示装置として用いられる液晶デイスプレイに
係り、特に薄膜トランジスタ（以下TFT（Thin−Film Tr
ansistor）という。）を用いたアクテイブマトリクス液
晶デイスプレイに関する。
係り、特に薄膜トランジスタ（以下TFT（Thin−Film Tr
ansistor）という。）を用いたアクテイブマトリクス液
晶デイスプレイに関する。
TFTを用いたアクテイブマトリクス液晶デイスプレイ
は、表示部内の各画素に液晶を駆動するためのTFT素子
と、それぞれのTFT素子に電圧を供給するための走査配
線群と信号配線群とから成り、これらの走査配線と信号
配線との交点は絶縁膜を介した二層配線構造となつてい
る。このため、表示部を製造する工程において、走査配
線と信号配線とのそれぞれの導体を形成する工程と、そ
れらの間の交点絶縁膜を形成する工程が必要であり、製
造工程を簡略化して表示装置を数少ない工程で製造し、
低価格化を達成することが容易でない。また、二層配線
の絶縁抵抗は、信号配線と走査配線との間の絶縁を充分
に確保しなければならないことから画面内の全点におい
て良好な耐圧と抵抗値を有することが必要である。も
し、画面内に二層配線の絶縁不良等の欠陥が存在し、信
号配線と走査配線とが短絡した場合には、短絡した配線
において電圧低下を起こすか、あるいは他方の電圧が印
加され電圧が上昇するという現像を引き起こし、正常な
表示が不可能となつて、線欠陥の表示があらわれること
もある。このため、二層配線の相互間には画面内全点に
わたり良好な絶縁特性が要求され、このことが、デイス
プレイを歩留り良く製造する場合の課題となる。
は、表示部内の各画素に液晶を駆動するためのTFT素子
と、それぞれのTFT素子に電圧を供給するための走査配
線群と信号配線群とから成り、これらの走査配線と信号
配線との交点は絶縁膜を介した二層配線構造となつてい
る。このため、表示部を製造する工程において、走査配
線と信号配線とのそれぞれの導体を形成する工程と、そ
れらの間の交点絶縁膜を形成する工程が必要であり、製
造工程を簡略化して表示装置を数少ない工程で製造し、
低価格化を達成することが容易でない。また、二層配線
の絶縁抵抗は、信号配線と走査配線との間の絶縁を充分
に確保しなければならないことから画面内の全点におい
て良好な耐圧と抵抗値を有することが必要である。も
し、画面内に二層配線の絶縁不良等の欠陥が存在し、信
号配線と走査配線とが短絡した場合には、短絡した配線
において電圧低下を起こすか、あるいは他方の電圧が印
加され電圧が上昇するという現像を引き起こし、正常な
表示が不可能となつて、線欠陥の表示があらわれること
もある。このため、二層配線の相互間には画面内全点に
わたり良好な絶縁特性が要求され、このことが、デイス
プレイを歩留り良く製造する場合の課題となる。
上記の二層配線の問題を解決したものとし（公知例１）
として、デイスプレイ、７巻,1号，（1986年１月）第37
頁から第39頁（Displays Vol.7,No.1（Jan,1986）P37〜
39に記載されたような構造がある。この構造は二層配線
を必要としない。そのために、対向基板の透明電極を一
列ごとに分離させ、表示を行う場合に表示状態に対応し
た信号電圧を各電極に印加する構成となつている。した
がつて、この構造の場合、対向基板の各列電極に印加す
る電圧を供給するための配線を外部から接続する必要が
ある。
として、デイスプレイ、７巻,1号，（1986年１月）第37
頁から第39頁（Displays Vol.7,No.1（Jan,1986）P37〜
39に記載されたような構造がある。この構造は二層配線
を必要としない。そのために、対向基板の透明電極を一
列ごとに分離させ、表示を行う場合に表示状態に対応し
た信号電圧を各電極に印加する構成となつている。した
がつて、この構造の場合、対向基板の各列電極に印加す
る電圧を供給するための配線を外部から接続する必要が
ある。
一方、信号配線と走査配線との交点を除去したマトリク
ス構造の例として特開昭60−107690号公報に開示された
ものが知られている（公知例２）。
ス構造の例として特開昭60−107690号公報に開示された
ものが知られている（公知例２）。
上記した公知例１によれば、対向基板の透明電極を列ご
とに分離させた構造であるため、表示部の面積が大面積
となり、画素数が増加した場合や，表示部の画素の精細
度が高くなつて高密度となつた場合には、外部回路から
対向基板に対する接続数が増加したり、高密度の配線を
接続する必要が生じ、その結果表示部の大面積化や画素
の高密度化が困難となる問題がある。
とに分離させた構造であるため、表示部の面積が大面積
となり、画素数が増加した場合や，表示部の画素の精細
度が高くなつて高密度となつた場合には、外部回路から
対向基板に対する接続数が増加したり、高密度の配線を
接続する必要が生じ、その結果表示部の大面積化や画素
の高密度化が困難となる問題がある。
一方、公知例２についても同様に対向基板の透明電極を
１列ごとに分離させた構造であるため接続線の増大は避
け得ず、また画素の多重化は不可能であり、高密度化の
達成は困難である。
１列ごとに分離させた構造であるため接続線の増大は避
け得ず、また画素の多重化は不可能であり、高密度化の
達成は困難である。
本発明は信号配線と走査配線との交点の二重配線をなく
すとともにTFTおよび画素の配置構造を多重化して対向
基板の接続数を半分以下に低減しうる液晶デイスプレイ
を提供することを目的とする。
すとともにTFTおよび画素の配置構造を多重化して対向
基板の接続数を半分以下に低減しうる液晶デイスプレイ
を提供することを目的とする。
上記目的を達成しようとするために、本発明は、薄膜ト
ランジスタ、そのゲート電極に接続され行方向に延びる
走査配線、ドレイン電極に接続され行方向に延びる共通
配線及びソース電極に接続されて液晶層に電圧を印加す
る複数独立した画素透明電極が形成された絶縁性基板
と、この絶縁性基板に対面して他の透明電極が形成され
たガラス基板と、の間に液晶が封止されてなるｍ列ｎ行
の液晶ディスプレイにおいて、前記画素透明電極は各行
及び列方向に互に間隔をおいて配列され、前記他の透明
電極は前記画素透明電極を行方向において複数個づつ覆
う幅で列方向に延在されるとともに行方向に並列に配列
され、１本の列方向の前記他の透明電極で覆われている
前記画素透明電極にはそれぞれ異なる走査配線が接続さ
れ、デイスプレイにおける全走査配線の数は１本の列方
向の前記他の透明電極で覆われている前記画素透明電極
の数と同数であり、前記走査配線は前記画素透明電極の
行方向の配列に全体として平行に、かつ互いに交差しな
いように配列され、前記共通配線は全体として前記走査
配線に平行に配されていることを特徴とする。
ランジスタ、そのゲート電極に接続され行方向に延びる
走査配線、ドレイン電極に接続され行方向に延びる共通
配線及びソース電極に接続されて液晶層に電圧を印加す
る複数独立した画素透明電極が形成された絶縁性基板
と、この絶縁性基板に対面して他の透明電極が形成され
たガラス基板と、の間に液晶が封止されてなるｍ列ｎ行
の液晶ディスプレイにおいて、前記画素透明電極は各行
及び列方向に互に間隔をおいて配列され、前記他の透明
電極は前記画素透明電極を行方向において複数個づつ覆
う幅で列方向に延在されるとともに行方向に並列に配列
され、１本の列方向の前記他の透明電極で覆われている
前記画素透明電極にはそれぞれ異なる走査配線が接続さ
れ、デイスプレイにおける全走査配線の数は１本の列方
向の前記他の透明電極で覆われている前記画素透明電極
の数と同数であり、前記走査配線は前記画素透明電極の
行方向の配列に全体として平行に、かつ互いに交差しな
いように配列され、前記共通配線は全体として前記走査
配線に平行に配されていることを特徴とする。
上記した本発明の構成によれば、共通配線が各画素透明
電極の間を通り抜けながら全体として走査配線に平行に
配されているため、共通配線と走査配線とが交叉するこ
とがない構造となつている。そして、他の透明電極は画
素透明電極を行方向において複数個ずつ覆う幅で列方向
に延在されるとともに行方向に並列に配列されているた
め、１行の中に複数の画素透明電極およびその駆動のた
めのTFTを複数個多重化して実装することができる。
電極の間を通り抜けながら全体として走査配線に平行に
配されているため、共通配線と走査配線とが交叉するこ
とがない構造となつている。そして、他の透明電極は画
素透明電極を行方向において複数個ずつ覆う幅で列方向
に延在されるとともに行方向に並列に配列されているた
め、１行の中に複数の画素透明電極およびその駆動のた
めのTFTを複数個多重化して実装することができる。
このようにして、共通配線と走査配線とが交叉すること
によつて引き起こされる問題は解決され、また１つの他
の透明電極が覆う画素透明電極に反比例して透明電極へ
の外部配線の接続本数を減らすことができ、画素配置の
多重化とともに配線の接続本数の大幅な減少を可能と
し、所期の目的を達成しうる。
によつて引き起こされる問題は解決され、また１つの他
の透明電極が覆う画素透明電極に反比例して透明電極へ
の外部配線の接続本数を減らすことができ、画素配置の
多重化とともに配線の接続本数の大幅な減少を可能と
し、所期の目的を達成しうる。
次に、本発明に係る実施例を図面に基づいて説明する。
第１実施例 第１図に本発明の第１の実施例を示す。まず、液晶デイ
スプレイの基本的な構造は、後述するTFT素子1,走査配
線2,画素透明電極３および共通配線４が形成されたガラ
ス等の透明絶縁基板（図示せず）と、この透明絶縁基板
に、他の透明電極５が形成されたガラス等の透明絶縁基
板（図示せず）が対面して設けられ、両者の間に液晶が
封止された。いわゆるサンドイツチ構造である。この基
本的構造は従来のものと変りはない。本発明の特徴はこ
のような構造において走査配線２と共通配線４とが交叉
することがなく、TFT素子１および画素透明電極３が一
行中に複数個ずつの単位で多重化配置され、そのために
透明電極５がストライプ状に配列されている点にある。
スプレイの基本的な構造は、後述するTFT素子1,走査配
線2,画素透明電極３および共通配線４が形成されたガラ
ス等の透明絶縁基板（図示せず）と、この透明絶縁基板
に、他の透明電極５が形成されたガラス等の透明絶縁基
板（図示せず）が対面して設けられ、両者の間に液晶が
封止された。いわゆるサンドイツチ構造である。この基
本的構造は従来のものと変りはない。本発明の特徴はこ
のような構造において走査配線２と共通配線４とが交叉
することがなく、TFT素子１および画素透明電極３が一
行中に複数個ずつの単位で多重化配置され、そのために
透明電極５がストライプ状に配列されている点にある。
すなわち、第１図に示すようにし、走査配線２は画素透
明電極３と同数互に平行に間隔（１行分に対応する間隔
となる。）を置いて配列されている。各画素透明電極３
は各行および列方向に互に間隔を置いて独立して設けら
れている。共通配線４は各画素透明電極３の間を通り抜
けながら略ジグザグ状に（例えば、第１図においてP1と
P2の間を通つて次の透明電極に延在するというように）
配され、全体として走査配線２に平行して配される。こ
の配線構造により共通配線４と走査配線２とが相互に交
わることはなく、よつて交点の存在を排除できる。一
方、透明電極５は画素透明電極３を行方向において複数
個ずつ（例えば、第１図ではP1とP2の２個、あるいはP3
とP4の２個というように）覆う幅を有して列方向に延在
され、全体としてストライプ状に配列されている。この
ことにより、画素透明電極３の行方向での多重化を可能
とし、かつ、その多重化に対応して接続配線数の減少を
可能とするものである。つまり、１つの透明電極５内の
画素透明電極３の数をｎとすると、1/nに比例して減少
する。各TFT素子１はそのドレイン電極が共通電極配線
４に、ソース電極が画素透明電極３に、かつ、ゲート電
極が走査配線２にそれぞれ接続されて各画素透明電極３
に一対一で設けられている。
明電極３と同数互に平行に間隔（１行分に対応する間隔
となる。）を置いて配列されている。各画素透明電極３
は各行および列方向に互に間隔を置いて独立して設けら
れている。共通配線４は各画素透明電極３の間を通り抜
けながら略ジグザグ状に（例えば、第１図においてP1と
P2の間を通つて次の透明電極に延在するというように）
配され、全体として走査配線２に平行して配される。こ
の配線構造により共通配線４と走査配線２とが相互に交
わることはなく、よつて交点の存在を排除できる。一
方、透明電極５は画素透明電極３を行方向において複数
個ずつ（例えば、第１図ではP1とP2の２個、あるいはP3
とP4の２個というように）覆う幅を有して列方向に延在
され、全体としてストライプ状に配列されている。この
ことにより、画素透明電極３の行方向での多重化を可能
とし、かつ、その多重化に対応して接続配線数の減少を
可能とするものである。つまり、１つの透明電極５内の
画素透明電極３の数をｎとすると、1/nに比例して減少
する。各TFT素子１はそのドレイン電極が共通電極配線
４に、ソース電極が画素透明電極３に、かつ、ゲート電
極が走査配線２にそれぞれ接続されて各画素透明電極３
に一対一で設けられている。
第２図に、第１図に示した構成の駆動方法を示す。VX1,
VX2,VX3,…は走査ラインlX1,lX2,lX3,…に印加される走
査電圧である。VY1は対向基板に印加する信号電圧であ
り、第２図の例ではP1,P4を選択状態（液晶に印加され
る電圧が液晶のしきい値より高い状態）、P2,P3が非選
択状態（液晶に印加される電圧が液晶のしきい値より低
い状態）で表示する信号電圧の例を示す。VS1,VS2は共
通の電圧であり、第２図の例では１フレームごとに反転
する方式であり、VY1,VY2との差電圧により液晶層に電
圧を印加するものである。このとき、画素P1,P2,P3,P4
のそれぞれの液晶層に印加される電圧はVlC1,VlC2,V
lC3,VlC4のようになる。ここで、TFT素子のゲート電極
とソース電極との間に容量Cgsが存在する場合には、液
晶層に印加される電圧はVY1,VY2…の電圧を液晶層の容
量Clcとゲート・ソース間の容量Cgsで分割した電圧が重
畳するため、Cgsの小さいTFT素子を使用した方が望まし
い。
VX2,VX3,…は走査ラインlX1,lX2,lX3,…に印加される走
査電圧である。VY1は対向基板に印加する信号電圧であ
り、第２図の例ではP1,P4を選択状態（液晶に印加され
る電圧が液晶のしきい値より高い状態）、P2,P3が非選
択状態（液晶に印加される電圧が液晶のしきい値より低
い状態）で表示する信号電圧の例を示す。VS1,VS2は共
通の電圧であり、第２図の例では１フレームごとに反転
する方式であり、VY1,VY2との差電圧により液晶層に電
圧を印加するものである。このとき、画素P1,P2,P3,P4
のそれぞれの液晶層に印加される電圧はVlC1,VlC2,V
lC3,VlC4のようになる。ここで、TFT素子のゲート電極
とソース電極との間に容量Cgsが存在する場合には、液
晶層に印加される電圧はVY1,VY2…の電圧を液晶層の容
量Clcとゲート・ソース間の容量Cgsで分割した電圧が重
畳するため、Cgsの小さいTFT素子を使用した方が望まし
い。
第３図は、第２図の変形例である。すなわち、第１図に
おける共通電極配線４に印加する電圧VS1,VS2…を１画
素ごとに反転する波形としたものである。この波形に対
し、透明電極に印加する電圧VY1も変えている。つま
り、選択画素の場合にはVS1との差電圧を大きくするよ
うに、また非選択画素の場合には差電圧をゼロとするよ
うに透明電極に印加する電圧VY1を設定する。この駆動
方式では、TFT素子のオフ抵抗が十分でなく、液晶層に
印加した電圧を保持することが困難な場合に、表示部の
中の画素の位置に関係なく均一に液晶層に電圧を印加す
ることが可能である。
おける共通電極配線４に印加する電圧VS1,VS2…を１画
素ごとに反転する波形としたものである。この波形に対
し、透明電極に印加する電圧VY1も変えている。つま
り、選択画素の場合にはVS1との差電圧を大きくするよ
うに、また非選択画素の場合には差電圧をゼロとするよ
うに透明電極に印加する電圧VY1を設定する。この駆動
方式では、TFT素子のオフ抵抗が十分でなく、液晶層に
印加した電圧を保持することが困難な場合に、表示部の
中の画素の位置に関係なく均一に液晶層に電圧を印加す
ることが可能である。
第４図はVS1,VS2を２画素ごとに反転した例である。こ
のとき、透明電極に印加する電圧は上述のように、液晶
層印加する差電圧を考慮した波形とすれば良い。この場
合にも、上述のように、各画素に印加される電圧のばら
つきを小さくする効果がある。
のとき、透明電極に印加する電圧は上述のように、液晶
層印加する差電圧を考慮した波形とすれば良い。この場
合にも、上述のように、各画素に印加される電圧のばら
つきを小さくする効果がある。
第５図は、VS1,VS2…を直流電圧とし、透明電極に印加
する波形をVS1を中心として１フレームごとに両極性に
振つた例である。
する波形をVS1を中心として１フレームごとに両極性に
振つた例である。
第２実施例 第６図に本発明の第２実施例を示す。すなわち、透明電
極に対向した２個の画素のうち、常に左側から信号電圧
を印加するように配線を構成したものである。文字等を
表示する場合に、データの入力順序が問題になるときに
有効である。
極に対向した２個の画素のうち、常に左側から信号電圧
を印加するように配線を構成したものである。文字等を
表示する場合に、データの入力順序が問題になるときに
有効である。
第３実施例 第７図は、走査ラインをジグザグにした第３実施例であ
り、動作は前に述べた動作と同じである。
り、動作は前に述べた動作と同じである。
第４実施例 第８図は、透明電極１本に対し、３個の水平方向の画素
を配置した第４実施例である。カラー表示を行う場合
に、R,G,B三色を一まとめとして表示を行う時に信号の
処理方法が容易になるという長所がある。また、第８図
ではlS2とlS3とを別に形成しているが、これは共通にし
て１本の配線として形成することが可能である。
を配置した第４実施例である。カラー表示を行う場合
に、R,G,B三色を一まとめとして表示を行う時に信号の
処理方法が容易になるという長所がある。また、第８図
ではlS2とlS3とを別に形成しているが、これは共通にし
て１本の配線として形成することが可能である。
第５実施例 第９図は、透明電極１本に対し、４個の水平方向の画素
を配置した第５実施例である。このように透明電極の本
数を低減することができるため、外部接続が容易とな
る。
を配置した第５実施例である。このように透明電極の本
数を低減することができるため、外部接続が容易とな
る。
第６実施例 第10図は本発明を用いたデイスプレイの構成である。TF
Tを形成した基板６と対向する透明電極基板７、走査電
圧を発生する駆動回路、信号電圧を発生する回路９、共
通電圧を発生する回路10から構成される。特に透明電極
基板７と信号電圧発生回路を接続する接続部の数が1/2
以上低減することが可能である。
Tを形成した基板６と対向する透明電極基板７、走査電
圧を発生する駆動回路、信号電圧を発生する回路９、共
通電圧を発生する回路10から構成される。特に透明電極
基板７と信号電圧発生回路を接続する接続部の数が1/2
以上低減することが可能である。
第７実施例 第11図は、第10図の変形例である第７実施例を示す。走
査側の駆動回路12をTFT素子で形成し、表示部の基板上
に内蔵している。本発明の構成では、特に走査配線の数
が増加するため、TFTを用いて駆動回路を形成し、表示
部基板上に内蔵することが有効となる。さらに走査配線
を駆動する走査電圧は比較的低周波のパルスであるため
回路も形成し易い。このような構成にすることにより、
外部駆動回路との接続数を大幅に低減することができ、
さらに表示部に二層配線がないため、表示パネルを製作
する場合に歩留りの向上と特性の向上とが実現できる。
査側の駆動回路12をTFT素子で形成し、表示部の基板上
に内蔵している。本発明の構成では、特に走査配線の数
が増加するため、TFTを用いて駆動回路を形成し、表示
部基板上に内蔵することが有効となる。さらに走査配線
を駆動する走査電圧は比較的低周波のパルスであるため
回路も形成し易い。このような構成にすることにより、
外部駆動回路との接続数を大幅に低減することができ、
さらに表示部に二層配線がないため、表示パネルを製作
する場合に歩留りの向上と特性の向上とが実現できる。
第12図は第１図，第２図に示した回路に対し本発明を中
間調表示（アナログ表示）に適用した場合の駆動波形を
示す。対向透明電極に印加する電圧VY1を中間調に対応
した電圧とする。このとき液晶層に印加される電圧V
lC1,VlC2,…はVY1の電圧に対応した中間レベルを持つた
電圧となる。
間調表示（アナログ表示）に適用した場合の駆動波形を
示す。対向透明電極に印加する電圧VY1を中間調に対応
した電圧とする。このとき液晶層に印加される電圧V
lC1,VlC2,…はVY1の電圧に対応した中間レベルを持つた
電圧となる。
第13図は第12図に示す電圧を発生させるための回路構成
の一例である。表示用のアナログ電圧を発生する回路13
は公知の構成の回路である。回路13の出力をスイツチ14
により、切りかえて対向基板７に印加する。スイツチ14
を制御するタイミングは１走査配線を走査する期間内
に、φととで２系統のスイツチを切りかえる。
の一例である。表示用のアナログ電圧を発生する回路13
は公知の構成の回路である。回路13の出力をスイツチ14
により、切りかえて対向基板７に印加する。スイツチ14
を制御するタイミングは１走査配線を走査する期間内
に、φととで２系統のスイツチを切りかえる。
１本の透明電極に対し、複数列の画素がある場合には、
その画素の列に対応したスイツチの組を用いればよい。
このような構成は、回路13のような公知の回路を用いる
ことができるので有効な方法である。
その画素の列に対応したスイツチの組を用いればよい。
このような構成は、回路13のような公知の回路を用いる
ことができるので有効な方法である。
本発明によれば、二層配線がなく、対向ガラス基板の配
線数も大幅に低減したアクテイブマトリクス液晶デイス
プレイが構成できるので、表示パネルを製造する工程を
簡略化することが可能となり、さらに二層配線部で発生
していた短絡等の欠陥もないため、パネルの歩留りの向
上も可能である。また、対向ガラス基板の配線数が低減
できるため、対向ガラス基板と外付けの回路を接続する
配線数が低減でき、デイスプレイの製造技術を容易にで
きる。
線数も大幅に低減したアクテイブマトリクス液晶デイス
プレイが構成できるので、表示パネルを製造する工程を
簡略化することが可能となり、さらに二層配線部で発生
していた短絡等の欠陥もないため、パネルの歩留りの向
上も可能である。また、対向ガラス基板の配線数が低減
できるため、対向ガラス基板と外付けの回路を接続する
配線数が低減でき、デイスプレイの製造技術を容易にで
きる。
第１図は本発明の第１実施例を示す回路構成図、第２図
は第１実施例の駆動波形図、第３図は第１実施例の他の
駆動波形図、第４図はさらに他の駆動波形図、第５図は
さらに他の駆動波形図、第６図は第２実施例を示す回路
構成図、第７図は第３実施例の回路構成図、第８図は第
４実施例の回路構成図、第９図は第５実施例の回路構成
図、第10図は第６実施例の回路構成図、第11図は第７実
施例を示す構成図、第12図は他の駆動波形例を示した波
形図、第13図は電圧発生回路の例を示す回路図である。 １……TFT、２……走査配線、３……画素部透明電極、
４……共通配線、５……透明電極、６……TFT基板、７
……対向基板、８……走査回路、９……信号回路。
は第１実施例の駆動波形図、第３図は第１実施例の他の
駆動波形図、第４図はさらに他の駆動波形図、第５図は
さらに他の駆動波形図、第６図は第２実施例を示す回路
構成図、第７図は第３実施例の回路構成図、第８図は第
４実施例の回路構成図、第９図は第５実施例の回路構成
図、第10図は第６実施例の回路構成図、第11図は第７実
施例を示す構成図、第12図は他の駆動波形例を示した波
形図、第13図は電圧発生回路の例を示す回路図である。 １……TFT、２……走査配線、３……画素部透明電極、
４……共通配線、５……透明電極、６……TFT基板、７
……対向基板、８……走査回路、９……信号回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金子 英二 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭61−235815（ＪＰ，Ａ)
Claims (1)
- 【請求項１】薄膜トランジスタ、そのゲート電極に接続
され行方向に延びる走査配線、ドレイン電極に接続され
行方向に延びる共通配線及びソース電極に接続されて液
晶層に電圧を印加する複数独立した画素透明電極が形成
された絶縁性基板と、この絶縁性基板に対面して他の透
明電極が形成されたガラス基板と、の間に液晶が封止さ
れてなるｍ列ｎ行の液晶ディスプレイにおいて、 前記画素透明電極は各行及び列方向に互に間隔をおいて
配列され、前記他の透明電極は前記画素透明電極を行方
向において複数個づつ覆う幅で列方向に延在されるとと
もに行方向に並列に配列され、１本の列方向の前記他の
透明電極で覆われている前記画素透明電極にはそれぞれ
異なる走査配線が接続され、デイスプレイにおける全走
査配線の数は１本の列方向の前記他の透明電極で覆われ
ている前記画素透明電極の数と同数であり、前記走査配
線は前記画素透明電極の行方向の配列に全体として平行
に、かつ互いに交差しないように配列され、前記共通配
線は全体として前記走査配線に平行に配されていること
を特徴とする液晶ディスプレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076561A JPH0743479B2 (ja) | 1987-03-30 | 1987-03-30 | 液晶デイスプレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076561A JPH0743479B2 (ja) | 1987-03-30 | 1987-03-30 | 液晶デイスプレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63241524A JPS63241524A (ja) | 1988-10-06 |
| JPH0743479B2 true JPH0743479B2 (ja) | 1995-05-15 |
Family
ID=13608657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62076561A Expired - Lifetime JPH0743479B2 (ja) | 1987-03-30 | 1987-03-30 | 液晶デイスプレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743479B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010097072A (ja) * | 2008-10-17 | 2010-04-30 | Fujitsu Ltd | マトリクス表示素子およびマトリクス表示装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2840656B2 (ja) * | 1989-10-21 | 1998-12-24 | 株式会社帝通電子研究所 | ピーク検出形超音波厚さ計 |
| TWI416230B (zh) * | 2009-12-21 | 2013-11-21 | Century Display Shenzhen Co | 畫素陣列 |
| WO2012077647A1 (ja) * | 2010-12-10 | 2012-06-14 | シャープ株式会社 | 液晶パネル、表示装置、及び、その駆動方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8508656D0 (en) * | 1985-04-03 | 1985-05-09 | Gen Electric Co Plc | Liquid crystal displays |
-
1987
- 1987-03-30 JP JP62076561A patent/JPH0743479B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010097072A (ja) * | 2008-10-17 | 2010-04-30 | Fujitsu Ltd | マトリクス表示素子およびマトリクス表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63241524A (ja) | 1988-10-06 |
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