JPH0743646B2 - 条件コ−ド発生装置 - Google Patents

条件コ−ド発生装置

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JPH0743646B2
JPH0743646B2 JP59125442A JP12544284A JPH0743646B2 JP H0743646 B2 JPH0743646 B2 JP H0743646B2 JP 59125442 A JP59125442 A JP 59125442A JP 12544284 A JP12544284 A JP 12544284A JP H0743646 B2 JPH0743646 B2 JP H0743646B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通常の計算機アーキテクチヤにおける命令セ
ツトよりずつと小規模の命令セツト（以下、基本命令セ
ツトという）しか持たない計算機システムに適した条件
コード発生装置に係る。
〔従来技術〕
最近のVLSI技術の発達により、マイクロプロセツサの設
計に関しては、相反する２つのアプローチが可能になつ
てきた。第１のアプローチは、VLSIを十二分に利用し
て、これまではソフトウエアで実現されていた機能をハ
ードウエアで実現させるものである。当然の結果とし
て、マイクロプロセツサの物理的な構成は複雑になる。
これに対して第２のアプローチは、これまでより多くの
機能をソフトウエアで実現させることによつて、簡単で
且つ高速のマイクロプロセツサを構成しようとするもの
である。後者のアプローチの代表的な例が下記の文献に
記載されている。
（１）George Radin “The 801 Minicomputer" ACM SIG
PLAN NOTICES、第17巻、第４号、1982年４月、39〜47頁 （２）Patterson、Sequin “RISC 1:a Reduced Instruc
tion Set VLSI Computer" IEEE Computer、1982年９
月、８〜20頁 第１のアプローチは、ソフトウエアの開発費用およびそ
の実行速度を考えた場合、年ごとに安くなつているVLSI
開路を用いてシステムを構成した方が全体として価格性
能比を上げることができる、という考えに基いている。
従つて、第１のアプローチをとるシステム設計者は、VL
SI回路の潜在能力に合わせてアーキテクチヤをより複雑
にしている。これは、最近の計算機とその前の計算機、
例えばVAX−11とPDP−11、IBMシステム/38とIBMシステ
ム/3、インテルAPX−432と8086、などを比較してみれば
明らかである。ただしアーキテクチヤが複雑になると、
それだけシステム設計に要する時間が長くなり、設計ミ
スの可能性も増える。この型のシステムは大規模命令セ
ツト計算機システム、略してCISCシステムと呼ばれてい
る。
これに対して、前記の文献に記載されているような第２
のアプローチに従つて構成されたシステムは小規模命令
セツト計算機（RISC）システムあるいは基本命令セツト
計算機システム（以下、PRISMシステムという）と呼ば
れる。PRISMシステムの中心はCPUである。システム設計
の大部分は、ユーザに対してCPUの基本能力を使用可能
にする、ということに向けられている。全体的な構成は
従来のCPUとは幾分異なつている。
以下前記の文献に記載されているCPUの設計原理および
従来のCPUとの違いについて、本発明に関係する範囲内
で少し詳しく説明する。
小型ないし中型の汎用計算機システムにおける通常のCP
Uは、アーキテクチヤを“解釈”する配線マイクロプロ
セツサで構成されている。このようなCPUでは、１つのC
PU命令を実行するために、制御記憶装置にある幾つかの
マイクロ命令が実行される。１つの平均的なCPU命令を
実行するのに必要なマイクロ命令（マシンサイクル）の
数は、使用されているマイクロプロセツサの能力（従つ
て価格）、CPUアーキテクチヤの複雑さ、および実行中
のアプリケーシヨン（即ち命令ミツクス）によつて左右
される。例えば、IBMシステム/370モデル168は１つのシ
ステム/370命令当り３〜６サイクルを要し、モデル148
は10〜15サイクルを要し、システム/360モデル30は30サ
イクル以上になる。
CPUの設計によつては、ルツクアヘツド、並列処理およ
び分岐の記録といつた技術を用いることにより、１命令
当りのマシンサイクル数を１に近づけることができる。
アプリケーシヨンによる相違については、例えば一般に
科学技術計算は浮動小数点命令を使用するが、事務計算
は10進演算を使用する。ところが、アプリケーシヨンコ
ードの代りに走行システム全体を追跡してみると、最も
頻繁に使用される命令に顕著な類似性があることがわか
る。これらの命令はロード、記憶、分岐、比較、整数演
算、論理桁送りといつた比較的簡単な命令であり、基礎
となるマイクロプロセツサの命令セツトにもこれらと同
じ機能を持つた命令がある。従つて、マイクロプロセツ
サのアーキテクチヤがCPUのアーキテクチヤと正確には
一致しない場合であつても、そのような機能についてま
でCPUアーキテクチヤをマイクロプロセツサで“解釈”
することは無駄であると考えられた。
従つて、PRISMシステムのために設計された基本命令セ
ツトはハードウエアで直接実行することができる。即
ち、各々の基本命令は１マシンサイクルしか必要としな
い。複雑な機能は、通常のCPUの場合と同じく、マイク
ロコードで実現される。ただし、PRISMシステムにおけ
るマイクロコードは正にコードであつて、関連する機能
は基本命令セツト上で走行するソフトウエアサブルーチ
ンによつて実現される。
高速の制御記憶装置に記憶されていることから生じるマ
イクロコードの利点は、キヤツシユをデータ用と命令用
とに分けた記憶階層では、事実上消滅する。命令キヤツ
シユは“ページ可能”制御記憶装置として働く。通常の
CPUでは、すべてのアプリケーシヨンにわたつてどの機
能が最も頻繁に使用されるかは、設計者が前もつて決め
る。従つて、例えば倍精度の浮動小数点除算命令は常に
高速の制御記憶装置にあるが、第１レベル割込みハンド
ラは主記憶装置にある。命令キヤツシユを用いた場合
は、最近の使用状況によつて、どの機能がより速く使用
できるかが決まる。
このアプローチによれば特定のジヨブを実行するのに要
するサイクル数は、最悪の場合であつても、複雑な命令
がマイクロプログラムされている通常の小型ないし中型
CPUにおけるサイクル数以下である。更に、基本命令の
定義づけをうまく行えば、必要なサイクル数がより少な
くなることがわかつた。
大部分の命令ミツクスによれば、データの書込みまたは
読取りに関する命令が全体の20〜40％を占め、分岐命令
が15〜30％を占めている。更に、多くのアプリケーシヨ
ンにおいては、記憶装置使用可能領域のかなりの部分が
I/Oのためにさかれている。記憶装置アクセスのためにC
PUが多くのサイクルにわたつて待ち状態へ強制される
と、その間の処理時間が無駄になる。
従つて、PRISMシステムの第２の目的は、記憶装置アク
セスに起因するCPUの遊休時間をできるだけ短くするよ
うに記憶階層およびシステムアーキテクチヤを構築する
ことであつた。まず、CPUのマシンサイクルに匹敵する
アクセス時間を持つたキヤツシユが必要なことは明らか
である。次に、記憶命令が出されても直ちに主記憶装置
への記憶を行わなくてもよいということから、ストアイ
ン方式のキヤツシユが採用された。かりに１つのワード
を記憶するのに10サイクルを要し且つ命令全体の10％が
記憶命令であるとすると、記憶命令およびそれに続く命
令を並行して実行できない限り、CPUの遊休時間は全体
の約半分に達する。
しかし、サイクルごとに新しい命令を必要とし、且つ２
サイクルおきにデータをアクセスするCPU構成において
は、サイクルごとにワードを供給する通常のキヤツシユ
を用いると、性能が低下する。従つて、キヤツシユはデ
ータを含む部分と、命令を含む部分とに分けられた。こ
のようにしてキヤツシユへの使用可能領域は実質的に倍
にされ、外部記憶装置からの命令およびデータの非同期
的取出しが可能になつた。
通常のアーキテクチヤでは、データの記憶は命令を変更
することによつて行われるため、２つのキヤツシユが適
切に同期していることをハードウエアが保証しなければ
ならない。これは、コスト高になり、また性能の低下に
もつながる。命令先取り機構でさえ、記憶有効アドレス
と命令アドレスレジスタの内容を比較しなければならな
いので、複雑になる。
ところが指標レジスタが計算機に導入されるようになつ
て、命令を変更する頻度が大幅に減少され、今日に至る
まで事実上命令が変更されることはなくなつた。従つて
PRISMアーキテクチヤは、上述のようなハードウエア同
報通信を必要としない。その代りに分割キヤツシユの存
在がソフトウエアに対して明示され、必要なときにキヤ
ツシユを同期させるための命令がソフトウエアに与えら
れた。同期が必要なのは、例えばプログラム取出しのよ
うな特別の機能の場合だけである。
同様に、キヤツシユの存在がソフトウエア側からはわか
らない通常のシステムにおいては、I/Oオペレーシヨン
もキヤツシユを介して行う必要がある。その間CPUは待
機していなければならず、またI/Oオペレーシヨンが終
了した後のキヤツシユの内容は、実行中のプロセスの実
効ページセツトではなくなるので、キヤツシユを強制的
に一時モードへ戻さなければならない。高価なシステム
においてすら、デイレクトリを重複して設けると性能低
下を招く。
現在のシステムでは、I/Oオペレーシヨンを開始する責
任は、サブシステム・バツフアとユーザ領域との間で固
定ブロツク転送を行うシステムアクセス方式（IMS、VSA
M、VTAM、ページングなど）に移つてきている。これ
は、アクセス方式がバツフアの位置および範囲だけでな
く、I/O転送が処理される時も知つていることを意味す
る。従つて、このソフトウエアはキヤツシユを適切に同
期させることができ、チヤネル（PRISMシステムにおけ
る直接メモリアダプタ）は外部記憶装置との間で直接転
送を行うことができる。この結果、記憶装置の使用可能
領域の半分がI/Oのために使用中であつても、CPUの性能
が低下することはない。
これまでの説明で云えることは、実現させるのに費用が
かかるか、または低速のシステム機能があり、且つソフ
トウエアが頻繁に生じる性能低下要因を認識できる（あ
るいは機能全体を走行時間からコンパイル時間へ移すこ
とができる）場合には、その機能はハードウエアからソ
フトウエアへ移され、それによつてコスト低減および性
能改善が達成される、ということである。
〔発明が解決しようとする問題点〕
PRISMシステムは、なるべく簡単なハードウエアを用い
て各々の基本命令を単一マシンサイクルで実行しようと
するところに特徴があるが、乗算や除算のような複雑な
演算は特定の基本命令を何度も繰返し実行することによ
つて達成される。その場合、各基本命令の実行条件を示
す条件コードの発生が問題になる。10進演算を例にとる
と、10進数の各桁はBCDと呼ばれる４ビツトの２進化10
進数で表わされているので、桁上げの有無を４ビツトご
とに調べる必要がある。いずれにしても、基本命令を単
一マシンサイクルで実行するという要求があるため、そ
の実行条件を示す条件コードの発生に時間がかかつては
ならない。
従つて本発明の目的は、４ビツトごとの桁上げの有無を
示す複数の桁上げ条件ビツトを含む条件コードをハード
ウエアにより発生する条件コード発生装置を提供するこ
とにある。
〔問題点を解決するための手段〕
本発明の条件コード発生装置は、PRISMシステムのALUで
ビツト０、４、８、‥‥、Ｎ（Ｎは４の倍数）からの桁
上げがあつたときに、それをハードウエアで表示できる
ようにするため、そのような桁上げの有無を示す複数の
桁上げビツトを含む条件レジスタを備えている。これら
の桁上げビツトはALUからの対応する桁上げ信号により
１または０にセツトされる。かくて、基本命令による高
速の10進演算が可能になる。
〔実施例〕
（Ａ）PRISMシステムアーキテクチヤの概要 前述のように、PRISMシステムの中心はCPUであるが、PR
ISMシステムはCPUの他に、主記憶装置、キヤツシユ機
構、母線ユニツトおよびシステムI/Oを含んでいる（第
１図参照）。キヤツシユ機構はデータ部と命令部に分か
れている。
CPUアーキテクチヤは従来のものに比べて非常に簡単で
ある。本PRISMシステムの特徴として、各々の命令はハ
ードウエアにより単一マシンサイクルで実行される。こ
のような命令を基本命令という。基本命令は記憶装置ア
クセス（普通は並行処理される）を除くと、マシンサイ
クルを１つしか必要としない。ここで“基本”という語
は、簡単さというよりもむしろ時間、即ち単一マシンサ
イクルに関係している。基本命令自体は単一マシンサイ
クル内で実行可能であるが、それに伴う実際の機能は複
雑なことがある。
“単一マシンサイクル”という語も幾つかの定義が可能
である。例えば、単一マシンサイクルは“継続的に繰返
される基本システムクロツクの期間であつて、その間に
基本システムオペレーシヨンが遂行されるもの”であ
る。もう少し別の云い方をすれば、単一マシンサイクル
は“基本クロツク期間に含まれるすべてのクロツクパル
スをシステムが１回完全に使用するのに必要な時間”で
ある。従つて、単一マシンサイクル内でCPUのすべての
データフロー機構を１回使用することができる。
PRISMシステムのアーキテクチヤおよびその命令セツト
は下記の３つを達成するものである。
（１）命令当り１サイクルの高速CPUをコンパイルに適
した命令セツトを用いて定義する。
（２）記憶階層、I/O、割振りおよびソフトウエアの活
動がCPUでの命令実行と並行して行われる。これにより
待ち時間が短くなる。
（３）すべてのプログラムをうまくコンパイルできるコ
ードを生成する最適化コンパイラを開発する。
単一マシンサイクルで実行可能であるということに加え
て、命令に関する重要なテーマにその規則性がある。こ
れはハードウエアによる実施を容易にしていた。例え
ば、すべてのオペランドは自分の大きさに合つた境界を
持つていなければならない（半ワードの場合は半ワード
境界、ワードの場合はワード境界）。命令はすべてフル
ワードであり、従つてその境界もフルワード境界であ
る。
レジスタ名フイールドはシステム/370の４ビツトに対
し、１ビツト増えて５ビツトである。これによりレジス
タを32個まで装備できる。従つて、PRISMシステムを用
いて、例えばシステム/370のように16個の汎用レジスタ
を備えた他のアーキテクチヤをエミユレートすることが
できる。システム/370の命令セツトにおける基本命令サ
ブセツトを用いて複雑な命令をエミユレートする場合
は、レジスタ名フイールドの長さ（４ビツト）がネツク
になる。
更に、命令の長さが４バイトあるので、各命令の目的レ
ジスタを明示指定することができ、従つて入力オペラン
ドを壊す必要はない。これは一般に“３アドレス”形式
と呼ばれている。
PRISMシステムは真の32ビツトアーキテクチヤであり、1
6ビツトアーキテクチヤに拡張レジスタを加えたもので
はない。アドレスは32ビツト長であり、算術演算には32
ビツトの２の補数が使用され、論理命令および桁送り命
令は32ビツトのワードを取扱う。桁送りは31ビツトまで
可能である。
PRISMシステムのCPUの主構成要素は、ALU、汎用レジス
タフアイル（32ビツトのレジスタを32個含む）、および
本発明による32ビツトの条件レジスタを含む条件論理で
ある。条件レジスタはオペレーシヨンに関する種々の条
件を示すもので、検査および分岐を可能にする。条件レ
ジスタの各ビツトの意味は下記の表１のとおりである。
条件レジスタの各ビツトは命令によつて変更されない限
り、前の値を保つ。
ビツト０（SO）は合計あふれビツトで、次のあふれビツ
トが命令によつてセツトされるときは常に“1"にセツト
される。除算ステツプにおける特別の標識としてあふれ
を使用する場合は、合計あふれは変更されない。
ビツト１（OV）はあふれビツトで、命令実行中にあふれ
が生じたときにセツトされる。あふれビツトは、加算お
よび減算においてビツト０からの桁上げとビツト１から
の桁上げとが異なつていると“1"にセツトされ、さもな
ければ“0"にセツトされる。これは除算ステツプのため
の専用標識としても使用される。ただし比較命令によつ
て変更されることはない。
ビツト２〜６は実行された命令の計算結果（大小関係）
を示す。そのうちビツト２（LT）、ビツト３（GT）およ
びビツト４（EQ）は、２つのオペランドを２の補数形式
の符号付き整数と考えてセツトされ、ビツト５（LL）お
よびビツト６（LG）は、２つのオペランドを32ビツトの
無符号整数と考えてセツトされる。ビツト２〜６は比較
および論理命令によつてもセツトされる。
ビツト７〜15はいずれも桁上げビツトである。そのうち
ビツト７（CA）は、加算および減算においてビツト０か
らの桁上げがあると“1"にセツトされ、さもなければ
“0"にセツトされる。これは除算および乗算命令のため
の専用標識としても使用されるが、比較命令によつて変
更されることはない。これに対して、ビツト８〜14はAL
Uにおける各ニブルの桁上げを示す。例えばビツト８（C
4）はビツト４からの桁上げがあると“1"にセツトさ
れ、さもなければ“0"にセツトされる。ビツト９〜14も
同様である。これらの桁上げは10進演算で使用される。
ビツト15（CD）は任意の４ビツトニブルにおいて桁上げ
が生じると“1"にセツトされ、さもなければ“0"にセツ
トされる。これを利用すれば、10進のデイジツトの有効
性を検証することができる。
ビツト16（PZ）は常時ゼロビツトであつて、“1"にセツ
トされることはない。これは常時ゼロビツトを参照する
分岐命令による無条件分岐を可能にする。
ビツト17〜25は予約ビツトである。これらは本実施例で
は使用されないが将来の使用に備えて設けられている。
ビツト26〜29（EC0〜EC3）は外部条件ビツトであり、外
部条件が有効なときにCPUへの対応する外部条件入力の
値にセツトされる。
ビツト30（BB）は母線使用中ビツトであり、母線ユニツ
トが使用中のためにそこで母線オペレーシヨンに関する
命令を実行できないときに“1"にセツトされ、さもなけ
れば“0"にセツトされる。
ビツト31（HO）は半ワードあふれビツトであり、下位の
16ビツトのあふれ状態を示す。これは、加算および減算
においてビツト15および16の桁上げが異なつていると
“1"にセツトされ、さもなければ“0"にセツトされる。
このビツトは比較命令によつて変更されることはない。
前述のように、命令はすべて４バイト長である。PRISM
システムでは、Ｄ形式、UL形式、Ｍ形式およびＸ形式の
命令が使用される。これらの命令形式を下記の表２に示
す。
命令中の各フイールドの意味は次の通りである。
OPCD（０〜５）：命令のOPコード。
RT（６〜10）：命令の実行結果を受取る目的レジスタの
名前。
RS（６〜10）：命令実行のためのソースレジスタの名
前。
RA（11〜15）：第１オペランドレジスタ、または回転命
令の場合は目的レジスタとして使用されるレジスタの名
前。
RB（16〜20）：第２オペランドレジスタの名前。
BI（６〜10）：レジスタビツトまたはトラツプマスクを
指定する即値フイールド。
SH:（16〜20）：シフト量を指定する即値フイールド。
Ｄ（16〜31）:16ビツトの符号付き整数を２の補数形式
で指定する即値フイールド。拡張のため32ビツトの長さ
を持つた別のフイールドと組合せて使用することができ
る。
Ｍ（21〜31）：“0"によつて囲まれた“1"のサブストリ
ングまたは“1"によつて囲まれた“0"のサブストリング
から成る32ビツトのマスクを指定する即値フイールド。
ビツト21が“0"であれば前者のサブストリングが指定さ
れ、“1"であれば後者のサブストリングが指定される。
ビツト22〜26はサブストリングの左端ビツトへのインデ
ツクス、ビツト27〜31はサブストリングの右端ビツトへ
のインデツクスである。“10000011111"のマスクフイー
ルドはすべて“0"のマスクを発生し、“00000011111"の
マスクフイールドはすべて“1"のマスクを発生する。
EO（21〜31）：拡張OPコード。
（Ｂ）条件レジスタアーキテクチヤ 前記の文献（１）にも記載されているように、PRISMシ
ステムの各基本命令は単一マシンサイクルで実行され
る。基本命令の実行はかなりハードウエア的である。こ
れに対して、浮動小数点演算、固定小数点乗算、10進演
算、記憶装置から記憶装置への移動などのように複雑な
高機能命令は、マイクロコードよりもむしろソフトウエ
ア手順（マクロ）で実行される。これの長所は次のとお
りである。
まず、CPUは“マイクロコード”境界で割込み可能であ
り、複雑な命令を持つたアーキテクチヤは割込みを命令
境界に制限するか、または（システム/370の長移動命令
のように）特定の割込み点を定義する。命令の実行途中
での割込みを許さないのであれば、何らかの観測できる
状態が保管される前に実行を首尾よく終らせるための策
が必要である。例えば、システム/370の文字移動命令の
場合は、移動開始後にページ不在割込みが生じるのを避
けるため、移動を開始する前にすべてのページが事前検
査される（多重処理システムの場合は更にロツクされ
る）。割込み点が定義されている命令は再始動可能でな
ければならない。
第２に、最適化コンパイラはプログラムされた複雑な機
能の構成要素を分離すること、例えば幾つかの部分をル
ープから外して他へ移すことができる。
第３に、複雑な命令の一部をコンパイル時に実行できる
ことが多い。乗算命令を例にとると、オペランドの１つ
が定数でコンパイル時に既知であつた場合、コンパイラ
は一般の乗算マイクロコードサブルーチンよりも効率の
よい“桁送り／加算”シーケンスを生成できることがあ
る。
単一マシンサイクルで完了できない複雑な機能の組込み
を助けるため、本実施例では幾つかの新規な条件コード
ビツト（表１参照）および部分算術命令が定義されてい
る。
次に、ハードウエアの助けを借りて、単一マシンサイク
ルでは完了できない複雑な機能を実現する算術命令の例
を幾つか参考のため説明する。
（１）10進６加算（ADS RT、RB）、Ｘ形式 すべての10進デイジツト（４ビツト）が６であるワード
がレジスタRBの内容に加算される。結果はレジスタRTに
ロードされる。
条件コード： LT、EQ、GT、LG、OV、CA、CD、C4〜C28およびSOが１ま
たは０にセツトされ、LLが０にセツトされる。
（２）10進マスク付減算（SFDM RT、RB）、Ｘ形式 10進桁上げのあつたすべての10進デイジツトが０であ
り、且つ桁上げのなかつたすべての10進デイジツトが６
であるワードが第１オペランドとして使用され、レジス
タRBの内容から減算される。結果はレジスタRTにロード
される。
条件コード： いずれも変更されない。
（１）のADS命令および（２）のSFDM命令は10進数の加
減算を２進演算により達成するもので、次に10進加算の
例を説明する。
レジスタRAおよびRBが符号なしの８桁の10進数（整数）
を含んでいるものとすると、次のルーチンにより、それ
らの和がレジスタRCに得られる。
ADS RC、RA Ａ RC、RB、RC SFDM RC、RC 最初の命令は、８桁すべてが６であるオペランドをRAに
ある10進数に加算し、その結果をRCに置く。これによ
り、10進数の０〜９が各々６〜15に変換される。２番目
の命令は、RBの内容をRCにある変換された10進数に加算
し、その結果をRCに置く。加算前のRCの内容は、RAにあ
つた元の10進数の各桁に６を加えたものであるから、加
算の結果、桁上げの生じない10進位置があれば、その位
置の値は正しい加算結果値よりも６だけ大きい。桁上げ
の生じた10進位置は正しい加算結果値を含む。この桁上
げは実際には16進数のＦから10への桁上げであるが、最
初各桁に６が加算されているから、これは10進数の９か
ら10への桁上げと等価である。かくて、正しい10進加算
結果を得るためには、桁上げの生じなかつた10進位置の
値から６を減算する必要がある。最後の命令（SFDM）は
この減算を行うものである。条件レジスタのビツトCA
（２番目の加算命令Ａによりセツトされる）は、加算結
果を１つのレジスタに収容できるか否かを示す。
10進数の加算および減算の実例を次の表４および表５に
示す。いずれの場合も、10進数の27がレジスタ４にロー
ドされ、10進数の34がレジスタ５にロードされ、Ｘ‘66
666666'がレジスタ６にロードされている。結果はレジ
スタ３に得られる。
これまで説明してきた拡張条件レジスタアーキテクチヤ
は、PRISMシステムにおけるプログラミングの次のよう
な部分に偉力を発揮する。
（１）算術演算結果が符号つきか符号なしかの解釈。
（２）多倍精度の算術演算ルーチンの作成。
（３）基本乗算ステツプ命令および基本除算ステツプ命
令による全乗算および除算操作の遂行。
（４）10進算術演算 （５）長いルーチンにわたる算術あふれの追跡。
（６）最適化コンパイラによる共通比較結果の利用。
次に上記の（１）〜（６）について詳述する。
まず（１）については、例えば、２つの数値の加算は符
号の有無に関係なく同じ回路で行われ、最終結果の解釈
だけが符号の有無によつて異なる。符号つきの解釈の場
合は、条件レジスタのあふれ、より小さい、またはより
大きいを示すビツトが最終結果を特徴づけ、符号なしの
解釈の場合は、桁上げ、論理的により小さい、または論
理的により大きいを示すビツトが最終結果を特徴づけ
る。従つて、符号つきおよび符号なしの算術演算を同じ
OPコードで指定できる。
（２）については、多倍精度の算術演算ルーチンにも条
件レジスタの桁上げビツトを利用することができる。PR
ISMシステムの拡張加算命令および拡張減算命令は、条
件レジスタの桁上げビツト（CA）を参照して、下位の結
果から上位の結果への桁上げ伝播を実現している。
（３）については、PRISMシステムの乗算および除算は
多数の基本命令からなるルーチンによつて実行される。
乗算の場合条件レジスタの桁上げビツトは、最後に実行
された乗算ステツプ命令で使用された部分乗数の符号を
表わす。各乗算ステツプ命令はこの桁上げビツトの状態
から、前の左端ビツトが符号として解釈されたか否かを
判断し、それに応じた加算を行う。同様にして、多倍精
度の乗数を用いることにより、多倍精度乗算ルーチンを
作成することができる。MQのすべてのビツトが乗数ビツ
トとして使用された後、MQから部分積が取出され、次の
32個の乗数ビツトが挿入される。条件レジスタの桁上げ
ビツトは、それ以上符号を考慮することなく乗算を続行
できるようにセツトされる。
除算ルーチンの場合は、最初の除算ステツプ命令が実行
された後の条件レジスタのあふれビツト（OV）により、
商を１つのレジスタに収容しきれるか否かが示される。
また、最後の除算ステツプ命令が実行された後に、条件
レジスタの桁上げビツトの状態に応じて適切な剰余が決
定される。
（４）については、加算命令または減算命令が実行され
る度に、10進数の各桁ごとに桁上げの有無が条件レジス
タによつて表示される。10進演算の場合は１桁が４ビツ
トであるから、ビツト０、４、８、12、16、20、24およ
び28からの桁上げの有無が表示される。この情報は２通
りに使用できる。まず短精度の算術演算の場合、もしフ
イールド長が４の倍数であれば、条件レジスタにあるこ
れらの桁上げビツトは、結果を４ビツトのサブフイール
ドに収容しきれなくなつたことを示す。第２図に、こち
らの方が重要であるが、10進数算術命令に関連して使用
すれば、８桁の加算（および減算）を３つ（または２
つ）の基本命令だけで遂行できる。
（５）については、条件レシスタの合計あふれビツト
（SO）が使用される。ある特定のルーチン内で算術あふ
れが生じたか否かを検査したいとき、普通はあふれを起
す可能性のある各命令の後にあふれを検査するための命
令を挿入しておく必要があるが、合計あふれビツトを使
用すれば、そのような必要なしにルーチンを書くことが
できる。この結果、コードが著しく簡単になり、あふれ
の見落としもなくなる。但し、算術あふれを検査したい
ルーチンに入る前に条件レジスタの合計あふれビツトを
リセツトするため、条件レジスタの内容を特定の汎用レ
ジスタＸにコピーする命令、レジスタＸと最上位ビツト
（合計あふれビツト）を０にする命令、およびレジスタ
Ｘの内容を条件レジスタに戻す命令をそのルーチンの前
に挿入し、且つ合計あふれビツトの状態を分岐条件とす
る条件分岐命令をそのルーチンの後に挿入しておく必要
がある。それでも、命令ごとにあふれを検査する従来の
システムに比べればかなり簡単になつている。
最後の（６）については、条件レジスタの内容を容易に
保管できるので、最適化が可能になる。例えば、次のよ
うなコードを考えてみる。
IF A＜B THEN ‥‥； ELSE IF A＝B THEN ‥‥； ELSE ‥‥； これらのステートメントはＡ＜Ｂ、Ａ＝ＢはＡ＞Ｂのと
きに各々何をするかを記述したものであるが、ＡとＢの
比較は１回でよい。最初のIFステートメントは条件レジ
スタのLT（より小さい）ビツトを検査し、２番目のIFス
テーメントは、これら２つの分岐命令の間に挿入されて
いる別の命令が条件レジスタを変更していない限り、そ
のEQ（等しい）ビツトを検査する。２番目のIFステーメ
ントのために、ＡとＢを再度比較すること、および２つ
のオペランドＡおよびＢを保持しておくことは不要であ
る。コンパイラは、２番目のIFステートメントの前に条
件レジスタが変更されたか否かを判断できるので、もし
変更されているのであれば、その変更に先立つて条件レ
ジスタの内容が特定の汎用レジスタにコピーされる。そ
の場合、２番目のIFステートメントはこの汎用レジスタ
にコピーされたEQビツトを検査することになる。
これまで説明してきた拡張条件レジスタアーキテクチヤ
の利点は、条件レジスタの内容の保管（コピー）および
復元を各々１つの命令で行えるという事実に基いてい
る。従つて、条件レジスタを利用するマクロオペレーシ
ヨン（例えば乗算）の途中で割込みが生じるとしても、
それによつてマクロオペレーシヨンのコード化が制限さ
れることはない。割込みの間条件レジスタの内容を保管
しておけばすむからである。
（Ｃ）ハードウエア 本発明を実施し得る代表的なPRISMシステムの構成を第
１図に示す。システムの内部母線10には、CPU12、複数
の母線ユニツト14、16（浮動小数点ユニツトなど）、命
令キヤツシユ機構18、データキヤツシユ機構20、および
システム母線ユニツト22が接続されている。キヤツシユ
機構18、20はいずれもキヤツシユ、デイレクトリおよび
変換索引緩衝機構（TLB）を含んでいる。システム母線
ユニツト22は主としてI/Oオペレーシヨンを制御するも
ので、主記憶装置24にも接続されている。主記憶装置24
と命令キヤツシユ機構18およびデータキヤツシユ機構20
との間では命令およびデータが別々にやりとりされる。
CPU12は命令母線26を介して命令キヤツシユ機構18から
命令を取出す。
第2A図および第2B図はCPU12の内部構成を示したもであ
る。主要構成要素の１つである汎用レジスタフアイル30
は32個の汎用レジスタを含んでいる。汎用レジスタフア
イル30の２つの入力RAおよびRTならびに３つの出力RARB
およびRSはいずれも命令によつて指定されるオペランド
である。汎用レジスタフアイル30のアドレス指定は、命
令レジスタ32にロードされた命令の各種レジスタフイー
ルドによつてなされる。命令レジスタ32のボツクス内お
よびその下側に示されている記号の意味については表２
のところを参照されたい。
命令は命令アドレスレジスタ（IAR）34により命令キヤ
ツシユ機構18から取出される。IAR34は極く普通のもの
で、プログラムの開始時に初期設定され、プログラムの
進行につれて順次に増分されたり、分岐アドレスをロー
ドされたりする。表２に示したように、命令は32ビツト
（４バイト）であるから、IAR34の増分単位は４であ
る。ボツクス36は次命令アドレスを含む。
汎用レジスタフアイル30、命令レジスタ32およびIAR34
の選択された内容はマルチプレクサ38および40を通つて
ALU42へ供給される。マルチプレクサ38は命令アドレス
または指定されたレジスタRAの内容を通し、マルチプレ
クサ40は即値オペランドＤまたは指定されたレジスタRB
の内容を通す。ALUに42の演算結果は出力バツフアレジ
スタ44にロードされたり、IAR34、条件レジスタを含む
条件論理50、またはデータキヤツシユ機構20へアドレス
を送るためのアドレスゲート54へ直接供給されたりす
る。
ALU42の演算結果を汎用レジスタフアイル30に書戻す場
合は、命令がレジスタRAおよびRTのいずれを指定してい
るかに応じて、出力バツフアレジスタ44の内容がマルチ
プレクサ46または48を通つて汎用レジスタフアイル30へ
転送される。
条件論理50については次の第３図のところで説明する。
分岐／トラツプ検査論理52は、命令のBIフイールド、条
件レジスタおよび指定されたレジスタRAの内容に応じ
て、分岐またはトラツプを行うべきか否かを検査する。
前述のように、変更前の条件レジスタの内容が特定の汎
用レジスタに保管されているときに、その中の特定のビ
ツト（例えばEQビツト）の値に応じて分岐するか否かを
決めるような場合にこの分岐／トラツプ検査論理52が使
用される。その場合、条件レジスタの内容を保管してい
る汎用レジスタは分岐命令中のRAフイールドにより指定
され、分岐条件となるビツトは５ビツトのBIフイールド
により指定される。
内部レジスタR2および拡張用レジスタMQを含むマスク回
転論理56は基本的には、指定されたレジスタの内容を指
定された量（最高31ビツト）だけ回転（循環桁送り）す
るものである。回転された内容はマスクの制御のもと
に、他のレジスタの内容または全ゼロ等の特別のワード
と組合されたり、MQレジスタに保持されている前の回転
結果と組合されたりする。これは通常の桁送りだけでな
く、例えば10進数のパツクおよびアンパツク、浮動小数
点演算の場合の事前桁送りおよび正規化などを行うとき
に使用される。マスク回転論理56の出力はマルチプレク
サ46（R2）または48（MQ）を通つて汎用レジスタフアイ
ル30へ転送されるか、あるいは出力ゲート55を通つてデ
ータキヤツシユ機構20へ転送される。
MQレジスタはマスク回転操作で使用される他に、乗算お
よび除算の如き算術演算において32ビツトよりも長いデ
ータが生成されたときにあふれ分を記憶するのにも使用
される。
データキヤツシユ機構20から取出されたデータは、入力
ゲート58およびマルチプレクサ48を通つて汎用レジスタ
フアイル30へ転送される。
第３図はALU42と条件論理50の関係を部分的に示したも
ので、殆んどの条件ビツトはALU42の出力によつて直接
セツトされる。条件ビツトCA、C4、C8、C12、C16、C2
0、C24およびC28は、ALU内部で発生される４ビツトごと
のニブル桁上げ信号を外部へ取出すことによつて１また
は０にセツトされる。これらは演算結果のビツト０、
４、８、12、16、20、24および28からの桁上げの有無を
表わす。条件ビツトCDはこれらの桁上げビツトすべての
論理和（OR）をとることによつてセツトされる。
条件ビツトSO（合計あふれ）およびOV（あふれ）は、除
算ステツプのときを除き、同じ入力によつて同時にセツ
トされる。除算ステツプのときはSOは変更されない。
〔発明の効果〕
基本命令の実行完了後の状態をハードウエアで直ちに表
示できるので、複数の基本命令によつて遂行される複雑
なオペレーシヨンが高速化される。
【図面の簡単な説明】
第１図は本発明を実施し得るPRISMシステムの構成例を
示すブロツク図。 第２図は第2A図および第2B図のつながりを示すブロツク
図。 第2A図および第2B図はCPU12の内部構成を示すブロツク
図。 第３図はALU42と条件論理50の関係を示すブロツク図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジヨン・コツク アメリカ合衆国ニユ−ヨ−ク州ベツドフオ −ド・パウンド・リツジ・ロ−ド87番地 (72)発明者 ピ−タ−・ウイリ−・マ−クスタイン アメリカ合衆国ニユ−ヨ−ク州ヨ−クタウ ン・ハイツ・リツジ・ストリ−ト2127番地 (72)発明者 ジヨ−ジ・ラデイン アメリカ合衆国ニユ−ヨ−ク州ピアモン ト・フランクリン26番地 (56)参考文献 特開 昭57−29149（ＪＰ，Ａ) 特開 昭58−60355（ＪＰ，Ａ) 特開 昭54−55336（ＪＰ，Ａ) 特開 昭56−108150（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】単一マシンサイクルで実行できる基本命令
    の命令セットを有し、前記基本命令を記憶する記憶手段
    と、該記憶手段から基本命令を取り出すためのアドレス
    手段と、該アドレス手段によって取り出された基本命令
    を実行するためのALUと、該ALUで使用されるオペランド
    を記憶する汎用レジスタファイルとを備えたRISCシステ
    ムにおける条件コード発生装置であって、 前記ALUでのビット０、４、８、・・・、Ｎ（Ｎは４の
    倍数）からの桁上げの有無を表す複数の第１桁上げビッ
    トと、該複数の第１桁上げビットのうちのいずれかが桁
    上げを表しているとセットされる第２桁上げビットと、
    命令実行中にあふれが生じた時にセットされるあふれビ
    ットと、実行された比較命令の結果を示すビットと、を
    少なくとも含む条件レジスタを有し、 前記第１桁上げビット、前記第２桁上げビット、前記あ
    ふれビット、前記比較命令の結果を示すビットは、前記
    ALUからの対応する信号で一のマシンサイクルの間に選
    択的に前記条件レジスタにセットされ、前記一のマシン
    サイクルと異なるマシンサイクルで参照され、前記一の
    マシンサイクルと異なる前記マシンサイクル以後のマシ
    ンサイクルで実行される後続の前記基本命令の分岐の有
    無を少なくとも決定するために利用されること、及び、
    任意のマシンサイクルで前記条件レジスタの内容を変更
    するときは、前記条件レジスタの内容を前記汎用レジス
    タファイルに記憶した後に行うこと、 を特徴とする条件コード発生装置。
JP59125442A 1983-06-30 1984-06-20 条件コ−ド発生装置 Expired - Lifetime JPH0743646B2 (ja)

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