JPS6014337A - 条件コ−ド発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業−にの利用分野〕 本発明は、通常の計算機アーキテクチャにおける命令セ
ットよりずっと小規模の命令セット（以下、基本命令セ
ットという）しか持たない計算機システムに適した条件
コード発生装置に係る。

〔従来技術〕

最近のＶＬＳＴ技術の発達により、マイクロプロセッサ
の設計に関しては、相反する２つのアプローチが可能に
なってきた。第１のアプローチは、Ｖ　Ｌ　Ｓ　Ｉを十
二分に利用して、これまではラフｌ−ウェアで実現され
ていた機能をハードウェアで実現させるものである。当
然の結果として、マイクロプロセッサの物理的な構成は
複雑になる。これに対して第２のアプローチは、これま
でより多くの機能をソフトウェアで実現させることによ
って、簡単で且つ高速のマイクロプロセッサを構成しよ
うとするものである。後者のアプローチの代表的な例が
下記の文献に記載されている。

（１）　Ｇｅｏｒｇｅ　Ｒａｄｉｎ　”Ｔｈｅ　８０１
　Ｍｊｎｉｃｏｍｐｕｔｅｒ”ＡＣＭＳＩＧＰＬＡＮ　
Ｎ０ＴＩＣＥＳ　、第１７巻、第４号、１９８２年４月
、３９〜４７頁 （２）　ＰａｔＬｅｒｓｏｎ、　５ｅｑｕｊｎ　”ＲＩ
ＳＣｌ　：　ａ　ＲｅｄｕｃｅｄＴｎｓｔｒｕｃｔｉｏ
ｎ　Ｓｅｔ　ＶＬＳＩ　Ｃｏｍｐｕｔｅｒ　”　月ＥＥ
ＥＣａｍｐｕＩ：ｅｒ　、　］　９８２年９月、８〜２
０頁第１のアプローチは、ソフトウェアの開発費用およ
びその実行速度を考えた場合、年ごとに安くなっている
Ｖ　Ｌ　Ｓ　Ｔ回路を用いてシステムを構成した方が全
体として価格性能比を」二げることができる、という考
えに基いている。従って、第１のアプローチをとるシス
テム設計者は、ＶＬＳ　Ｉ回路の潜在能力に合わせてア
ーキテクチャをより複雑にしている。これは、最近の計
算機とその前の橿算機、例えばＶＡＸ−１１とＰＤＰ−
１１，１８Ｍシステム／３８とＩＢＭシステム／３、イ
ンテルＡＰＸ−／１３２と８０８６、などを比較してみ
れば明らかである。ただしアーキテクチャが複雑になる
と、それだけシステム設計に要する時間が長くなり、設
計ミスの可能性も増える。この型のシステムは大規模命
令セット割算機システム、略してｃｒｓｃシステムと呼
ばれている。

これに対して、前記の文献に記載されているような第２
のアプローチに従って構成されたシステムば小規模命令
セット計算機（ｔＳＣ）システムあるいは基本命令セッ
ト計算機システム（以下、ＰＲＴＳＭシステムという）
と呼ばれる。、ＰＲ■ＳＭシステムの中心はＣＰ　Ｕで
ある。システム改削の大部分は、ユーザに対してＣＰ　
ＴＪの基本能力を使用可能にする、ということに向けら
れている。

全体的な構成は従来のＣＰ　ｔＪとは幾分異なっている
。

以下前記の文献に記載されているＣＰＵの設計原理およ
び従来のＣＰＵとの違いについて、本発明に関係する範
囲内で少し詳しく説明する。

小型ないし中型の汎用計算機システムにおける通常のＣ
ＰＵは、アーキテクチャを″解釈″する配線マイクロプ
ロセッサで構成されている。このようなＣＰＵでは、１
つのＣＰ　Ｕ命令を実行するために、制御記憶装置にあ
る幾つかのマイクロ命令が実行される。１つの平均的な
ＣＰＵ命令を実行するのに必要なマイクロ命令（マシン
サイクル）の数は、使用されているマイクロプロセッサ
の能力（従って価格）、ｃｐｕアーキテクチャの複雑３
− さ、および実行中のアプリケーション（即ち命令ミック
ス）によって左右される。例えば、１ＢＭシステム／３
７０モデル１６８は１つのシステム／３７０命令当り３
〜６サイクルを要し、モデル１４８は１０〜］５サイク
ルを要し、システム／３６０モデル３０は３０サイクル
以」二になる。

ＣＰＵの設計によっては、ルックアヘッド、並列処理お
よび分岐の記録といった技術を用いることにより、１命
令当りのマシンサイクル数を１に近づけることができる
。

アプリケーションによる相違については、例えば一般に
科学技術計算は浮動小数点命令を使用するが、事務計算
は１０進演算を使用する。ところが、アプリケーション
コードの代りに走行システム全体を追跡してみると、最
も頻繁に使用される命令に顕著な類似性があることがわ
かる。これらの命令はロード、記憶、分岐、比較、整数
演算、論理桁送りといった比較的簡単な命令であり、基
礎となるマイクロプロセッサの命令セットにもこれらと
同じ機能を持った命令がある。従って、マ４− イクロプロセッサのアーキテクチャがＣＰ　Ｕのアーキ
テクチャと正確には一致しない場合であっても、そのよ
うな機能についてまでＣＰＵアーキテクチャをマイクロ
プロセッサで″１解釈″することは無駄であると考えら
れた。

従って、ＰＲｒＳＭシステムのために設計された基本命
令セラ１〜はハードウェアで直接実行することができる
。即ち、各々ｄ基本命令は１マシンサイクルしか必要と
しない。複雑な機能は、通常のＣＰＵの場合と同じく、
マイクロコードで実現される。ただし、Ｐ　Ｒ，Ｔ　Ｓ
　Ｍシステムにおけるマイクロコードは正にコードであ
って、関連する機能は基本命令セット上で走行するソフ
トウェアサブルーチンによって実現される。

高速の制御記憶装置に記、憶されていることから生じる
マイクロコードの利点は、キャッシュをデータ用と命令
用とに分けた記憶階層では、事実上消滅する。命令キャ
ッシュは″ページ可能″′制御記憶装置として働く。通
常のＣＰＵでは、すべてのアプリケーションにわたって
どの機能が最も頻繁に使用されるかは、設計者が前もっ
て決める。従って、例えば倍精度の浮動小数点除算命令
は常に高速の制御記憶装置にあるが、第ルベル割込みハ
ンドラは主記憶装置にある。命令キャッシュを用いた場
合は、最近の使用状況によって、どの機能がより速く使
用できるかが決まる。

このアプローチによれば特定のジョブを実行するのに要
するサイクル数は、最悪の場合であっても、複雑な命令
がマイクロプログラムされている通常の小型ないし中型
ＣＰ　Ｕにおけるサイクル数以下である。更に、基本命
令の定義づけをうまく行えば、必要なサイクル数がより
少なくなることがわかった。

大部分の命令ミックスによれば、データの書込みまたは
読取りに関する命令が全体の２０〜４０％を占め、分岐
命令が１５〜３０％を占めている。

更に、多くのアプリケーションにおいては、記憶装置帯
域幅のかなりの部分がＴ１０のためにさがれている。記
憶装置アクセスのためにＣＰＵが多くのサイクルにわた
って待ち状態へ強制されると、その間の処理時間が無駄
になる。

従って、ＰＲＩＳＭシステムの第２の目的は、記憶装置
アクセスに起因するＣ　Ｐ　Ｕの遊休時間をできるだけ
短くするように記憶階層およびシステムアーキテクチャ
を構築することであった。まず、ＣＰ　ＴＪのマシンサ
イクルに匹敵するアクセス時間を持ったキャッシュが必
要なことは明らかである。

次に、記憶命令が出されても直ちに主記憶装置への記憶
を行わなくてもよいということがら、ス１ヘアイン方式
のキャッシュが採用された。かりに１つのワードを記憶
するのに１０サイクルを要し且つ命令全体の１０％が記
憶命令であるとすると、記憶命令およびそれに続く命令
を並行して実行できない限り、ＣＰ　Ｕの遊休時間は全
体の約半分に達する。

しかし、サイクルごとに新しい命令を必要とし、且つ２
サイクルおきにデータをアクセスするＣＰＴＪ構成にお
いては、サイクルごとにワードを供給する通常のキャッ
シュを用いると、性能が低下する。従って、キャッシュ
はデータを含む部分と、７− 命令を含む部分とに分けられた。このようにしてキャッ
シュへの帯域幅は実質的に倍にされ、外部記憶装置から
の命令およびデータの非同期的取出しが可能になった。

通常のアーキテクチャでは、データの記憶は命令を変更
することによって行われるため、２つのキャッシュが適
切に同期していることをハードウェアが保証しなければ
ならない。これは、コスト高になり、また性能の低下に
もつながる。命令先取り機構でさえ、記憶有効アドレス
と命令アドレスレジスタの内容を比較しなければならな
いので、複雑になる。

ところが指標レジスタが計算機に導入されるようになっ
て、命令を変更する頻度が大幅に減少され、今日に至る
まで事実」二命令が変更されることはなくなった。従っ
てＰＲＴ　ｓＭアーキテクチャは、−（二連のようなハ
ードウェア同報通信を必要としない。その代りに分割キ
ャッシュの存在がソフトウェアに対して明示され、必要
なときにキャッシュを同期させるための命令がソフトウ
ェアに与８− えられた。同期が必要なのは、例えばプログラム取出し
のような特別の機能の場合だけである。

同様に、キャッシュの存在がソフトウェア側からはわか
らない通常のシステムにおいては、Ｔ１０オペレーシヨ
ンもキャッシュを介して行う必要がある。その間ＣＰ　
Ｕは待機していなければならず、またＴ１０オペレーシ
ヨンが終了した後のキャッシュの内容は、実行中のプロ
セスの実効ページセラ１−ではなくなるので、キャッシ
ュを強制的に一部モードへ戻さなければならない。高価
なシステムにおいてすら、ディレクトリを重複して設け
ると性能の低下を招く。

現在のシステムでは、Ｔ１０オペレーシヨンを開始する
責任は、サブシステム・バッファとユーザ領域との間で
固定ブロック転送を行うシステムアクセス方式（ＩＭＳ
、ＶＳＡＭ、ＶＴＡＭ、ページングなど）に移ってきて
いる。これは、アクセス方式がバッファの位置および範
囲だけでなく、Ｉ１０転送が処理される時も知っている
ことを意味する。従って、このソフトウェアはキャッシ
ュを適切に同期させることができ、チャネル（ＰＲＴＳ
Ｍシステムにおける直接メモリアダプタ）は外部記憶装
置との間で直接転送を行うことができる。この結果、記
憶装置帯域幅の半分がＩｌｏのために使用中であっても
、ＣＰＵの性能が低下することはない。

これまでの説明で云えることは、実現させるのに費用が
かかるか、または低速のシステム機能があり、且つソフ
トウェアが頻繁に生じる性能低下要因を認識できる（あ
るいは機能全体を走行時間からコンパイル時間へ移すこ
とができる）場合には、その機能はハードウェアからソ
フトウェアへ移され、それによってコスト低減および性
能改善が達成される、ということである。

〔発明が解決しようとする問題点〕 ＰＲＩ　８Ｍシステムは、なるべく簡単なハードウェア
を用いて各々の基本命令を単一マシンサイクルで実行し
ようとするところに特徴があるが、乗算や除算のような
複雑な演算は特定の基本命令を何度も繰返し実行するこ
とによって達成される。

その場合、各基本命令の実行条件を示す条件コードの発
生が問題になる。１０進演算を例にとると、１０進数の
各桁はＢＣＤと呼ばれる４ビツトの２進化１０進数で表
わされているので、桁上げの有無を４ピツ１〜ごとに調
べる必要がある。いずれにしても、基本命令を単一マシ
ンサイクルで実行するという要求があるため、その実行
条件を示す条件コードの発生に時間がかかつてはならな
い。

従って本発明の目的は、４ビットごとの桁上げの有無を
示す複数の桁上げ条件ビットを含む条件コードをハード
ウェアにより発生する条件コード発生装置を提供するこ
とにある。

〔問題点を解決するための手段〕

本発明の条件コード発生装置は、ＰＲＩＳＭシステムの
Ａ　Ｌ　Ｕでビット０．４．８、・・・・、Ｎ（Ｎは４
の倍数）からの桁」二げがあったときに、それをハード
ウェアで表示できるようにするため。

そのような桁」二げの有無を示す複数の桁上げビットを
含む条件レジスタを備えている。これらの桁上げビット
はＡＬＵからの対応する桁上げ信号に１１− より１または０にセットされる。かくて、基本命令によ
る高速の１０進演算が可能になる。

〔実施例〕

（Ａ）ＰＲＩＳＭシステムアーキテクチャの概要前述の
ように、ＰＲＩ　８Ｍシステムの中心はＣＰＵであるが
、ｐｉｒｓＭシステムはＣＰＵの他に、主記憶装置、キ
ャッシュ機構、母線ユニットおよびシステムＩ１０を含
んでいる（第１図参照）。

キャッシュ機構はデータ部と命令部に分かれている。

ＣＰ　Ｕアーキテクチャは従来のものに比べて非常に簡
単である。本ＰＲＩＳＭシステムの特徴として、各々の
命令はハードウェアにより単一マシンサイクルで実行さ
れる。このような命令を基本命令という。基本命令は記
憶装置アクセス（普通は並行処理される）を除くと、マ
シンサイクルを１つしか必要としない。ここで″基本″
という語は、簡単さというよりもむしろ時間、即ち単一
マシンサイクルに関係している。基本命令自体は単一マ
シンサイクル内で実行可能であるが、それに伴う＝１２
− 実際の機能は複雑なことがある。

″単一マシンサイクル″という語も幾つかの定義が可能
である。例えば、単一マシンサイクルは″継続的に繰返
される基本システムクロックの期間であって、その間に
基本システムオペレーションが遂行されるもの″である
。もう少し別の云い方をすれば、単一マシンサイクルは
゛′基本クロック期間に含まれるすべてのクロックパル
スをシステムが１回完全に使用するのに必要な時間″で
ある。

従って、単一マシンサイクル内でＣＰＵのすべてのデー
タフロー機構を１回使用することができる。

ＰＲＩ　８Ｍシステムのアーキテクチャおよびその命令
セットは下記の３つを達成するものである。

（１）命令当り１サイクルの高速ＣＰＵをコンパイルに
適した命令セットを用いて定義する。

（２）記憶階層、■／○、割振りおよびソフトウェアの
活動がＣＰＵでの命令実行と並行して行われる。これに
より待ち時間が短くなる。

（３）すべてのプログラムをうまくコンパイルできるコ
ードを生成する最適化コンパイラを開発する。

単一マシンサイクルで実行可能であるということに加え
て、命令に関する重要なテーマにその規則性がある。こ
れはハードウェアによる実施を容易にしていた。例えば
、すべてのオペランドは自分の大きさに合った境界を持
っていなければならない（半ワードの場合は半ワード境
界、ワードの場合はワード境界）。命令はすべてフルワ
ードであり、従ってその境界もフルワード境界である。

レジスタ名フィールドはシステム／３７０の４ピッ１−
に対し、１ビット増えて５ビツトである。

これによりレジスタを３２個まで装備できる。従って、
ＰＲＩＳＭシステムを用いて、例えばシステム／３７０
のように１６個の汎用レジスタを備えた他のアーキテク
チャをエミュレートすることができる。システム／３７
０の命令セットにおける基本命令サブセットを用いて複
雑な命令をエミュレートする場合は、レジスタ名フィー
ルドの長さく４ピッ１−）がネックになる。

更に、命令の長さが４バイトあるので、各命令の目的レ
ジスタを明示指定することができ、従って入力オペラン
ドを壊す必要はない。これは一般に″３アドレス″形と
呼ばれている。

ＰＲＩＳＭシステムは真の３２ピツ１〜アーキテクチヤ
であり、１６ビツトアーキテクチヤに拡張レジスタを加
えたものではない。アドレスは３２ビツト長であり、算
術演算には３２ビツトの２の補数が使用され、論理命令
および桁送り命令は３２ビツトのワードを取扱う。桁送
りは３１ビツトまで可能である。

ＰＲＴＳＭシステムのＣＰＵの主構成要素は、Ａ　Ｌ　
Ｕ、汎用レジスタファイル（３２ビツトのレジスタを３
２個含む）、および本発明による３２ビツトの条件レジ
スタを含む条件論理である。条件レジスタはオペレーシ
ョンに関する種々の条件を示すもので、検査および分岐
を可能にする。条件レジスタの各ビットの意味は下記の
表１のとおりである。

１５− ８１　（条件レジスタ） ザ）（ド　各−華−意　味 ＯＳｏ　合計あふれ ］　ＯＶ　あふれ ２　’　ＬＴ　より小さい、負値 ３　ＧＴ　より大きい、正値 ４　ＥＱ　等しい、ゼロ値 ５　Ｔ、、、Ｔ、　論理的により小さい６　ＬＧ　論理
的により大きい ７　ＣＡ　ビットＯからの桁上げ ８　Ｃ４ビット４からの桁上げ ９　Ｃ８ビット８からの桁」二げ １０　Ｃ１２ビット１２からの桁」二げ１１　Ｃ１６ビ
ット１６からの桁上げ １２　Ｃ２０ビット２０からの桁上げ １３　Ｃ２４ビット２４からの桁上げ １４　Ｃ２８ビット２８からの桁」二げ］５　ＣＤ　任
意の４ビツトニブルからの桁上げ １６− １６　ＰＺ　常時ゼロ １７〜２５（将来の使用に備えて予約）２６　ＥＣＯ外
部条件０ ２７　ＥＣＩ　外部条件１ ２　Ｓ　ＥＣ２外部条件２ ２９　ＥＣ３外部条件３ ３０　８Ｂ　母線使用中 （条件付き母線オペレーショ ン用） ３１　ＨＯ半ワードあふれ （下位１６ビツトからのあふれ） 条件レジスタの各ビットは命令によって変更されない限
り、前の値を保つ。

旦ットＯ（ＳＯ）は合計あふれビットで、次のあふれビ
ットが命令によってセットされるときは常にｒｒ　１　
＋＋にセットされる。除算ステップにおける特別の標識
としてあふれを使用する場合は、合計あふれは変更され
ない。

（ラード」−（−Ｑ■−）−ばあふれビットで、命令実
行中にあふれが生じたときにセットされる。あふれビッ
トは、加算および減算においてピッ１−〇からの桁」−
げとピッＩ〜１からの桁」−げとが異なっていると１１
１１１にセラ１−され、さもなければ１１０１１にセラ
Ｉ−される。これは除算ステップのための専用標識とし
ても使用される。ただし比較命令によって変更されるこ
とはない。

ザース上−に瓜−は実行された命令の計算結果（大小関
係）を示す。そのうちビット２（ＬＴ）、−くラード３
（Ｇ’ｆｉ−）−および−ζ方トＡ−１恥９后は、２つ
のオペランドを２の補数形式の符号付き整数と考えてセ
ラ１〜され、−くノートＬＡ上−ｒ＝）および−１台ム
ト几巡長一旦Ｙ、は、２つのオペランドを３２ピッ１−
の無符号整数と考えてセットされる。ピッ１〜２〜６は
比較および論理命令によってもセットされる。

Ｙり−１−７〜１．−、、Ｓ−はいずれも桁」二げピッ
１−である。

そのうち瞥刈り一（イ）Ｊ−）−は、加算および減算に
おいてピッ１−〇からの桁上げがあると”　Ｉ　”にセ
ラ！−され、さもなければ”　ｏ　”にセットされる。

これは除算および乗算命令のための専用標識としても使
用されるが、比較命令によって変更されることはない。

これに対して、ピッ１〜８ニー！−；−はＡ　Ｌ　Ｕに
おける各ニブルの桁−１−げを示す。例えば−４ノ上−
８（（１）はピッＩ〜４からの桁上げがあるとｒｒ　１
　ｒｒにセットされ、さもなければ′０″にセラ１〜さ
れる。

任意の４ビツトニブルにおいて桁−１−げが生じると１
・・にセットされ、さもなければＩｔ　ＯＩｔにセット
される。これを利用すれば、１０進デイジツ１〜の有効
性を検証することができる。

゛　ビット１６（ＰＺ）は常時ゼロピッｌへであって、
ｕ　ｉ　Ｉｔにセットされることはない。これは常時ゼ
ロピッ１−を参照する分岐命令による無条件分岐を可能
にする。

ビット１７〜２５は予約ピッ１〜である。これらは本実
施例では使用されないが将来の使用に備えて設けられて
いる。

ビット２６〜−−鼾黒メＥＣＯ〜下」フ」Ｊ□−は外部
条１９− 件ビツＩ〜であり、外部条件が有効なときにＣＰＵへの
対応する外部条件入力の値にセットされる。

Ｙ−１ｉｏ−（ＢＢ）は母線使用中ビットであり、母線
ユニツ１〜が使用中のためにそこで母線オペレーション
に関する命令を実行できないときにｒｒ　１．　Ｈにセ
ラ１−され、さもなければＬＬ　Ｏｕにセットされる。

ピッ１へ３−１−リ」−Ｑ〕−は半ワードあふれビット
であり、下位の１６ビツトのあふれ状態を示す。これは
、加算才９よび減算においてピッ１−１５および１６の
桁上げが異なっていると１１　］　Ｈｇにセラ１〜され
、さもなければｒｒ　Ｏｒｒにセットされる。このビッ
トは比較命令によって変更されることはない。

前述のように、命令はすべて４バイト長である。

ＰＲＴＳＭシステムでは、Ｄ形式、Ｕ　Ｌ形式、Ｍ形式
およびＸ形式の命令が使用される。これらの命令形式を
下記の表２に示す。

２０− 一一太−−−鼾一 り形式、ＵＬ形式 Ｍ形式 Ｘ形式 命令中の各フィールドの意味は次の通りである。

０１）ＣＩＩＩ（０〜５）：命令のｏｐコード。

ＲＴ（６〜１０）：命令の実行結果を受取る目的レジス
タの名前。

Ｒ５（６〜１０）：命令実行のためのソースレジスタの
名前。

ＲＡ（１１〜１５）：第１オペランドレジスタ、または
回転命令の場合は目的レジスタと して使用されるＩノシフタの名前。

ＲＢ（１６〜２０）：第２オペランドレジスタの名前。

１’１Ｉ（６〜１０）：ｌノシフタビットまたはトラッ
プマスクを指定する即値フィールド。

Ｓｌ＋（１６〜２０）：シフＩ−量を指定する即値フィ
ールド。

Ｄ（１６〜３１）：］６ビツトの符号付き整数を２の補
数形式で指定する即値フィール ド。拡張のため３２ビツトの長さ を持った別のフィールドと組合せ て使用することができる。

Ｍ（２１〜３１）　：”Ｏ”によって囲まれた１１　］
　、ｌのサブストリングまたは”　１　”によって囲ま
れた”　ｏ　”のサブストリングがら成る３２ビツトの
マスクを指定す る即値フィールド。ビット２Ｊが ｉｔ　Ｏ＊ｒであれば前者のサブストリングが指定され
、ｒ＋　１′ｇであれば後者のサブストリンクが指定さ
れる。

ピッ１−２２〜２６はサブル−チン グの左端ピッｌ−へのインデックス、 ビット２７〜３１はサブストリン グの右端ピッ１〜へのインデックス である。”］　０００００　］　］　］　］１″のマス
クフィールドはすべて ０°′のマスクを発生し、”ｏｏ。

０００１１１１］”のマスクフィ ール１−はすべて”　１　”のマスクを発生する。

ＥＯ（２１〜３１）：拡張ＯＰコード。

２３− （ｒｌ）　多−件−レ−り一不−タヱニきｊｌりｊ（竺
前記の文献（１）にも記載されているように、ＰＲ丁Ｓ
Ｍシステムの各基本命令は単一マシンサイクルで実行さ
れる。基本命令の実行はかなりハードウェア的である。

これに対して、浮動小数点演算、固定小数点乗算、】０
進演算、記憶装置から記憶装置への移動などのように複
雑な高機能命令は、マイクロコードよりもむしろソフト
ウェア手順（マクロ）で実行される。これの長所は次の
とおりである。

まず、ＣＩ）　ＴＪは″マイクロコード′″境界で割込
み可能であり、複雑な命令を持ったアーキテクチャは割
込みを命令境界に制限するか、または（システム／３７
０の長移動命令のように）特定の割込み点を定義する。

命令の実行途中での割込みを許さないのであれば、何ら
かの観測できる状態が保管される前に実行を首尾よく終
らせるための策が必要である。例えば、システム／３７
０の文字移動命令の場合は、移動開始後にページ不在割
込みが生じるのを避けるため、移動を開始する前にす２
４− ベてのページが事前検査される（多重処理システムの場
合は更にロックされる）。割込み点が定義されている命
令は再始動可能でなければならない。

第２に、最適化コンパイラはプログラムされた複雑な機
能の構成要素を分離すること、例えば幾つかの部分をル
ープから外して他へ移すことができる。

第３に、複雑な命令の一部をコンパイル時に実行できる
ことが多い。乗算命令を例にとると、オペランドの１つ
が定数がコンパイル時に既知であった場合、コンパイラ
は一般の乗算マイクロコードサブルーチンよりも効率の
よい゛桁送り／加算″シーケンスを生成できることがあ
る。

単一マシンサイクルで完了できない複雑な機能の絹込み
を助けるため、本実施例では幾つかの新規な条件コード
ビット（表１参照）および部分算術命令が定義されてい
る。

次に、ハードウェアの助けを悟りで、単一マシンサイク
ルでは完了できない複雑、な機能を実現する算術命令の
例を幾つか説明する。

（１）除算セラ１−ツツプ（ＤＶＳＥＴ　Ｒ５，ＲＡ、
　ＲＢ）Ｒ３の内容が”　Ｍ　Ｑ　”と呼ばれる拡張レ
ジスタ（あとで述べる）ヘロードされる。桁」二げビッ
トはＲＡおよびＲ，Ｂの符号の関係を示すようにセット
され、それに基いて後続の除算ステップ命令が実行され
る。

条件コード： ＣＡ＝］　Ｒ，ＡおよびＲ，Ｂの符号が同じ。

ＯＲ，ＡおよびＲＢの符号が異なる。

他の条件ビットはいずれも変更されない。

（２）除算ステップ（ＤＶＳ　ＲＴ、ＲＡ、　ＲＢ）、
Ｘ形式ＣＡ＝］であれば、レジスタＲＡの内容が（ＲＢ
ｌｌ（ＭＱのビット０））から減算され、ＣＡ＝０であ
れば反対に加算される。なお、”　ＩＩ　”は連結を表
わす。和の下位３２ピツ１〜はレジスタＲＴヘロードさ
れる。ＭＱは１桁左へ桁送りされ、そのビット３１は結
果の符号とレジスタＲＡの符号とが同じであれば１にセ
ラ１〜され、さもなければ０にセラ１〜される。

条件コード： ＣＡ＝Ｉ　ＲＡのピッ１−０が結果の符号と同じ。

ＯＲＡのピッｌ−０が結果の符号と異 なる。

０Ｖ＝Ｉ　Ｒ，Ｂのビット０が結果の符号と同じ。

ＯＲＴ３のピッ１−０が結果の符号と異なる。

他の条件ビットはいずれも変更されない。

基本命令である除算セットアツプ命令および除算ステッ
プ命令を用いて、２８（１，６進表示ではＩＣ）を３で
割ったときの商および剰余をめる計算を３３のマシンサ
イクルで実行する例を下記の表３に示す。表３において
、商はＭＱに得られ、−２７＝ 剰余はレジスタ５に得られる。前の演算からの剰余はゼ
ロであるから、レジスタ５は最初ゼロにセラｌへされる
。

２８− Ｏｏ　ＣＩ　Ｏｏ　０００　Ｃ１００Ｃ）　、＋　００
、−１−一一一一一一一一一一一。−一。

Ｖ５＋５１ｎ　ｌ／）　Ｉｎ　Ｌ／）　ｌｆｌ　１４’
）　Ｉｎ　Ｌｎ　ＬＩ’５　Ｒ）　Ｉｎ　１４’）　Ｉ
ｎ　Ｌ＋’）（３）第１乗算ステップ（ＭＦＳ　ＲＴ、
　ＲＡ）ＲＡとＭＱのビット３０．３１との不完全積（
３４ビツト）が下記の表に従って形成される。

ＭＯビット３０　ＭＯビット３１　代数和ｏ　ｏ　ｏ＋
。

０　１　０−４−ＲＡ ｌ、　ＯＯ−２・ＲＡ ＋１Ｏ−ＲＡ ＲＡは３４ビツトの加算の前に符号拡張される。

和の上位３２ビツトはＲＴに置かれる。ＭＱは右へ２位
置分だけ桁送りされ、和の下位２ビツトがＭＱのピッ１
〜０．１と置換される。

条件コード： ＣＡが桁送り前のＭＱのビット３０の値にセットされる
。

２９（Ｌ− 他の条件ピッ１へはいずれも変更されない。

（４）乗算ステップ（ＭＰＳ　ＲＴ、　ＲＡ、　Ｒｎ）
、Ｘ形式％式％］ ＲＡとＭＱのピッ１−３０．３】との不完全積（３４ビ
ツト）が下記の表に従ってＲＢに加算される。

ＭＱピッ１−３０　ＭＯビット３１　ＣＡビット　代数
和０　０　０　ＲＢ＋０ ０　］　６　ＲＢ十ＲＡ １　０　０　ＲＢ−２・ＲＡ ｌ、　Ｉ　Ｏ１１ｎ−ＲＡ ｏ　０　１　ＲＢ　＋　ＲＡ Ｏ］　１．　ＲＢ＋２・ＲＡ ｌ　０　１　ＲＢ−ＲＡ ｌ　］　Ｉ　ＲＢ十〇 ＲＡおよびＲＢは３４ピツ１への加算の前に符号拡張さ
れる。和の−１−位３２ピッＩ〜はＲ，Ｔに置かれる。

ＭＱは右へ２位置分だけ桁送りされ、和の下位２ピツ１
〜がＭＱのピッ＋−０，１と置換される。

条件コ−１へ： ＣＡが桁送り前のＭＱのビット３０の値にセラ１−され
る。

他の条件ピッ１〜はいずれも変更されない。

（５）　１０進６加算（ＡｎＳ　ＲＴ、　Ｒｒ（）、Ｘ
形式％式％］ すべての１０進デイジツト（４ピツ１へ）が６であるワ
ードがレジスタＲＢの内容に加算される。

結果はレジスタＲＴにロー１〜される。

条件コート： ＬＴ、ＥＱ、ＧＴ、ＬＧ、○Ｖ、ＣＡ、ＣＤ、Ｃ４〜Ｃ
２８およびＳ○が１または０にセラ１〜され、ＬＬ、が
０にセラ１−される。

（６）　１０進マスク付減算（ＳＦＩ）Ｍ　ＩｔＴ、　
ＲＩ’ｌ）、Ｘ形式％式％ １０１０進１−げのあったすべての１０進デイジツトが
０であり、目、つ桁上げのなかったすべての１０進デイ
ジツ１〜が６であるワードが第１オペランドとして使用
され、レジスタＲＢの内容から減算される。結果はレジ
スタＲＴにロー１−される。

条件ロー１へ： いずれも変更されない。

（５）のＡ　Ｄ　Ｓ命令および（６）のＳＦＤＭ命令は
１０進数の加減算を２進演算により達成するもので、次
に１０進加算の例を説明する。

レジスタＲＡおよびＲＢが符号なしの８桁の１０進数（
整数）を含んでいるものとすると、次のルーチンにより
、それらの和がレジスタＲ，Ｃに得られる。

ＡＤＳ　ＲＣ，ＲＡ Ａ　ＲＣ，ＲＢ、　ＲＣ ３３２ 一８ＦＤ　ＲＣ，ＲＣ 最初の命令は、８桁すべてが６であるオペラン１−をＲ
Ａにある１０進数に加算し、その結果をＲＣに置く。こ
れにより、１０進数のＯ〜９が各々６〜１５に変換され
る。２番目の命令は、ＲＢの内容をＲＣにある変換され
た１０進数に加算し、その結果をＲ，Ｃに置く。加算前
のＲＣの内容は、ＲＡにあった元の１０進数の各桁に６
を加えたものであるから、加算の結果、桁」−げの生じ
ない１０進位置があれば、その位置の値は正しい加算結
果値よりも６だけ大きい。桁上げの生じた１０進位置は
正しい加算結果値を含む。この桁上げは実際には１６進
数の下から１０への桁」二げであるが、最初各桁に６が
加算されているから、これは１０進数の９から１０への
桁上げと等価である。かくて、正しい１０進加算結果を
得るためには、桁上げの生じなかった１０進位置の値か
ら６を減算する必要がある。最後の命令（ＳＦＤＭ）は
この減算を行うものである。条件レジスタのピッ１〜Ｃ
Ａ（２番目の加算命令Ａによりセットされる）は、３３
− 加算結果を１つのＩノシフタに収容できるか否かを２示
す。

ＩＯ進数の加算および減算の実例を次の表４および表５
に示す。いずれの場合も、１０進数の２７がレジスタ４
にロードされ、１０進数の３／Ｉがレジスタ５にロード
され、Ｘ’６６６６６６６６’がレジスタ６にロードさ
れている。結果はレジスタ３に得られる。

これまで説明してきた拡張条件レジスタアーキテクチャ
は、ＰＲＩＳＭシステムにおけるプログラミングの次の
ような部分に偉力を発揮する。

（］、）Ｗ術演算結果が符号つきか符号なしかの解釈。

（２）多倍精度の算術演算ルーチンの作成。

（３）基本乗算ステップ命令および基本除算ステップ命
令による全乗算および除算操作の遂行。

（４）１０進算術演算 （５）長いルーチンにわたる算術あふれの追跡。

（６）最適化コンパイラによる共通比較結果の利用。

次に」１記の（１）〜（６）について詳述する。

まず（１）については、例えば、２つの数値の加算は符
号の有無に関係なく同じ回路で行われ、最終結果の解釈
だけが符号の有無によって異なる。符号つきの解釈の場
合ｉ主、条件レジスタのあふれ、より小さい、またはよ
り大きいを示すピッ１〜が最終結果を特徴づ４−１、符
号なしの解釈の場合は、桁上げ、論理的により小さい、
または論理的により３６− 大きいを示すピッ１−が最終結果を特徴づける。従って
、符号つきおよび符号なしの算術演算を同じ○Ｐコード
で指定できる。

（２）し二ついては、多倍精度の算術演算ルーチンにも
条件レジスタの桁」二げピッ１〜を利用することができ
るＰＲＴ　８Ｍシステムの拡張加算命令および拡張減算
命令は、条件レジスタの桁上げビット（ＣΔ）を参照し
て、下位の結果から上位の結果への桁−１−げ伝播を実
現している。

（３）については、ＰＲＴＳＭシステムの乗算および除
算は多数の基本命令からなるルーチンによって実行され
る。乗算の場合条件レジスタの桁］−げビットけ、最後
に実行された乗算ステップ命令で使用された部分乗数の
符号を表わす。各乗算ステップ命令はこの桁」二げピッ
１〜の状態から、前の左端ビットが符号として解釈され
たか否かを判断し、それに応じた加算を行う。同様にし
て、多倍精度の乗数を用いることにより、多倍精度乗算
ルーチンを作成することができる。ＭＱのすべてのピッ
１−が乗数ピッ１〜として使用された後、ＭＱか３７− ら部分積が取出され、次の３２個の乗数ビットが挿入さ
れる。条件レジスタの桁−Ｉこげピッ１〜は、それ以上
符号を考慮することなく乗算を続行できるようにセラ１
−される。

除算ルーチンの場合は、最初の除算ステップ命令が実行
された後の条件レジスタのあふれピッ１〜（０■）によ
り、商を１つのレジスタに収容しきれるか否かが示され
る。また、最後の除算ステップ命令が実行された後に、
条件レジスタの桁−にげピッ１〜の状態に応じて適切な
剰余が決定される。

（４）については、加算命令または減算命令が実行され
る度に、１０進数の各桁ごとに桁１−げの有無が条件レ
ジスタによって表示される。１０進演算の場合は１桁が
４ピッ１−であるから、ピッ１へ０．４．８．１２．１
６．２０．２４および２８からの桁上げの有無が表示さ
れる。この情報は２通りに使用できる。まず短精度の算
術演算の場合、もしフィールド長が４の倍数であれば、
条件レジスタにあるこれらの桁上げピッ１−は、結果を
４ビツトのサブフィールドの収容しきれなくなったこと
を示す。第２の、こちらの方が重要であるが、１０進数
算術命令に関連して使用すれば、８桁の加算（および減
算）を３つ（または２つ）の基本命令だけで遂行できる
。

（５）については、条件レジスタの合計あふれピッ１−
（Ｓ○）が使用される。ある特定のルーチン内で算術あ
ふれが生じたか否かを検査したいとき。

普通はあふれを起す可能性のある各命令の後にあふれを
検査するための命令を挿入しておく必要があるが、合計
あふれピッ１〜を使用すれば、そのような必要なしにル
ーチンを書くことができる。この結果、コー１−が著し
く簡単になり、あふれの見落としもなくなる。但し、算
術あふれを検査したいルーチンに入る前に条件レジスタ
の合計あふれビットをリセツ１〜するため、条件レジス
タの内容を特定の汎用レジスタＸにコピーする命令、レ
ジスタＸの最上位ビット（合計あふれピッｌ−）を０に
する命令、およびレジスタＸの内容を条件レジスタに戻
す命令をそのルーチンの前に挿入し、且つ合計あふれピ
ッ１−の状態を分岐条件とする条件分岐命令をそのルー
チンの後に挿入しておく必要がある。それでも、命令ご
とにあふれを検査する従来のシステムに比べればかなり
簡単になっている。

最後の（６）については、条件レジスタの内容を容易に
保管できるので、最適化が可能になる。例えば、次のよ
うなコードを考えてみる。

ＩＦ　Ａ＜Ｂ　ＴＨＥＮ　・・・・； Ｅｌ、ＳＲＪＦ　Ａ−ＢＴＯＲＮ・・・・；ＥＩＳＥ・
・・・； これらのステートメントはＡ＜Ｂ、Ａ＝ＢまたはＡ＞Ｂ
のときに各々何をするかを記述したものであるが、Ａと
Ｂの比較は１回でよい、、最初のＩＦステートメントは
条件レジスタのＬＴ（より小さい）ビットを検査し、２
番目のＪＦステーメントは、これら２つの分岐命令の間
に挿入されている別の命令が条件レジスタを変更してい
ない限り、そのＥＱ（等しい）ビットを検査する。２番
目の４Ｏ− ＴＦステーメン１−のために、ＡとＢを再度比較するこ
と、および２つのオペランドＡおよびＢを保持しておく
ことは不要である。コンパイラは、２番目のＩＦステー
１−メントの前に条件レジスタが変更されたか否かを判
断できるので、もし変更されているのであれば、その変
更に先立って条件レジスタの内容が特定の汎用レジスタ
にコピーされる。その場合、２番目のＩＦステートメン
トはこの汎用レジスタにコピーされたＥＱビットを検査
することになる。

これまで説明してきた拡張条件レジスタアーキテクチャ
の利点は、条件レジスタの内容の保管（コピー）および
復元を各々１つの命令で行えるという事実に基いている
。従って、条件レジスタを利用するマクロオペレーショ
ン（例えば乗算）の途中で割込みが生じるとしても、そ
れによってマクロオペレーションのボード化が制限され
ることはない。割込みの間条件レジスタの内容を保管し
ておけばすむからである。

（Ｃ）ノとニド久とて ４１一 本発明を実施し得る代表的なＰＲＩｓＭシステムの構成
を第１図に示す。システムの内部母線】０には、ＣＰ　
Ｕ　１２、複数の母線ユニツ１へ］／Ｉ、１６（浮動小
数点ユニツ１−など）、命令キャッシュ機構１８、デー
タキャッシュ機構２０、およびシステム母線ユニツ１〜
２２が接続されている。キャッシュ機構】８．２０はい
ずれもキャッシュ、ディレクトリおよび変換索引緩衝機
構（ＴＬＢ）を含んでいる。システム母線ユニツ１−２
２は主としてＴ１０オペレーシヨンを制御するもので、
主記憶装置２４にも接続されている。主記憶装置２４と
命令キャッシュ機構Ｊ８およびデータキャッシュ機構２
０との間では命令およびデータが別々にやりとりされる
。ＣＰＵ１２は命令母線２６を介して命令キャッシュ機
構１８から命令を取出す。

第２Ａ図および第２Ｂ図はＣＰＵ１．２の内部構成を示
したちである。主要構成要素の１つである汎用レジスタ
ファイル３０は３２個の汎用レジスタを含んでいる。汎
用レジスタファイル３０の２つの入力ＲＡおよびＲＴな
らびに３つの出力ＲＡＲ，ＢおよびＲ，Ｓはいずれも命
令によって指定されるオペランドである。汎用レジスタ
ファイル３０のア１くレス指定は、命令レジスタ３２に
ロードされた命令の各種レジスタフィールドによってな
される。命令レジスタ３２のボックス内およびその下側
に示されている記号の意味については表２のところを参
照されたい。

命令は命令アドレスレジスタ（ＴＡＲ）３４により命令
キャッシュ機構１８から取出される。■ＡＲ３４は極く
普通のもので、プログラムの開始時に初期設定され、プ
ログラムの進行につれて順次に増分されたり、分岐アド
レスをロードされたりする。表２に示したように、命令
は３２ビツト（４バイｌ−）であるから、ＩＡＲ３４の
増分単位は４である。ボックス３６は次命令アドレスを
含む。

汎用レジスタファイル３０、命令レジスタ３２およびＴ
ＡＲ３４の選択された内容はマルチプレクサ３８および
４０を通ってＡＴ−Ｕ４２へ供給される。マルチプレク
サ３８は命令アドレスまたは指定されたレジスタＲＡの
内容を通し、マルチプレクサ４０は即値オペランドＤま
たは指定されたレジスタＲＢの内容を通す。ＡＬＵ４２
の演算結果は出力バッファレジスタ４４にロードされた
り、ＩＡＲ３４、条件レジスタを含む条件論理５０、ま
たはデータキャッシュ機構２０へアドレスを送るための
アドレスゲート５４へ直接供給されたりする。

ＡＬＵ４２の演算結果を汎用レジスタファイル３０に書
戻す場合は、命令がレジスタ’ＲＡおよびＲＴのいずれ
を指定しているかに応じて、出力バッファレジスタ４４
の内容がマルチプレクサ４６または４８を通って汎用レ
ジスタファイル３０へ転送される。

条件論理５０については次の第３図のところで説明する
。

分岐／トラップ検査論理５２は、命令のＢＩフィールド
、条件レジスタおよび指定されたレジスタＲ，Ａの内容
に応じて、分岐またはトラップを行うべきか否かを検査
する。前述のように、変更前４４− の条件レジスタの内容が特定の汎用レジスタに保管され
ているときに、その中の特定のビット（例えばＥＱピッ
１〜）の値に応じて分岐するか否かを決めるような場合
にこの分岐／トラップ検査論理５２が使用される。その
場合、条件レジスタの内容を保管している汎用レジスタ
は分岐命令中のＲＡフィールドにより指定さＪｚ、分岐
条件となるビットは５ビツトのＢＩフィールドにより指
定される。

内部レジスタＲ２および拡張用レジスタＭＱを含むマス
ク回転論理５６は基本的には、指定されたレジスタの内
容を指定された量（最高３１ビツト）だけ回転（循環術
送り）するものである。回転された内容はマスクの制御
のもとに、他のレジスタの内容または全ゼロ等の特別の
ワードと組合されたり、ＭＱレジシフに保持されている
前の回転結果と組合されたりする。これ通常の桁送りだ
けでなく、例えば１０進数のパックおよびアンパック、
浮動小数点演算の場合の事前術送りおよび正規化などを
行うときに使用される。マスク回転４５− 論理５６の出力はマルチプレクサ４６（Ｒ，２）または
４８（ＭＱ）を通って汎用レジスタファイル３０へ転送
されるか、あるいは出力ゲー１〜５５を通ってデータキ
ャッシュ機構２０へ転送される。

ＭＱレジシフはマスク回転操作で使用される他に、乗算
および除算の如き算術演算において３２ビツトよりも長
いデータが生成されたときにあふれ分を記憶するのにも
使用される。

データキャッシュ機構２０から取出されたデータは、入
力ゲート５８およびマルチプレクサ４８を通って汎用レ
ジスタファイル３０へ転送される。

第３図はＡＬＵ４２と条件論理５０の関係を部分的に示
したもので、殆んどの条件ビットはＡ　ＬＵ４２の出力
によって直接セットされる。条件ビットＣＡ、、Ｃ４、
Ｃ８、ＣＩ２、Ｃ１６、Ｃ２０、Ｃ２４およびＣ２８は
、ＡＬＵ内部で発生される４ビツトごとのニブル桁」二
げ信号を外部へ取出すことによって１または０にセット
される。これらは演算結果のビット０．４．８、Ｉ２．
１６．２０．２４および２８からの桁」二げの有無を表
わ會′。

条件ピッ１〜ＣＤはこれ♂もの桁−にげビットすべての
論理和（ＯＲ）をとることによってセラ１−される。

条件ヒシ）−８Ｏ（合泪あふれ）および○Ｖ（あふれ）
は、除算ステップのときを除き、同じ入力によって同時
にセラ１〜される。除算ステップのときはＳＯは変更さ
れない。

〔発明の効果〕

基本命令の実行完了後の状態をハードウェアで直ちに表
示できるので、複数の基本命令によって遂行される複雑
なオペレーションが高速化される。

【図面の簡単な説明】

第１図は本発明を実施し得るＰＲＴＳＭシステムの構成
例を示すブロック図。 第２図は第２Ａ図および第２Ｂ図のつながりを示すブロ
ック図。 第２Δ図および第２Ｂ図はＣＰＵ１２の内部構成を示す
ブロック図。 第３図はＡＬＵ４２と条件論理５０の関係を示すブロッ
ク図。 タイン アメリカ合衆国ニューヨーク州 ヨークタウン・ハイツ・リッジ ・ストリート２１２７番地 η・発　明　者　ジョージ・ラブイン アメリカ合衆国ニューヨーク州 ビアモント・フランクリン２６番

Claims (1)

【特許請求の範囲】
1. １１−マシンサイクルで実行できる基本命令の命令セラ
   １−を有し、前記基本命令を記憶する記憶手段と、該記
   憶手段から基本命令を取出すためのアドレス手段と、該
   アドレス手段によって取出された基本命令を実行するた
   めのＡ　Ｌ　Ｕと、該Ａ　Ｌ　Ｕで使用されるオペラン
   ドを記憶する汎用レジスタファイルとを備えた計算機シ
   ステムにおいて、前記ＡＬＵでのピッｌ−０，４，８・
   ・・・、Ｎ　（Ｎは４の倍数）からの桁−にげの有無を
   表わす複数の桁」二げビットを含む条件レジスタを設け
   、各該桁上げビットを前記Ａ　Ｌ　Ｕからの対応する桁
   上げ信号によってセラ１へするようにしたことを特徴と
   する条件コード発生装置。