JPS62257526A - 算術論理演算装置 - Google Patents
算術論理演算装置Info
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- JPS62257526A JPS62257526A JP61102792A JP10279286A JPS62257526A JP S62257526 A JPS62257526 A JP S62257526A JP 61102792 A JP61102792 A JP 61102792A JP 10279286 A JP10279286 A JP 10279286A JP S62257526 A JPS62257526 A JP S62257526A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、マイクロプロセッサにおける算術論理演算
装置に関し、特に、所定の演算式を実行するにあたって
、実行ステップを簡素化できるように改良された算術論
理演算装置に関するものである。
装置に関し、特に、所定の演算式を実行するにあたって
、実行ステップを簡素化できるように改良された算術論
理演算装置に関するものである。
［従来の技術］
まず、第４図ないし第８図に基づいて、従来の基本的な
マイクロプロセッサの構成と動作とについて説明をする
。
マイクロプロセッサの構成と動作とについて説明をする
。
第４図は、従来の基本的なマイクロプロセッサのＢ４成
概要図である。第４図において、２１は制御部であり、
２２はデータバス部である。制御部２１は、このマイク
ロプロセッサの制御を司るものであり、システムバスを
介してマイクロプロセッサ外のメモリにアドレスを出し
、メモリから命令を取り込んで解読し、データバス部２
２へ制御信号を出す。データバス部２２はこの制御信号
によってデータ処理を行ない、制御部２１へ返すべきス
テータスがあれば返す。なお、データ処理に伴う制御部
２１とデータバス部２２との間のデータ伝送は、内部バ
スを介して行なわれる。
概要図である。第４図において、２１は制御部であり、
２２はデータバス部である。制御部２１は、このマイク
ロプロセッサの制御を司るものであり、システムバスを
介してマイクロプロセッサ外のメモリにアドレスを出し
、メモリから命令を取り込んで解読し、データバス部２
２へ制御信号を出す。データバス部２２はこの制御信号
によってデータ処理を行ない、制御部２１へ返すべきス
テータスがあれば返す。なお、データ処理に伴う制御部
２１とデータバス部２２との間のデータ伝送は、内部バ
スを介して行なわれる。
このようにしてマイクロプロセッサは動作している。
第５図は、第４図の中のデータバス部２２の構成を示す
ブロック図である。第５図において、３１は算術論理演
算器（ＡＬＵ） 、３２はアキュムレータ（ＡＣＣ）で
ある。３３はステータスレジスタであり、このレジスタ
はＳＲＡとＳＲＢとの２つのレジスタをよんでいる。３
４は汎用レジスタであり、このレジスタはＲＯ，Ｒ１，
Ｒ２およびＲ３の４つのレジスタを含んでいる。データ
バス部２２の各構成要素は、図示のように、内部バスで
適宜つながれている。算術論理演算器３１は、アキュム
レータ３２や汎用レジスタ３４の内容に基づいて加算、
減算等の演算処理を行ない、その処理結果をアキュムレ
ータ３２に返す。そのときの算術論理演算器３１の演算
結果に応じて、ステータスレジスタ３３は所定のスター
テス状態にされる。
ブロック図である。第５図において、３１は算術論理演
算器（ＡＬＵ） 、３２はアキュムレータ（ＡＣＣ）で
ある。３３はステータスレジスタであり、このレジスタ
はＳＲＡとＳＲＢとの２つのレジスタをよんでいる。３
４は汎用レジスタであり、このレジスタはＲＯ，Ｒ１，
Ｒ２およびＲ３の４つのレジスタを含んでいる。データ
バス部２２の各構成要素は、図示のように、内部バスで
適宜つながれている。算術論理演算器３１は、アキュム
レータ３２や汎用レジスタ３４の内容に基づいて加算、
減算等の演算処理を行ない、その処理結果をアキュムレ
ータ３２に返す。そのときの算術論理演算器３１の演算
結果に応じて、ステータスレジスタ３３は所定のスター
テス状態にされる。
第６図は、第５図に示すデータバス部の中の算術論理演
算器３１およびステータスレジスタ３３のより詳しい構
成を示すブロック図である。第６図において、４１は算
術論理演算器３１全体を制御するＡＬＵコントローラ、
４２は加算器、４３はアキュムレータ３２からのデータ
のマルチプレクサ、４４は内部バスからのデータのマル
チプレクサである。また、ステータスレジスタ３３に含
まれる一方のステータスレジスタＳＲＡは、算術論理演
算器３１の演算結果により、その内容（含まれるフラグ
の状態）が随時変化するレジスタであり、他方のステー
タスレジスタＳＲＢは、制御部２１からの命令により、
ステータスレジスタＳＲＡの内容を退避させて保持して
おくためのレジスタである。
算器３１およびステータスレジスタ３３のより詳しい構
成を示すブロック図である。第６図において、４１は算
術論理演算器３１全体を制御するＡＬＵコントローラ、
４２は加算器、４３はアキュムレータ３２からのデータ
のマルチプレクサ、４４は内部バスからのデータのマル
チプレクサである。また、ステータスレジスタ３３に含
まれる一方のステータスレジスタＳＲＡは、算術論理演
算器３１の演算結果により、その内容（含まれるフラグ
の状態）が随時変化するレジスタであり、他方のステー
タスレジスタＳＲＢは、制御部２１からの命令により、
ステータスレジスタＳＲＡの内容を退避させて保持して
おくためのレジスタである。
第６図を参照して、上記第５図を参照して説明した算術
論理演算器３１の処理動作について詳しく説明する。Ａ
ＬＵコントローラ４１は、制御部２１ （第４図参照）
からの制御信号を受けて、算術論理演算器３１仝体を制
御する。ＡＬＵコントローラ４１の出力信号ＳＯ，Ｓｌ
、Ｓ２およびＳ３は、マルチプレクサ４３およびマルチ
プレクサ４４の制御をし、ＡＬＵコントローラ４１の出
力信号ＣＩは加算器４２へのキャリア入力を制御し、Ａ
ＬＵコントローラ４１の出力信号には加算器４２の桁上
げ禁１１−の制御を行なう。マルチプレクサ４３は、ア
キュムレータ３２がらのデータとその否定データとを制
御信号ＳＯ，Ｓｌに従ってマルチプレクサし、加算器４
２へ出刃する。他方、マルチプレクサ４４は、内部バス
がらのデータ、すなわちｌＪｔ用レジスタ３４（第５図
参照）から内部バスを介して与えられるデータとその否
定データとを制御信号Ｓ２．Ｓ３に従ってマルチプレク
サし、加算器４２へ出力する。このきのマルチプレクサ
４３．４４の出力状態を示す真理値表は、次の表１のと
おりである。
論理演算器３１の処理動作について詳しく説明する。Ａ
ＬＵコントローラ４１は、制御部２１ （第４図参照）
からの制御信号を受けて、算術論理演算器３１仝体を制
御する。ＡＬＵコントローラ４１の出力信号ＳＯ，Ｓｌ
、Ｓ２およびＳ３は、マルチプレクサ４３およびマルチ
プレクサ４４の制御をし、ＡＬＵコントローラ４１の出
力信号ＣＩは加算器４２へのキャリア入力を制御し、Ａ
ＬＵコントローラ４１の出力信号には加算器４２の桁上
げ禁１１−の制御を行なう。マルチプレクサ４３は、ア
キュムレータ３２がらのデータとその否定データとを制
御信号ＳＯ，Ｓｌに従ってマルチプレクサし、加算器４
２へ出刃する。他方、マルチプレクサ４４は、内部バス
がらのデータ、すなわちｌＪｔ用レジスタ３４（第５図
参照）から内部バスを介して与えられるデータとその否
定データとを制御信号Ｓ２．Ｓ３に従ってマルチプレク
サし、加算器４２へ出力する。このきのマルチプレクサ
４３．４４の出力状態を示す真理値表は、次の表１のと
おりである。
表１
表１に示す真理値表では、第７図に示すように、マルチ
プレクサ４３．４４への人力データ杏Ｄ！およびＤＩ、
出力データをＤＯ１制御信号をＳＯおよびＳｌとして表
わしている。
プレクサ４３．４４への人力データ杏Ｄ！およびＤＩ、
出力データをＤＯ１制御信号をＳＯおよびＳｌとして表
わしている。
第６図に戻って、加′！７．器４２はマルチプレクサ４
３およびマルチプレクサ４４の出力を加算してアキュム
レータ３２（第５図参照）へ出力する。
３およびマルチプレクサ４４の出力を加算してアキュム
レータ３２（第５図参照）へ出力する。
また、加算器４２の出力の一部は一方のステータスレジ
スタＳＲＡへ与えられる。ステータスレジスタＳＲＡは
制御部２１からの制御命令により、加や： ｌｉ：；
４２の演算結果が“圧”負゛零”のいずれであるかをス
トアする。また、他方のステータスレジスタＳＲＢは、
前述したように、制御部２１からの制御命令に応じて、
ステータスレジスタＳＲＡの内容を取り込んで保持する
。
スタＳＲＡへ与えられる。ステータスレジスタＳＲＡは
制御部２１からの制御命令により、加や： ｌｉ：；
４２の演算結果が“圧”負゛零”のいずれであるかをス
トアする。また、他方のステータスレジスタＳＲＢは、
前述したように、制御部２１からの制御命令に応じて、
ステータスレジスタＳＲＡの内容を取り込んで保持する
。
次に、このマイクロプロセッサの命令体系について説明
する。次の表２はこのマイクロブロセッ（以下糸゛白） ・１す′ 表２ ｒａｇ、ｒａｇｌ、ｒａｇ２ ： ＲＯ〜Ｒ３，ＡＣ
Ｃのいずれかの内容１ａｂｅｌ ニラベル Ｚ ： ＳＩ？ＡのゼロフラグＳ
： ＳＲＡのサインフラグｚ１３
： ＳＲＨのゼロフラグＳ１３ ： Ｓ
Ｉ？Ｈのサインフラグ表２の読み方を簡１１ｊに説明す
ると、次のとおりである。たとえば、オペレータ“ＡＤ
Ｄ”の機能は、表示のように加算であり、プログラムに
よって決められる任意のレジスタｒｅｇの値とＡＣＣ（
アキュムレータ３２）の値とを加算して、その加算値を
ＡＣＣ（アキュムレータ３２）ヘスドアさせるコマンド
である。同様に、オペレータ”ＳＵＢ”は減算、“ＡＮ
Ｄ”は論理積演算、ＯＲ”は論理和演算、“ＸＯＲ’は
排他的論理和演算を指示するコマンドである。オペレー
タ“ＭＯＶ″は任意のレジスタｒｅｇ２の値をｒｅｇｌ
へ移す旨のコマンドである。オペレータ“ＪＺ”は、表
示のように、もしＺ＝１ならば任意のラベルヘジトンブ
する旨を指示するコマンドである。同様に、オペレータ
“ＪＳ”はＳ−１のとき任意のラベルヘジャンブする旨
を指示し、オペレータ“ＪＺＢ“は」Ｚ−１のとき任意
のラベルヘジャンプする旨を指示し、“ＪＳＢ”は５Ｂ
−１のとき圧愈のラベルヘジャンプする旨指示し、’
Ｊ Ｍ Ｐ”は常にプログラムで指定される任意のラベ
ルヘジャンプする旨を指示するコマンドである。さらに
、“ＣＡＬＬ”は指定された任意のラベルのサブルーチ
ンを呼出すコマンドであり、“ＲＥＴ”は元の分岐点ヘ
リターンする旨を指示するコマンドであり、“ＮＯＰ“
は演算なしを指示するコマンドである。
する。次の表２はこのマイクロブロセッ（以下糸゛白） ・１す′ 表２ ｒａｇ、ｒａｇｌ、ｒａｇ２ ： ＲＯ〜Ｒ３，ＡＣ
Ｃのいずれかの内容１ａｂｅｌ ニラベル Ｚ ： ＳＩ？ＡのゼロフラグＳ
： ＳＲＡのサインフラグｚ１３
： ＳＲＨのゼロフラグＳ１３ ： Ｓ
Ｉ？Ｈのサインフラグ表２の読み方を簡１１ｊに説明す
ると、次のとおりである。たとえば、オペレータ“ＡＤ
Ｄ”の機能は、表示のように加算であり、プログラムに
よって決められる任意のレジスタｒｅｇの値とＡＣＣ（
アキュムレータ３２）の値とを加算して、その加算値を
ＡＣＣ（アキュムレータ３２）ヘスドアさせるコマンド
である。同様に、オペレータ”ＳＵＢ”は減算、“ＡＮ
Ｄ”は論理積演算、ＯＲ”は論理和演算、“ＸＯＲ’は
排他的論理和演算を指示するコマンドである。オペレー
タ“ＭＯＶ″は任意のレジスタｒｅｇ２の値をｒｅｇｌ
へ移す旨のコマンドである。オペレータ“ＪＺ”は、表
示のように、もしＺ＝１ならば任意のラベルヘジトンブ
する旨を指示するコマンドである。同様に、オペレータ
“ＪＳ”はＳ−１のとき任意のラベルヘジャンブする旨
を指示し、オペレータ“ＪＺＢ“は」Ｚ−１のとき任意
のラベルヘジャンプする旨を指示し、“ＪＳＢ”は５Ｂ
−１のとき圧愈のラベルヘジャンプする旨指示し、’
Ｊ Ｍ Ｐ”は常にプログラムで指定される任意のラベ
ルヘジャンプする旨を指示するコマンドである。さらに
、“ＣＡＬＬ”は指定された任意のラベルのサブルーチ
ンを呼出すコマンドであり、“ＲＥＴ”は元の分岐点ヘ
リターンする旨を指示するコマンドであり、“ＮＯＰ“
は演算なしを指示するコマンドである。
なお、表示のように、ＺはステータスレジスタＳＲＡの
ゼロフラグ、ＳはステータスレジスタＳＲＡのサインフ
ラグ、ＺＢはステータスレジスタＳＲＢのゼロフラグ、
ＳＢはステータスレジスタＳＲＢのサインプラグを意味
している。
ゼロフラグ、ＳはステータスレジスタＳＲＡのサインフ
ラグ、ＺＢはステータスレジスタＳＲＢのゼロフラグ、
ＳＢはステータスレジスタＳＲＢのサインプラグを意味
している。
［発明が解決しようとする問題点コ
以上述べた従来の基本的なマイクロプロセッサによって
、今、表２に示した命令セラＩ・で以下の演算を行なう
場合を考える。すなわち、次の演算ここで、Ｒ３は“１
”または“Ｏ”または“−１“の値を持っているレジス
タであり、ＳＢはステータスレジスタＳＲＢのサ インフラグ、 ＺＢはステータスレジスタＳＲＢのゼ ロフラグ、である、 を行なおうとする。参考までに、この演算式は、ｑ線伝
送における自動等化のアルゴリズムによく現われる演算
形式である。以下には、この演算をＭＡＤ演算と呼ぶ。
、今、表２に示した命令セラＩ・で以下の演算を行なう
場合を考える。すなわち、次の演算ここで、Ｒ３は“１
”または“Ｏ”または“−１“の値を持っているレジス
タであり、ＳＢはステータスレジスタＳＲＢのサ インフラグ、 ＺＢはステータスレジスタＳＲＢのゼ ロフラグ、である、 を行なおうとする。参考までに、この演算式は、ｑ線伝
送における自動等化のアルゴリズムによく現われる演算
形式である。以下には、この演算をＭＡＤ演算と呼ぶ。
ＭＡＤ演算を行なうフローチャートを第８図に（以天余
′！：Ｅ） 表３ 上記表３より、従来のマイクロプロセッサにおいて、こ
のＮＩＡＤ演算を実行するためには、１６ステソブのプ
ログラムが最低必要であり、しかも、１６ステツプのプ
ログラムのうち、条件分枝ずなわちＪＺＢ、ＪＺなどの
ジャンプを指令するコマンドやＲＥＴのリターンのコマ
ンド等が約半分のステップ占めており、演算実行のため
のステップ数が少ないので、非常に効率の悪いプログラ
ムとなっている。
′！：Ｅ） 表３ 上記表３より、従来のマイクロプロセッサにおいて、こ
のＮＩＡＤ演算を実行するためには、１６ステソブのプ
ログラムが最低必要であり、しかも、１６ステツプのプ
ログラムのうち、条件分枝ずなわちＪＺＢ、ＪＺなどの
ジャンプを指令するコマンドやＲＥＴのリターンのコマ
ンド等が約半分のステップ占めており、演算実行のため
のステップ数が少ないので、非常に効率の悪いプログラ
ムとなっている。
よって、マイクロプロセッサを特定の用途に使う場合、
すなわち」１述のようなＦｖＩ Ａ Ｄ演算等を頻繁に
行なう必要がある用途に用いる場合には、ＭＡＤ＃算等
を少ないステップで効率良く高速に実行できるようにマ
イクロプロセッサを改良する必要がある。
すなわち」１述のようなＦｖＩ Ａ Ｄ演算等を頻繁に
行なう必要がある用途に用いる場合には、ＭＡＤ＃算等
を少ないステップで効率良く高速に実行できるようにマ
イクロプロセッサを改良する必要がある。
この発明は、このような必要性の下になされたもので、
Ｍ Ａ Ｄ演算等の特定の演算を少ない命令ステップで
実行できるようにハードウェアが改良されたマイクロプ
ロセッサの算術論理演算装置を得ることを目的とする。
Ｍ Ａ Ｄ演算等の特定の演算を少ない命令ステップで
実行できるようにハードウェアが改良されたマイクロプ
ロセッサの算術論理演算装置を得ることを目的とする。
［問題点を解決するだめの手段］
この発明に係る算術論理演算装置は、従来の算術論理演
算装置のコントロール部に、ＭＡＤ演算等の特定の演ｐ
を少ない命令ステップで行なうためのコントロール回路
を付加したものである。
算装置のコントロール部に、ＭＡＤ演算等の特定の演ｐ
を少ない命令ステップで行なうためのコントロール回路
を付加したものである。
［作用］
この発明の算術論理演算装置を用いれば、マイクロプロ
セッサにおいてこれまで比較的多くの命令ステップで行
なわれていたＭＡＤ演算等の特定の演算が、コントロー
ル回路の作用により、極めて少ない命令ステップを実行
することができる。
セッサにおいてこれまで比較的多くの命令ステップで行
なわれていたＭＡＤ演算等の特定の演算が、コントロー
ル回路の作用により、極めて少ない命令ステップを実行
することができる。
［発明の実施例］
以下、この発明の一実施例を図について説明する。
第１図は、この発明の一実施例に係る算術論理演算装置
、すなわちマイクロプロセッサのデータバス部の構成を
示す図である。第１図のデータバス部は、従来の基本的
なマイクロプロセッサと同様に、制御部によって制御さ
れる。第１図を参照して、３１は算術論理演算器（ＡＬ
Ｕ） 、３２はアキュムレータ（ＡＣＣ）である。３３
はステータスレジスタであり、このレジスタはＳＲＡと
ＳＲＢの２つのレジスタを含んでいる。３４は汎用レジ
スタであり、このレジスタはＲＯ，Ｒ１，Ｒ２およびＲ
３の４つのレジスタを含んでいる。この７ｊ、 １図に
示すデータバス部の構成は、従来の１λ本的なマイクロ
プロセッサのデータバス部とほぼ同様であるが、ただ、
第１の記憶手段の一例の他方のステータスレジスタＳＲ
Ｂの出力信号および第２の記ω１手段の一例のレジスタ
Ｒ３の出力信号を算術論理演算器３１へ人力するように
していることである。これがこの実施例の構成上の第１
の特徴である。
、すなわちマイクロプロセッサのデータバス部の構成を
示す図である。第１図のデータバス部は、従来の基本的
なマイクロプロセッサと同様に、制御部によって制御さ
れる。第１図を参照して、３１は算術論理演算器（ＡＬ
Ｕ） 、３２はアキュムレータ（ＡＣＣ）である。３３
はステータスレジスタであり、このレジスタはＳＲＡと
ＳＲＢの２つのレジスタを含んでいる。３４は汎用レジ
スタであり、このレジスタはＲＯ，Ｒ１，Ｒ２およびＲ
３の４つのレジスタを含んでいる。この７ｊ、 １図に
示すデータバス部の構成は、従来の１λ本的なマイクロ
プロセッサのデータバス部とほぼ同様であるが、ただ、
第１の記憶手段の一例の他方のステータスレジスタＳＲ
Ｂの出力信号および第２の記ω１手段の一例のレジスタ
Ｒ３の出力信号を算術論理演算器３１へ人力するように
していることである。これがこの実施例の構成上の第１
の特徴である。
第２図は、第１図における算術論理演算器３１とステー
タスレジスタ３３とレジスタＲ３との接続関係の詳細を
ボすブロック図である。第２図に示すように、他方のス
テータスレジスタＳＲＢの出力は、ＡＬＵコントローラ
４１へ与えられる。
タスレジスタ３３とレジスタＲ３との接続関係の詳細を
ボすブロック図である。第２図に示すように、他方のス
テータスレジスタＳＲＢの出力は、ＡＬＵコントローラ
４１へ与えられる。
また、レジスタＲ３からの出力信号もＡＬＵコントロー
ラ４１へ与えられる。
ラ４１へ与えられる。
ところで、第２図に示すＡＬＵコントローラ４１は、第
６図において説明した従来のコントローラ４１とは異な
り、従来のコントローラ４１に第３図に示すコントロー
ル回路が付加されたものになっている。これがこの実施
例の構成上の第２の特徴である。
６図において説明した従来のコントローラ４１とは異な
り、従来のコントローラ４１に第３図に示すコントロー
ル回路が付加されたものになっている。これがこの実施
例の構成上の第２の特徴である。
なお、第２図におけるその余の構成は従来のものと同じ
である。
である。
第３図に示すコントロール回路は、ＭＡＤ演算における
“加算（ＡＤＤ）″ “減算（ＳＵＢ）““演算なしく
Ｎ０Ｐ）″を制御するためのもので、ステータスレジス
タＳＲＢおよびレジスタＲ３の出力状態により、ＡＬＵ
コントローラ４１が所定の出力を導出ｉｓＪ能または不
可能な論理回路となっている。第３図のコントロール回
路の真理値表を、次の表４に示す。
、、７゜（以下余白） じ 表４ ただし、Ｘ：ｄｏｎ’ ｔ ｃａｒｅ第３図のコン
トロール回路をＡＬＵコントローラ４１に含ませた結果
、この実施例の算術論理演算装置を含むマイクロプロセ
ッサは、ＭＡＤ演算を、次の表５に示すわずか３ステツ
プのプログラムで行なうことができる。
“加算（ＡＤＤ）″ “減算（ＳＵＢ）““演算なしく
Ｎ０Ｐ）″を制御するためのもので、ステータスレジス
タＳＲＢおよびレジスタＲ３の出力状態により、ＡＬＵ
コントローラ４１が所定の出力を導出ｉｓＪ能または不
可能な論理回路となっている。第３図のコントロール回
路の真理値表を、次の表４に示す。
、、７゜（以下余白） じ 表４ ただし、Ｘ：ｄｏｎ’ ｔ ｃａｒｅ第３図のコン
トロール回路をＡＬＵコントローラ４１に含ませた結果
、この実施例の算術論理演算装置を含むマイクロプロセ
ッサは、ＭＡＤ演算を、次の表５に示すわずか３ステツ
プのプログラムで行なうことができる。
表５
表５において、オペレータ“ＭＡＤ”は、上述した構成
の算術論理演算装置によりＩｌｌ能となった算術論理演
算器３１の動作を指示するためのコマンドで、 を行な−）ものであり、ｒｅｇは、プログラムの中で指
定される任意のレジスタを示し、この実施例の場合は、
表５から明らかなように、レジスタＲ１を示す。
の算術論理演算装置によりＩｌｌ能となった算術論理演
算器３１の動作を指示するためのコマンドで、 を行な−）ものであり、ｒｅｇは、プログラムの中で指
定される任意のレジスタを示し、この実施例の場合は、
表５から明らかなように、レジスタＲ１を示す。
なお、上記実施例において、ＡＬＵコントローラ４１に
付加すべきコントロール回路は、表４に示す真理値表を
満足する論理回路であればよく、必ずしも第３図に示す
ブロック構成の論理回路である必要はない。
付加すべきコントロール回路は、表４に示す真理値表を
満足する論理回路であればよく、必ずしも第３図に示す
ブロック構成の論理回路である必要はない。
また、上記実施例では、第１の記憶手段の一例のステー
タスフラグＳＲＢは、ゼロフラグとサインフラグとから
なる２ビツト構成としたが、ステータスフラグＳＲＢは
、少なくとも“正”負”“零”の３つのうちのいずれか
の情報をストアすることができるレジスタであればよい
。また、第２の記ｆα手段の一例のレジスタＲ３も、前
述したような２ビツト構成のものに限らず、正”負”“
零″の３つのうちのいずれかの情報をストアすることの
できるレジスタであればよい。
タスフラグＳＲＢは、ゼロフラグとサインフラグとから
なる２ビツト構成としたが、ステータスフラグＳＲＢは
、少なくとも“正”負”“零”の３つのうちのいずれか
の情報をストアすることができるレジスタであればよい
。また、第２の記ｆα手段の一例のレジスタＲ３も、前
述したような２ビツト構成のものに限らず、正”負”“
零″の３つのうちのいずれかの情報をストアすることの
できるレジスタであればよい。
なお、表４に示す真理値表は、レジスタＲ３の状態を上
位ビットＲ３（１）と下位ビットＲ３（０）の２ビツト
によって表示し、ステータスレジスタＳＲＢの状態をゼ
ロフラグＺＢとサインフラグＳＢとの２ビツトによって
表示した場合の真理値表であるから、上述のようにステ
ータスレジスタＳＲＢおよび／またはレジスタＲ３の状
態を少なくとも“正２ “負”零〇の３状態でそれぞれ
表わすようにした場合は、真理値表の形式的な表現の仕
方が変わることはもちろんである。なお、その場合にお
いても、この発明の基本的者えに沿って構成したコント
ロール回路を算術論理演算装置のコントロール部に含ま
せるように、算術論理演算装置のハードウェアを改良す
ればよい。
位ビットＲ３（１）と下位ビットＲ３（０）の２ビツト
によって表示し、ステータスレジスタＳＲＢの状態をゼ
ロフラグＺＢとサインフラグＳＢとの２ビツトによって
表示した場合の真理値表であるから、上述のようにステ
ータスレジスタＳＲＢおよび／またはレジスタＲ３の状
態を少なくとも“正２ “負”零〇の３状態でそれぞれ
表わすようにした場合は、真理値表の形式的な表現の仕
方が変わることはもちろんである。なお、その場合にお
いても、この発明の基本的者えに沿って構成したコント
ロール回路を算術論理演算装置のコントロール部に含ま
せるように、算術論理演算装置のハードウェアを改良す
ればよい。
なお、以−にの説明では、特定の演算としてＭＡＤ演算
を例にとったが、ＭＡＤ演算以外の同じような各種特定
の演算を行なう専用のマイクロプロセッサを製造する場
合においても、この発明の技術的思想により作られる算
術論理演算装置によれば、上述のＭＡＤ演算を実行する
場合と同様に、初期の目的を達成することができる旨指
摘しておく。
を例にとったが、ＭＡＤ演算以外の同じような各種特定
の演算を行なう専用のマイクロプロセッサを製造する場
合においても、この発明の技術的思想により作られる算
術論理演算装置によれば、上述のＭＡＤ演算を実行する
場合と同様に、初期の目的を達成することができる旨指
摘しておく。
［発明の効果］
以上のように、この発明によれば、ＭＡＤ演算等の特定
の演算を実行するに際し、従来のものに比べて極めて少
ないステップ数で該演算を実行可能なマイクロプロセッ
サのための算術論理演算装置を得られる効果がある。
の演算を実行するに際し、従来のものに比べて極めて少
ないステップ数で該演算を実行可能なマイクロプロセッ
サのための算術論理演算装置を得られる効果がある。
第１図は、この発明の一実施例に係るデータバス部の構
成を示す図である。 第２図は、第１図における算術論理演算器３１とステー
タスレジスタ３３とレジスタＲ３との接続構成の詳細を
示すブロック図である。 第３図は、この発明の一実施例に必要なコントロール回
路である。 第４図は、従来の基本的なマイクロプロセッサの構成概
要図である。 第５図は、第４図の中のデータバス部２２の構成を示す
ブロック図である。 ゛ 第６図は、第５図の中の算術論理演算器３１およびステ
ータスレジスタ３３のより詳しい構成を示すブロック図
である。 第７図は、マルチプレクサの人力と出力と制御信号との
関係を示す図である。 第８図は、従来のマイクロプロセッサによってＭＡＤ演
算を実行する場合のフローチャー１・である。 図において、２１は制御部、２２はデータバス部、３１
は算術論理演算器、３２はアキュムレータ、３３はステ
ータスレジスタ、３４は汎用レジスタ、４１はＡＬＵコ
ントローラ、４２は加算器、４３．４４はマルチプレク
サ、ＳＲＢは、第１の記憶手段の一例のステータスレジ
スタ、Ｒ３は第２の記憶手段の一例のレジスタを示す。
成を示す図である。 第２図は、第１図における算術論理演算器３１とステー
タスレジスタ３３とレジスタＲ３との接続構成の詳細を
示すブロック図である。 第３図は、この発明の一実施例に必要なコントロール回
路である。 第４図は、従来の基本的なマイクロプロセッサの構成概
要図である。 第５図は、第４図の中のデータバス部２２の構成を示す
ブロック図である。 ゛ 第６図は、第５図の中の算術論理演算器３１およびステ
ータスレジスタ３３のより詳しい構成を示すブロック図
である。 第７図は、マルチプレクサの人力と出力と制御信号との
関係を示す図である。 第８図は、従来のマイクロプロセッサによってＭＡＤ演
算を実行する場合のフローチャー１・である。 図において、２１は制御部、２２はデータバス部、３１
は算術論理演算器、３２はアキュムレータ、３３はステ
ータスレジスタ、３４は汎用レジスタ、４１はＡＬＵコ
ントローラ、４２は加算器、４３．４４はマルチプレク
サ、ＳＲＢは、第１の記憶手段の一例のステータスレジ
スタ、Ｒ３は第２の記憶手段の一例のレジスタを示す。
Claims (3)
- （１）所定の条件が与えられたとき、該条件に応じた演
算を実行可能な算術論理演算装置であって、 前記所定の条件を定めるために必要な第１の記憶手段、
該第１の記憶手段は、少なくとも“正”“負”“零”の
３状態のいずれかを記憶することかでき、 前記所定の条件を定めるために必要な第２の記憶手段、
該第２の記憶手段は、少なくとも“正”“負”“零”の
３状態のいずれかを記憶することができ、さらに、 前記第１および第２の記憶手段の記憶状態に応じて、演
算機能を“加算”“減算”“演算しない”のいずれかに
切換えるコントロール回路、 を含む算術論理演算装置。 - （２）前記算術論理演算装置は、次の演算式ＡＣＣ←｛
Ｒ０＋Ｒ１：ＺＢ＝０、ＳＢ＝０かつＲ３＝１またはＺ
Ｂ＝０、ＳＢ＝１かつＲ３＝−１、 Ｒ０−Ｒ１：ＺＢ＝０、ＳＢ＝１かつＲ３＝１またはＺ
Ｂ＝０、ＳＢ＝０かつＲ３＝−１、 Ｒ０：ＺＢ＝またはＲ３＝０ 但し、ＡＣＣ、Ｒ０、Ｒ１は、それぞれ、演算にかかわ
るデータを記憶する記憶手 段の内容、 ＳＢ、ＺＢの各式は、第１の記憶手段 の記憶状態、 Ｒ３の式は第２の記憶手段の記憶状態 を、それぞれ表わす、 で表わされる演算を実行するために改良された装置であ
る、特許請求の範囲第１項に記載の算術論理演算装置。 - （３）前記コントロール回路は、 前記第１の記憶手段が“正”でかつ前記第２の記憶手段
が“正”のときまたは前記第１の記憶手段が“負”でか
つ前記第２の記憶手段が“負”のときに“加算”を指示
し、 前記第１の記憶手段が“負”でかつ前記第２の記憶手段
が“正”のときまたは前記第１の記憶手段が“正”でか
つ前記第２の記憶手段が“負”のときに“減算”を指令
し、 前記第１の記憶手段が“零”のときまたは前記第２の記
憶手段が“零”のときに“演算しない”を指示する信号
を導出する、特許請求の範囲第２項に記載の算術論理演
算装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61102792A JPS62257526A (ja) | 1986-04-30 | 1986-04-30 | 算術論理演算装置 |
| DE19873709675 DE3709675A1 (de) | 1986-04-30 | 1987-03-24 | Arithmetik-logik-einheit |
| US07/042,532 US4821225A (en) | 1986-04-30 | 1987-04-27 | Arithmetic and logic unit with prior state dependent logic operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61102792A JPS62257526A (ja) | 1986-04-30 | 1986-04-30 | 算術論理演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62257526A true JPS62257526A (ja) | 1987-11-10 |
Family
ID=14336960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61102792A Pending JPS62257526A (ja) | 1986-04-30 | 1986-04-30 | 算術論理演算装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4821225A (ja) |
| JP (1) | JPS62257526A (ja) |
| DE (1) | DE3709675A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0830433A (ja) * | 1994-02-28 | 1996-02-02 | Sgs Thomson Microelectron Sa | 最適化オペランドフォーマッティングステージ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5519649A (en) * | 1993-06-04 | 1996-05-21 | Nippon Steel Corporation | Micro-processor having rapid condition comparison function |
| US5509129A (en) * | 1993-11-30 | 1996-04-16 | Guttag; Karl M. | Long instruction word controlling plural independent processor operations |
| US5961635A (en) * | 1993-11-30 | 1999-10-05 | Texas Instruments Incorporated | Three input arithmetic logic unit with barrel rotator and mask generator |
| US6058473A (en) * | 1993-11-30 | 2000-05-02 | Texas Instruments Incorporated | Memory store from a register pair conditional upon a selected status bit |
| US6016538A (en) * | 1993-11-30 | 2000-01-18 | Texas Instruments Incorporated | Method, apparatus and system forming the sum of data in plural equal sections of a single data word |
| US5596763A (en) * | 1993-11-30 | 1997-01-21 | Texas Instruments Incorporated | Three input arithmetic logic unit forming mixed arithmetic and boolean combinations |
| US5512896A (en) * | 1993-11-30 | 1996-04-30 | Texas Instruments Incorporated | Huffman encoding method, circuit and system employing most significant bit change for size detection |
| US5644524A (en) * | 1993-11-30 | 1997-07-01 | Texas Instruments Incorporated | Iterative division apparatus, system and method employing left most one's detection and left most one's detection with exclusive or |
| US6219688B1 (en) | 1993-11-30 | 2001-04-17 | Texas Instruments Incorporated | Method, apparatus and system for sum of plural absolute differences |
| US5420809A (en) * | 1993-11-30 | 1995-05-30 | Texas Instruments Incorporated | Method of operating a data processing apparatus to compute correlation |
| US6173305B1 (en) | 1993-11-30 | 2001-01-09 | Texas Instruments Incorporated | Division by iteration employing subtraction and conditional source selection of a prior difference or a left shifted remainder |
| US5974539A (en) * | 1993-11-30 | 1999-10-26 | Texas Instruments Incorporated | Three input arithmetic logic unit with shifter and mask generator |
| US5805913A (en) * | 1993-11-30 | 1998-09-08 | Texas Instruments Incorporated | Arithmetic logic unit with conditional register source selection |
| US5442581A (en) * | 1993-11-30 | 1995-08-15 | Texas Instruments Incorporated | Iterative division apparatus, system and method forming plural quotient bits per iteration |
| US5479166A (en) * | 1993-11-30 | 1995-12-26 | Texas Instruments Incorporated | Huffman decoding method, circuit and system employing conditional subtraction for conversion of negative numbers |
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| SE516731C2 (sv) * | 1994-06-10 | 2002-02-19 | Ericsson Telefon Ab L M | ATM-anpassad trestegs väljarenhet |
| US5835782A (en) * | 1996-03-04 | 1998-11-10 | Intel Corporation | Packed/add and packed subtract operations |
Citations (1)
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| JPS6155731A (ja) * | 1984-08-28 | 1986-03-20 | Fujitsu Ltd | コンデイシヨンコ−ド判定機能を備えるプロセツサ |
Family Cites Families (7)
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| JPS5517424B2 (ja) * | 1974-09-05 | 1980-05-12 | ||
| JPS5833572B2 (ja) * | 1977-10-21 | 1983-07-20 | 株式会社東芝 | 情報処理方式 |
| US4460970A (en) * | 1981-05-22 | 1984-07-17 | Data General Corporation | Digital data processing system using unique techniques for handling the leading digits and the signs of operands in arithmetic operations |
| US4592005A (en) * | 1982-07-06 | 1986-05-27 | Sperry Corporation | Masked arithmetic logic unit |
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| US4589087A (en) * | 1983-06-30 | 1986-05-13 | International Business Machines Corporation | Condition register architecture for a primitive instruction set machine |
-
1986
- 1986-04-30 JP JP61102792A patent/JPS62257526A/ja active Pending
-
1987
- 1987-03-24 DE DE19873709675 patent/DE3709675A1/de active Granted
- 1987-04-27 US US07/042,532 patent/US4821225A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155731A (ja) * | 1984-08-28 | 1986-03-20 | Fujitsu Ltd | コンデイシヨンコ−ド判定機能を備えるプロセツサ |
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|---|---|---|---|---|
| JPH0830433A (ja) * | 1994-02-28 | 1996-02-02 | Sgs Thomson Microelectron Sa | 最適化オペランドフォーマッティングステージ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3709675A1 (de) | 1987-11-05 |
| US4821225A (en) | 1989-04-11 |
| DE3709675C2 (ja) | 1989-03-16 |
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